JP3153216B2 - 半導体装置 - Google Patents
半導体装置Info
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- board
- semiconductor
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- H01L2924/0001—Technical content checked by a classifier
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- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば電子計算機システム等に収容される
高密度モジュールの実装に適用して有効な技術に関する
ものである。
高密度モジュールの実装に適用して有効な技術に関する
ものである。
近年、半導体素子等の電子素子の実装密度を高めるた
め、多層基板技術を用いて電子素子を搭載するための基
板を形成し、この基板の両面に半導体素子を装着し、基
板の一端に外部電極を設けたSIP（シングル イン ラ
イン パッケージ）構造のモジュールとして構成する。
め、多層基板技術を用いて電子素子を搭載するための基
板を形成し、この基板の両面に半導体素子を装着し、基
板の一端に外部電極を設けたSIP（シングル イン ラ
イン パッケージ）構造のモジュールとして構成する。
上記多層基板形成技術については、例えば、株式会社
サイエンスフォーラム、昭和58年11月28日発行、「超LS
Iデバイスハンドブック」p239〜250 記載されている。
サイエンスフォーラム、昭和58年11月28日発行、「超LS
Iデバイスハンドブック」p239〜250 記載されている。
例えばDRAMで構成されたメモリモジュール等のように
基板の両面に面付形の半導体素子を複数装着して構成さ
れたSIP構造の半導体装置においては、マザーボードあ
るいはソケットに対して垂直方向に実装する形式が一般
的であった。
基板の両面に面付形の半導体素子を複数装着して構成さ
れたSIP構造の半導体装置においては、マザーボードあ
るいはソケットに対して垂直方向に実装する形式が一般
的であった。
本発明者は、上記SIP構造のモジュールを構成した半
導体装置における実装技術について次のような技術を検
討した。
導体装置における実装技術について次のような技術を検
討した。
上記のようなSIP構造の半導体装置を垂直実装する場
合、実装基板であるマザーボード上の空間を、モジュー
ル基板の幅方向分の長さ，ソケットの長さ等を考慮して
確保する必要がある。特に、計算機システム，マイコン
等は高集積，小形化の傾向にあるため、半導体装置の実
装高さの制限が厳しく、大きな問題となる。また、１つ
のシステム内にDIP（デュアル・インライン・パッケー
ジ）や面実装タイプパッケージ（例えばFPP）と上記SIP
構造のモジュールを実装する場合、SIP構造モジュール
は他のパッケージに比べて高さがあるため、実際には他
のパッケージの上方が無駄な空間となってしまう。
合、実装基板であるマザーボード上の空間を、モジュー
ル基板の幅方向分の長さ，ソケットの長さ等を考慮して
確保する必要がある。特に、計算機システム，マイコン
等は高集積，小形化の傾向にあるため、半導体装置の実
装高さの制限が厳しく、大きな問題となる。また、１つ
のシステム内にDIP（デュアル・インライン・パッケー
ジ）や面実装タイプパッケージ（例えばFPP）と上記SIP
構造のモジュールを実装する場合、SIP構造モジュール
は他のパッケージに比べて高さがあるため、実際には他
のパッケージの上方が無駄な空間となってしまう。
そこでこのような半導体装置の実装高さを低く抑える
ために、上記半導体装置をマザーボードに対して斜め方
向に実装する技術が考えられる。
ために、上記半導体装置をマザーボードに対して斜め方
向に実装する技術が考えられる。
ところが、基板に実装される半導体素子は高集積化お
よび高機能化等に伴い、その外形的構造（すなわちパッ
ケージサイズ）が大形化する傾向にあり、このような大
形半導体装置基板をマザーボード上において斜め方向に
実装しようとした場合、パッケージの角部がマザーボー
ドあるいは封止体等と接触状態となり、十分な斜め実装
が困難となり、実装空間の高さ制限を実質的に克服でき
ない場合が多い。
よび高機能化等に伴い、その外形的構造（すなわちパッ
ケージサイズ）が大形化する傾向にあり、このような大
形半導体装置基板をマザーボード上において斜め方向に
実装しようとした場合、パッケージの角部がマザーボー
ドあるいは封止体等と接触状態となり、十分な斜め実装
が困難となり、実装空間の高さ制限を実質的に克服でき
ない場合が多い。
また、前記半導体素子は基板の両面に実装される場
合、基板の外部電極が形成されていない側端部ぎりぎり
に実装されている。そのため、半導体素子は基板側端部
よりも高い場所に位置されることになる。そうすると、
システム内に実装したり、マザーボードを多段に実装す
る際に、前記半導体素子やリードには、他からの（例え
ばマザーボード）接触による不良等の影響が生じる。つ
まり、従来の両面実装のSIP構造モジュールを斜めに実
装する場合は、モジュール上方に十分な実装空間が必要
であり、垂直に実装した場合の問題が実質的に克服でき
ない。
合、基板の外部電極が形成されていない側端部ぎりぎり
に実装されている。そのため、半導体素子は基板側端部
よりも高い場所に位置されることになる。そうすると、
システム内に実装したり、マザーボードを多段に実装す
る際に、前記半導体素子やリードには、他からの（例え
ばマザーボード）接触による不良等の影響が生じる。つ
まり、従来の両面実装のSIP構造モジュールを斜めに実
装する場合は、モジュール上方に十分な実装空間が必要
であり、垂直に実装した場合の問題が実質的に克服でき
ない。
更に、上記半導体装置が実装されたマザーボードを多
段に実装する場合、上に位置するマザーボードの下面か
ら、ソケットピン等の突出外部電極が、下に位置する半
導体素子のリード（外部リード）と接触してショートし
てしまう。この接触による不良を防止するために、上の
基板裏面から突出した電極部を絶縁処理しなければなら
ない。
段に実装する場合、上に位置するマザーボードの下面か
ら、ソケットピン等の突出外部電極が、下に位置する半
導体素子のリード（外部リード）と接触してショートし
てしまう。この接触による不良を防止するために、上の
基板裏面から突出した電極部を絶縁処理しなければなら
ない。
本発明は、上記問題点に着目してなされたものであ
り、その目的は実装空間の高さ制限に対応した角度によ
る斜め実装を可能とすることのできる技術を提供するこ
とにある。
り、その目的は実装空間の高さ制限に対応した角度によ
る斜め実装を可能とすることのできる技術を提供するこ
とにある。
本発明の１つの目的は、信頼性の高い高密度実装技術
を提供することにある。
を提供することにある。
本発明の１つの目的は、大容量メモリに適した高密度
なデバイスを提供することにある。
なデバイスを提供することにある。
本発明の他の目的は、多数のメモリー・モジュールを
コンパクトに実装できる技術を提供することにある。
コンパクトに実装できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、次の通りである。
要を簡単に説明すれば、次の通りである。
すなわち、基板がボードに対して斜めに実装されてい
る半導体装置において、ボードから基板上端までの距離
が、ボードから前記ボードの上面に実装された半導体素
子群の最遠端までの距離よりも大きくしたものである。
る半導体装置において、ボードから基板上端までの距離
が、ボードから前記ボードの上面に実装された半導体素
子群の最遠端までの距離よりも大きくしたものである。
すなわち、基板の両面に半導体素子を装着する際に、
一方の面上の半導体素子が他方の面上の半導体素子より
も基板の端面の外部電極から遠隔位置となるように装着
した構造とするものである。
一方の面上の半導体素子が他方の面上の半導体素子より
も基板の端面の外部電極から遠隔位置となるように装着
した構造とするものである。
すなわち、前記モジュールの基板を斜めに傾むけてマ
ザーボードに実装する際、下側に（つまりマザーボード
に対面する側）搭載される半導体素子は、基板の外部電
極端子が形成されていない方の側面ぎりぎりまで実装さ
れている。そして、基板の上側に搭載される半導体素子
は、前記外部電極端子に近接した位置に実装されてい
る。
ザーボードに実装する際、下側に（つまりマザーボード
に対面する側）搭載される半導体素子は、基板の外部電
極端子が形成されていない方の側面ぎりぎりまで実装さ
れている。そして、基板の上側に搭載される半導体素子
は、前記外部電極端子に近接した位置に実装されてい
る。
前記半導体素子が基板両面に実装された半導体装置
は、主に汎用コンピュータやワークステーション等の大
型機器に内蔵され、大容量メモリを構成する。そして、
これらの機器は大きさに制限があるために、前記半導体
装置を極力小さくする必要があった。
は、主に汎用コンピュータやワークステーション等の大
型機器に内蔵され、大容量メモリを構成する。そして、
これらの機器は大きさに制限があるために、前記半導体
装置を極力小さくする必要があった。
前述した本発明によると、これらの要望を達成し、新
規かつ次のような効果が得られる。
規かつ次のような効果が得られる。
まず、ボードから基板上端までの距離が、ボードから
前記ボードの上面に実装された半導体素子群の最遠端ま
での距離よりも大きいので、例えば多段に積層された半
導体装置であっても、上下に配置された半導体装置間で
のショートを有効に防止することができ、信頼性の高い
パソコン等のシステムを提供できる。また、上記した手
段によれば、基板上の一方の面に装着された半導体素子
が他方の面の半導体素子よりも外部電極から遠隔位置に
装着されているため、この面をマザーボードの実装面に
対面させて深い角度での斜め実装を実現することができ
る。このため、高さ制限のある実装空間においても十分
な角度をもった斜め実装が可能となり、両面実装メモリ
ーモジュールによる半導体装置等の電子装置の空間実装
密度を向上させることが可能となる。
前記ボードの上面に実装された半導体素子群の最遠端ま
での距離よりも大きいので、例えば多段に積層された半
導体装置であっても、上下に配置された半導体装置間で
のショートを有効に防止することができ、信頼性の高い
パソコン等のシステムを提供できる。また、上記した手
段によれば、基板上の一方の面に装着された半導体素子
が他方の面の半導体素子よりも外部電極から遠隔位置に
装着されているため、この面をマザーボードの実装面に
対面させて深い角度での斜め実装を実現することができ
る。このため、高さ制限のある実装空間においても十分
な角度をもった斜め実装が可能となり、両面実装メモリ
ーモジュールによる半導体装置等の電子装置の空間実装
密度を向上させることが可能となる。
また、DIP型ICsやFPP型ICsと同じ空間に両面実装のSI
P型メモリーモジュールを実装する場合、前記SIP型モジ
ュールを十分低く実装できるので、無駄な実装空間が縮
小され、より小型の電子装置を得ることができる。
P型メモリーモジュールを実装する場合、前記SIP型モジ
ュールを十分低く実装できるので、無駄な実装空間が縮
小され、より小型の電子装置を得ることができる。
更に、基板の上面側に実装される半導体素子が、装着
基板（マザーボード）側に実装されることにより、他か
らの接触を有効に防止することができる。
基板（マザーボード）側に実装されることにより、他か
らの接触を有効に防止することができる。
更に、前記半導体装置が実装されたマザーボードを多
段に実装する場合、上に位置するマザーボードの下面か
ら突出したソケットピン等の外部電極が、下に位置する
半導体素子のリードに接触しにくくなる。すなわち、マ
ザーボード裏面に絶縁処理をする必要がないので、工数
低減となる。
段に実装する場合、上に位置するマザーボードの下面か
ら突出したソケットピン等の外部電極が、下に位置する
半導体素子のリードに接触しにくくなる。すなわち、マ
ザーボード裏面に絶縁処理をする必要がないので、工数
低減となる。
以下、本発明の実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
第１図において、半導体装置１は、多層配線構造のプ
リント配線基板２の両主面2a,2bにSOJ（スモール アウ
トライン Ｊ−ベンドパッケージ）形状の半導体素子3
a,3bを複数個装着した構造のものであり、主として電子
計算機等のメモリモジュールとして使用されるものであ
る。
リント配線基板２の両主面2a,2bにSOJ（スモール アウ
トライン Ｊ−ベンドパッケージ）形状の半導体素子3
a,3bを複数個装着した構造のものであり、主として電子
計算機等のメモリモジュールとして使用されるものであ
る。
第１図に示されるように、基板２の上面2aに実装され
る半導体素子3aは、下面2bに実装される半導体素子3bの
対応位置から外部電極端子５に近接した位置にずらして
装着されている。すなわち、従来の両面実装モジュール
の場合、第１図の点線で示される位置に半導体素子3a′
を実装していた。この従来の位置から、第１図のｌ−ｍ
分だけずらして実装したものが本発明の半導体装置１で
ある。
る半導体素子3aは、下面2bに実装される半導体素子3bの
対応位置から外部電極端子５に近接した位置にずらして
装着されている。すなわち、従来の両面実装モジュール
の場合、第１図の点線で示される位置に半導体素子3a′
を実装していた。この従来の位置から、第１図のｌ−ｍ
分だけずらして実装したものが本発明の半導体装置１で
ある。
上記構造の半導体装置１は、たとえば以下のようにし
て得ることができる。
て得ることができる。
上記基板２の両面2a,2bに半導体素子3a,3bが装着され
る。ここで、該半導体素子3a,3bは内部にメモリとし機
能する半導体ペレットが内蔵されるとともに、プラスチ
ックパッケージ6a,6bの二側面方向からそれぞれパッケ
ージの裏面方向にＪ字状に加工されたリード4a,4bが突
出されたSOJタイプパッケージである。
る。ここで、該半導体素子3a,3bは内部にメモリとし機
能する半導体ペレットが内蔵されるとともに、プラスチ
ックパッケージ6a,6bの二側面方向からそれぞれパッケ
ージの裏面方向にＪ字状に加工されたリード4a,4bが突
出されたSOJタイプパッケージである。
このような半導体素子3a,3bの基板２への装着は、該
半導体素子3a,3bから突出されたＪ字状のリード4a,4b
を、第５図に示す基板２上の電極パッド8a,8bに対して
半田等で固定することにより実現されている。
半導体素子3a,3bから突出されたＪ字状のリード4a,4b
を、第５図に示す基板２上の電極パッド8a,8bに対して
半田等で固定することにより実現されている。
ところで、本実施例によれば、上記基板２上における
半導体素子3a,3bの装着位置は、基板２の一方の面2a上
での半導体素子3aの装着位置が、他方の面2b上での半導
体素子3bの装着位置と変位した部位に位置されている。
すなわち、第１図では基板２の下面2b上における半導体
素子3bの装着位置が基板２の外部電極端子５の先端から
ｌ（7.23mm以上）の距離の位置であるのに対して、基板
２の上面2a上における半導体素子3aの装着位置は基板２
の外部電極端子５の先端からｍ（3.17mm＜ｍ＜ｌ）の距
離となっている。
半導体素子3a,3bの装着位置は、基板２の一方の面2a上
での半導体素子3aの装着位置が、他方の面2b上での半導
体素子3bの装着位置と変位した部位に位置されている。
すなわち、第１図では基板２の下面2b上における半導体
素子3bの装着位置が基板２の外部電極端子５の先端から
ｌ（7.23mm以上）の距離の位置であるのに対して、基板
２の上面2a上における半導体素子3aの装着位置は基板２
の外部電極端子５の先端からｍ（3.17mm＜ｍ＜ｌ）の距
離となっている。
つまり、本実施例では半導体装置１は、サブマザーボ
ード16のボード面に対して所定角度θ（θ＜90゜）だけ
傾いた状態で実装されているが、基板２において、この
サブマザーボード16のボード面と対向する面2b側に装着
される半導体素子3bは基板２の外部電極端子５からの距
離ｌ（7.23mm以上）が他面2a側の半導体素子3aの装着距
離ｍ（3.17mm＜ｍ＜ｌ）よりも大きく（ｌ＜ｍ）となっ
ている。
ード16のボード面に対して所定角度θ（θ＜90゜）だけ
傾いた状態で実装されているが、基板２において、この
サブマザーボード16のボード面と対向する面2b側に装着
される半導体素子3bは基板２の外部電極端子５からの距
離ｌ（7.23mm以上）が他面2a側の半導体素子3aの装着距
離ｍ（3.17mm＜ｍ＜ｌ）よりも大きく（ｌ＜ｍ）となっ
ている。
上記のように、基板２の上面側2aに搭載する半導体素
子3aについて、基板２の側端部から外部電極端子５の方
へｌ−ｍ分だけずらした位置で装着することにより、図
示したように、Δｈ分だけ実装高さを低く抑えることが
できる。本発明における実装高さはｈである。
子3aについて、基板２の側端部から外部電極端子５の方
へｌ−ｍ分だけずらした位置で装着することにより、図
示したように、Δｈ分だけ実装高さを低く抑えることが
できる。本発明における実装高さはｈである。
第２図（ａ）は、前述の半導体装置１を上面2a側から
見た実装図、 第２図（ｂ）は、半導体装置１を下面2b側から見た図
である。
見た実装図、 第２図（ｂ）は、半導体装置１を下面2b側から見た図
である。
同図において、基板２の上面2aおよび下面には、半導
体素子3a,3bが装着されており、この半導体素子の下の
中央部には面実装コンデンサ18がはんだ付け実装されて
いる。また、基板２には位置決め用スルーホール７が形
成されている。
体素子3a,3bが装着されており、この半導体素子の下の
中央部には面実装コンデンサ18がはんだ付け実装されて
いる。また、基板２には位置決め用スルーホール７が形
成されている。
ここで、例えばL1＝107.96mm,L2＝25.4mm,L3＝3.0mm,
L4＝0.3〜0.5mmである。
L4＝0.3〜0.5mmである。
第３図は、第２図（ａ）に示した外部電極端子５の機
能を示すピン配置図である。
能を示すピン配置図である。
RAS（ロウ アドレス ストローブ）はワード線の選
択、CAS（カラム アドレス ストローブ）はカラムデ
コーダの選択を行なう。A0〜A8はアドレス入力ピン,WE
はライトイネーブルピン,DQはデータ入出力ピン,Vss・V
DD（Vcc）は広義の電源端子であり、特にVDD（Vcc）は
電源電圧端子,Vssは基準電圧端子とよぶ。
択、CAS（カラム アドレス ストローブ）はカラムデ
コーダの選択を行なう。A0〜A8はアドレス入力ピン,WE
はライトイネーブルピン,DQはデータ入出力ピン,Vss・V
DD（Vcc）は広義の電源端子であり、特にVDD（Vcc）は
電源電圧端子,Vssは基準電圧端子とよぶ。
第４図は、本発明の半導体装置の具体的回路図であ
る。
る。
同図において、D1〜D20は各々、第２図に示されたSOJ
タイプメモリICを示す。また、本実施例では512K×40bi
tsのメモリーモジュールのブロックダイアグラムを用い
て説明したが、これに限定されるものではない。例え
ば、256KのメモリICを両面に計16個搭載したり（512K×
32bits）、256KのメモリICを４段積層して1Mの容量にし
たICsを16個,20個搭載する場合もある。
タイプメモリICを示す。また、本実施例では512K×40bi
tsのメモリーモジュールのブロックダイアグラムを用い
て説明したが、これに限定されるものではない。例え
ば、256KのメモリICを両面に計16個搭載したり（512K×
32bits）、256KのメモリICを４段積層して1Mの容量にし
たICsを16個,20個搭載する場合もある。
次に、本実施例で用いられる基板２の製造方法につい
て第５図（ａ）〜（ｄ）を用いて説明する。
て第５図（ａ）〜（ｄ）を用いて説明する。
まず、第５図（ａ）に示す基板２の第一層目10aを構
成するガラスエポキシ樹脂板の主面に銅箔を被着した
後、この銅箔を所定形状にエッチング加工して、所望の
配線9aを形成する。次に、上記エポキシ樹脂板の所定位
置にドリル等でスルーホール11aを形成し、このスルー
ホール11aの内壁面に半田等の被着によってスルーホー
ル配線を形成する。こうして上面2aが完成する。
成するガラスエポキシ樹脂板の主面に銅箔を被着した
後、この銅箔を所定形状にエッチング加工して、所望の
配線9aを形成する。次に、上記エポキシ樹脂板の所定位
置にドリル等でスルーホール11aを形成し、このスルー
ホール11aの内壁面に半田等の被着によってスルーホー
ル配線を形成する。こうして上面2aが完成する。
第５図（ｂ）は基板２の第二層目10bで、主にグラン
ド配線層（GND）として用いられ、第一層目と同様のプ
ロセスを経て形成される。
ド配線層（GND）として用いられ、第一層目と同様のプ
ロセスを経て形成される。
第５図（ｃ）は、基板２の第三層目10cで、主にVDD
（電源）として用いられ、上記と同様のプロセスを経て
形成される。
（電源）として用いられ、上記と同様のプロセスを経て
形成される。
第５図（ｄ）は、基板２の第四層目10dで、下面2bを
構成し、上記と同様のプロセスを経て形成される。
構成し、上記と同様のプロセスを経て形成される。
そして、上記のように加工を施したガラスエポキシ樹
脂板を接着剤を介して積層して基板２を得る。
脂板を接着剤を介して積層して基板２を得る。
次に、上記の基板に実装するレジン封止メモリICsに
ついて説明する。第９図は、第１図に示す半導体素子3
a,3bのSOJタイプDRAM（ダイナミック・ランダム・アク
セス・メモリー）の斜視図である。同図において、19は
モールド金型内においてトランスファーモールドされた
レジン封止体であり、例えばエポキシ系樹脂からなる。
樹脂19内には、主面に回路、外部端子が形成されたSi単
結晶からなる半導体ペレット22と、前記ペレットを、Ag
ペースト等の導電性接着剤21を介して搭載するためのタ
ブ部17,前記外部端子とリード４を電気的に接続するた
めの金属細線23（例えばAuワイヤ）が封止されている。
20は、リード４の樹脂内に封止されるインナーリード部
上のボンディング部に形成された銀メッキ部である。
ついて説明する。第９図は、第１図に示す半導体素子3
a,3bのSOJタイプDRAM（ダイナミック・ランダム・アク
セス・メモリー）の斜視図である。同図において、19は
モールド金型内においてトランスファーモールドされた
レジン封止体であり、例えばエポキシ系樹脂からなる。
樹脂19内には、主面に回路、外部端子が形成されたSi単
結晶からなる半導体ペレット22と、前記ペレットを、Ag
ペースト等の導電性接着剤21を介して搭載するためのタ
ブ部17,前記外部端子とリード４を電気的に接続するた
めの金属細線23（例えばAuワイヤ）が封止されている。
20は、リード４の樹脂内に封止されるインナーリード部
上のボンディング部に形成された銀メッキ部である。
また、SOJタイプパッケージに限らず、PLCC（プラス
チック リーデッド チップ キャリア）を実装した
り、更には、半導体ペレットを多数積層したモジュール
ICS,FPP（フラット・パッケージ・プラスチック）,LCC
（リードレス・チップ・キャリア）等面実装タイプパッ
ケージを実装できる。
チック リーデッド チップ キャリア）を実装した
り、更には、半導体ペレットを多数積層したモジュール
ICS,FPP（フラット・パッケージ・プラスチック）,LCC
（リードレス・チップ・キャリア）等面実装タイプパッ
ケージを実装できる。
第６図は、第１図で示した半導体装置とパソコン12内
に実際に適用した時の斜視図である。
に実際に適用した時の斜視図である。
パソコン本体12は、機能の命令や文字の入力を行うキ
ーボード13,文書処理や装置全体の総合的なコントロー
ルをするシステム装置14,入力した文字やメッセージを
表示するディスプレイ装置15によって構成されている。
本実施例における半導体装置１は、前記したシステム装
置14に内蔵されている。
ーボード13,文書処理や装置全体の総合的なコントロー
ルをするシステム装置14,入力した文字やメッセージを
表示するディスプレイ装置15によって構成されている。
本実施例における半導体装置１は、前記したシステム装
置14に内蔵されている。
第７図は、第６図のシステム装置14に内蔵され、サブ
マザーボード16に実装された状態の半導体装置の拡大図
である。
マザーボード16に実装された状態の半導体装置の拡大図
である。
半導体装置１は、プラスチックのソケット25に装着さ
れる。そしてこのソケット25は、表面に所定の銅配線パ
ターンが形成されているガラスエポキシ樹脂板からなる
サブマザーボード16に実装される。前記半導体装置１の
信号は、前記ソケット25,配線パターンを通じて、コネ
クタ端子部24から取り出される。更に、このコネクタ端
子部24は、前記システム装置内の図示しないマザーボー
ドの所定の電極と接続される。
れる。そしてこのソケット25は、表面に所定の銅配線パ
ターンが形成されているガラスエポキシ樹脂板からなる
サブマザーボード16に実装される。前記半導体装置１の
信号は、前記ソケット25,配線パターンを通じて、コネ
クタ端子部24から取り出される。更に、このコネクタ端
子部24は、前記システム装置内の図示しないマザーボー
ドの所定の電極と接続される。
第８図（ａ）は、従来の両面実装モジュール図、第８
図（ｂ）は、本発明の両面実装モジュール図である。
図（ｂ）は、本発明の両面実装モジュール図である。
第８図（ａ）では、基板での両面にソケット25′に装
着されない側に半導体素子3a′,3b′が相対する位置に
実装されている。そして、サブマザーボード16′に形成
されたスルーホール27′に、ソケット25′のソケットピ
ン26′を挿入実装し、メモリーモジュール28′が成る。
着されない側に半導体素子3a′,3b′が相対する位置に
実装されている。そして、サブマザーボード16′に形成
されたスルーホール27′に、ソケット25′のソケットピ
ン26′を挿入実装し、メモリーモジュール28′が成る。
第８図（ｂ）は、本発明の半導体装置１をソケット25
に装着し、このソケット25を複数個マザーボード16に実
装した場合のモジュール28の断面図であり、すなわち、
第７図のＸ−Ｘ′線に沿った図である。このモジュール
28は、主に大型コンピュータ，大型計算機システム装置
に内蔵されている。そして、半導体装置１が装着された
ソケット25に取り付けられた、信号を取り出すためのソ
ケットピン26をサブマザーボード16に形成されたスルー
ホール27にはんだ等を介して差し込んで実装されてい
る。サブマザーボード16の裏面、すなわち半導体装置１
が実装されていない面にソケットピン26の先端は突き出
している。ここで例えば、L5＝9.30mm,L6＝1.27mmであ
る。
に装着し、このソケット25を複数個マザーボード16に実
装した場合のモジュール28の断面図であり、すなわち、
第７図のＸ−Ｘ′線に沿った図である。このモジュール
28は、主に大型コンピュータ，大型計算機システム装置
に内蔵されている。そして、半導体装置１が装着された
ソケット25に取り付けられた、信号を取り出すためのソ
ケットピン26をサブマザーボード16に形成されたスルー
ホール27にはんだ等を介して差し込んで実装されてい
る。サブマザーボード16の裏面、すなわち半導体装置１
が実装されていない面にソケットピン26の先端は突き出
している。ここで例えば、L5＝9.30mm,L6＝1.27mmであ
る。
第８図（ａ），（ｂ）を比較してわかるように、従来
の両面実装型メモリーモジュールをそのまま斜めに実装
した場合よりも、明らかに、本発明による両面実装型メ
モリーモジュールで斜めに実装した方が、その実装高さ
が低く抑えられている。更に、サブマザーボード16下面
から突出したソケットピン26の先端が、下段の半導体素
子3aのリード4aとショートするのを有効に防止できてい
るのがわかる。
の両面実装型メモリーモジュールをそのまま斜めに実装
した場合よりも、明らかに、本発明による両面実装型メ
モリーモジュールで斜めに実装した方が、その実装高さ
が低く抑えられている。更に、サブマザーボード16下面
から突出したソケットピン26の先端が、下段の半導体素
子3aのリード4aとショートするのを有効に防止できてい
るのがわかる。
次に、半導体素子3a,3bの実装プロセスを説明する。
すなわち、半田と半田フラックスの混合物からなるハン
ダクリームや、フットプリント部8a,8bにスクリーン印
刷により形成する。このクリーム状半田の上にチップコ
ンデンサ18や、半導体素子3a,3bがそれぞれ片面に10個
あるいは８個載置される。この状態で基板全体をリフロ
ー法などの熱処理を施こすことにより、リード４とフッ
トプリント部8a,8bとの半田接続を行なう。
すなわち、半田と半田フラックスの混合物からなるハン
ダクリームや、フットプリント部8a,8bにスクリーン印
刷により形成する。このクリーム状半田の上にチップコ
ンデンサ18や、半導体素子3a,3bがそれぞれ片面に10個
あるいは８個載置される。この状態で基板全体をリフロ
ー法などの熱処理を施こすことにより、リード４とフッ
トプリント部8a,8bとの半田接続を行なう。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
まず、上記した手段によれば、基板上の一方の面に装
着された半導体素子が他方の面の半導体素子よりも外部
電極から遠隔位置に装着されているため、この面をマザ
ーボードの実装面に対面させて深い角度での斜め実装を
実現することができる。このため、高さ制限のある実装
空間においても十分な角度をもった斜め実装が可能とな
り、両面実装メモリーモジュールによる半導体装置等の
電子装置の空間実装密度を向上させることが可能とな
る。
着された半導体素子が他方の面の半導体素子よりも外部
電極から遠隔位置に装着されているため、この面をマザ
ーボードの実装面に対面させて深い角度での斜め実装を
実現することができる。このため、高さ制限のある実装
空間においても十分な角度をもった斜め実装が可能とな
り、両面実装メモリーモジュールによる半導体装置等の
電子装置の空間実装密度を向上させることが可能とな
る。
また、DIP型ICSやFPP型ICSと同じ空間に両面実装のSI
P型メモリーモジュールを実装する場合、前記SIP型モジ
ュールを十分低く実装できるので、無駄な実装空間が縮
小され、より小型の電子装置を得ることができる。
P型メモリーモジュールを実装する場合、前記SIP型モジ
ュールを十分低く実装できるので、無駄な実装空間が縮
小され、より小型の電子装置を得ることができる。
更に、基板の上面側に実装される半導体素子が、装着
基板（マザーボード）側に実装されることにより、他か
らの接触を有効に防止することができる。
基板（マザーボード）側に実装されることにより、他か
らの接触を有効に防止することができる。
更に、前記半導体装置が実装されたマザーボードを多
段に実装する場合、上に位置するマザーボードの下面か
ら突出したソケットピン等の外部電極が、下に位置する
半導体素子のリードに接触しにくくなる。すなわち、マ
ザーボード裏面に絶縁処理をする必要がないので、工数
低減となる。
段に実装する場合、上に位置するマザーボードの下面か
ら突出したソケットピン等の外部電極が、下に位置する
半導体素子のリードに接触しにくくなる。すなわち、マ
ザーボード裏面に絶縁処理をする必要がないので、工数
低減となる。
第１図は、本発明である半導体装置を斜め実装する状態
の断面図、 第２図（ａ）は、配線基板の上面に半導体素子を実装し
た様子を示す上面実装図、 第２図（ｂ）は、配線基板の下面に半導体素子を実装し
た様子を示す下面実装図、 第３図は、前記配線基板の外部電極端子のピン配置図、 第４図は、前記半導体装置の回路機能を示すブロックダ
イアグラム図、 第５図は、前記半導体素子を実装するための４層構造配
線基板のそれぞれの層の配線パターンを示す平面図、 第６図は、半導体モジュール板を組み込んだシステムの
斜視略図、 第７図は、前記半導体モジュール板を示す斜視図、 第８図（ａ）は、従来の両面実装モジュールを多段に実
装した時の要部断面図、 第８図（ｂ）は、本発明の両面実装モジュールを多段に
実装した時の要部断面図、 第９図は、基板に装着される半導体素子の斜視図であ
る。 １……半導体装置、２……基板、3a,3b……半導体素
子、4a,4b……リード、５……外部電極端子、７……位
置決め用スルーホール、8a,8b……フットプリント部、1
1……スルーホール、12……パソコン、13……キーボー
ド、14……システム装置、15……ディスプレイ装置、16
……サブマザーボード、18……チップコンデンサ、19…
…樹脂、20……銀メッキ部、21……導電性接着剤、22…
…半導体ペレット、23……ワイヤ、24……コネクタ端子
部、25……ソケット、26……ソケットピン、27……スル
ーホール、28……メモリモジュール。
の断面図、 第２図（ａ）は、配線基板の上面に半導体素子を実装し
た様子を示す上面実装図、 第２図（ｂ）は、配線基板の下面に半導体素子を実装し
た様子を示す下面実装図、 第３図は、前記配線基板の外部電極端子のピン配置図、 第４図は、前記半導体装置の回路機能を示すブロックダ
イアグラム図、 第５図は、前記半導体素子を実装するための４層構造配
線基板のそれぞれの層の配線パターンを示す平面図、 第６図は、半導体モジュール板を組み込んだシステムの
斜視略図、 第７図は、前記半導体モジュール板を示す斜視図、 第８図（ａ）は、従来の両面実装モジュールを多段に実
装した時の要部断面図、 第８図（ｂ）は、本発明の両面実装モジュールを多段に
実装した時の要部断面図、 第９図は、基板に装着される半導体素子の斜視図であ
る。 １……半導体装置、２……基板、3a,3b……半導体素
子、4a,4b……リード、５……外部電極端子、７……位
置決め用スルーホール、8a,8b……フットプリント部、1
1……スルーホール、12……パソコン、13……キーボー
ド、14……システム装置、15……ディスプレイ装置、16
……サブマザーボード、18……チップコンデンサ、19…
…樹脂、20……銀メッキ部、21……導電性接着剤、22…
…半導体ペレット、23……ワイヤ、24……コネクタ端子
部、25……ソケット、26……ソケットピン、27……スル
ーホール、28……メモリモジュール。
フロントページの続き (72)発明者 鈴木 茂 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (56)参考文献 特開 昭63−52498（ＪＰ，Ａ) 実開 昭62−201994（ＪＰ，Ｕ) 実公 昭52−231（ＪＰ，Ｙ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 1/18 H01L 25/00
Claims (8)
- 【請求項１】互いに対向する長辺と短辺とを有する基板
がボードに対して斜めに傾けて実装されている半導体装
置において、 前記基板は、前記基板の一つの長辺に沿って上面及び下
面の各々に設けられ、前記ボードに接続される複数の外
部電極端子と、前記上面に実装され、且つ複数の前記外
部電極端子の何れかに電気的に接続されている第１半導
体素子群と、前記下面に実装され、且つ複数の前記外部
電極端子の何れかに電気的に接続されている第２半導体
素子群とを有し、 前記下面は前記ボードに面するように配置され、 前記長辺から前記第１半導体素子群の最近端までの距離
は、前記長辺から前記第２半導体素子群の最近端までの
距離よりも小さく、且つ 前記ボードから前記基板の他の長辺までの距離は、前記
ボードから前記第１半導体素子群の最遠端までの距離よ
りも大きいことを特徴とする半導体装置。 - 【請求項２】前記基板はエポキシ樹脂からなり、前記上
面及び下面には各々銅配線パターンを有することを特徴
とする請求項１記載の半導体装置。 - 【請求項３】前記第１及び第２半導体素子群の各々は、
半導体ペレットと、前記半導体ペレットと電気的に接続
された複数のリードと、前記リードの一部と前記半導体
ペレットとを封じ止めている封止体とからなることを特
徴とする請求項１又は２記載の半導体装置。 - 【請求項４】前記第１及び第２半導体素子群は各々第１
端子及び複数の第２端子を有し、 前記上面及び下面に配置されている前記外部電極端子は
各々第１外部電極端子及び複数の第２部電極端子を有
し、 前記第１半導体素子群の第１端子は互いに電気的に接続
され、且つ前記上面の第１外部電極端子と電気的に接続
され、 前記第２半導体素子群の第１端子は互いに電気的に接続
され、且つ前記下面の前記第１外部電極端子と電気的に
接続され、 前記第１半導体素子群の第２端子は各々前記上面の第２
外部電極端子の各々に電気的に接続され、 前記第２半導体素子群の第２端子は各々前記下面の第２
外部電極端子の各々に電気的に接続されていることを特
徴とする請求項１乃至３の何れかに記載の半導体装置。 - 【請求項５】前記第１及び第２半導体素子群の第１端子
は各々RAS信号端子であることを特徴とする請求項１乃
至４の何れかに記載の半導体装置。 - 【請求項６】前記第１及び第２半導体素子群の第２端子
は各々データ入出力端子であることを特徴とする請求項
１乃至５の何れかに記載の半導体装置。 - 【請求項７】長方形状を有する基板がボードに対して斜
めに傾けて実装されている半導体装置において、 前記基板は、前記基板の一つの長手辺に沿って上面及び
下面の各々に設けられ、前記ボードに接続される複数の
外部電極端子と、前記上面の前記一つの長手辺に沿う方
向に１列に実装され、且つ複数の前記外部電極端子の何
れかに電気的に接続されている第１半導体素子群と、前
記下面の前記一つの長手辺に沿う方向に１列に実装さ
れ、且つ複数の前記外部電極端子の何れかに電気的に接
続されている第２半導体素子群とを有し、 前記下面は前記ボードに面するように配置され、 前記一つの長手辺から前記第１半導体素子群の最近端ま
での距離は、前記一つの長手辺から前記第２半導体素子
群の最近端までの距離よりも小さく、 前記ボードから前記基板の他の長手辺までの距離は、前
記ボードから前記第１半導体素子群の最遠端までの距離
よりも大きいことを特徴とする半導体装置。 - 【請求項８】総合的なコントロールをするシステム部
と、前記システム部への入力を行うためのキーボード部
と、前記キーボードからの入力情報を前記システム部を
介して表示するディスプレイ部とを備えた電子装置であ
って、 前記システム部は多段に配置された複数の半導体装置を
備え、 前記半導体装置はそれぞれ、互いに対向する長辺と短辺
とを有する基板がボードに対して斜めに傾けて実装され
ている半導体装置であり、 前記基板は、前記基板の一つの長辺に沿って上面及び下
面の各々に設けられ、前記ボードに接続される複数の外
部電極端子と、前記上面に実装され、且つ複数の前記外
部電極端子の何れかに電気的に接続されている第１半導
体素子群と、前記下面に実装され、且つ複数の前記外部
電極端子の何れかに電気的に接続されている第２半導体
素子群とを有し、 前記下面は前記ボードに面するように配置され、 前記一つの長手辺から前記第１半導体素子群の最近端ま
での距離は、前記一つの長手辺から前記第２半導体素子
群の最近端までの距離よりも小さく、 前記ボードから前記基板の他の長手辺までの距離は、前
記ボードから前記第１半導体素子群の最遠端までの距離
よりも大きいことを特徴とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767689A JP3153216B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767689A JP3153216B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288292A JPH02288292A (ja) | 1990-11-28 |
| JP3153216B2 true JP3153216B2 (ja) | 2001-04-03 |
Family
ID=14465164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10767689A Expired - Lifetime JP3153216B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153216B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3555550B2 (ja) | 1999-06-18 | 2004-08-18 | アンデン株式会社 | 電気回路装置 |
| JP2002117000A (ja) * | 2000-10-05 | 2002-04-19 | Hitachi Ltd | メモリシステムおよび接続部材 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231666A (ja) * | 1983-06-14 | 1984-12-26 | Sharp Corp | マイクロプロセツサ周辺素子 |
| JPS6236475U (ja) * | 1985-08-19 | 1987-03-04 | ||
| JPS62145458A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | マイクロコンピユ−タ |
| JPS6326716A (ja) * | 1986-07-18 | 1988-02-04 | Nec Ic Microcomput Syst Ltd | 中央処理装置 |
-
1989
- 1989-04-28 JP JP10767689A patent/JP3153216B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02288292A (ja) | 1990-11-28 |
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