JPH0671059B2 - メモリモジュール - Google Patents
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- JPH0671059B2 JPH0671059B2 JP59056112A JP5611284A JPH0671059B2 JP H0671059 B2 JPH0671059 B2 JP H0671059B2 JP 59056112 A JP59056112 A JP 59056112A JP 5611284 A JP5611284 A JP 5611284A JP H0671059 B2 JPH0671059 B2 JP H0671059B2
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特に、実装基板の両面に、
半導体パッケージを実装する場合、当該基板の積層数や
基板内配線の単純化などを図ることができる実装技術に
関する。
半導体パッケージを実装する場合、当該基板の積層数や
基板内配線の単純化などを図ることができる実装技術に
関する。
樹脂封止型半導体装置の構造としては第１図に示すよう
なものが周知である。
なものが周知である。
この構造の半導体装置は、第１図に示すようにタブ１の
半導体ペレット（半導体チップ）２をマウントし、この
チップ２のパッド３とコネクタワイヤ４の一端部とをボ
ンディングし、コネクタワイヤ４の他端部を外部リード
５の先端部にボンディングして、チップ２内の内部配線
と接続したパッド３と外部リード５とを電気的に接続
し、周知のトランスファーモールド法などにより、チッ
プ２及びコネクタワイヤのボンディング部などを、樹脂
封止体６により樹脂封止して成る。この従来から一般に
広く提案されてきた、パッケージの両側にリードが配列
されたデュアル・イン・ライン（DIL）タイプの半導体
装置は、第１図に示すように、そのリード５が半導体チ
ップ２から見て、当該チップ２の裏面側すなわち半導体
素子の形成されていない側の基板表面側に折曲げされて
おり、当該リード５を、プリント基板などの実装基板に
穿設された孔に挿入したり、あるいはリード５の先端部
を折曲げし、実装基板に半田付けしたりして実装基板に
実装されていた。
半導体ペレット（半導体チップ）２をマウントし、この
チップ２のパッド３とコネクタワイヤ４の一端部とをボ
ンディングし、コネクタワイヤ４の他端部を外部リード
５の先端部にボンディングして、チップ２内の内部配線
と接続したパッド３と外部リード５とを電気的に接続
し、周知のトランスファーモールド法などにより、チッ
プ２及びコネクタワイヤのボンディング部などを、樹脂
封止体６により樹脂封止して成る。この従来から一般に
広く提案されてきた、パッケージの両側にリードが配列
されたデュアル・イン・ライン（DIL）タイプの半導体
装置は、第１図に示すように、そのリード５が半導体チ
ップ２から見て、当該チップ２の裏面側すなわち半導体
素子の形成されていない側の基板表面側に折曲げされて
おり、当該リード５を、プリント基板などの実装基板に
穿設された孔に挿入したり、あるいはリード５の先端部
を折曲げし、実装基板に半田付けしたりして実装基板に
実装されていた。
しかるに、このような半導体装置を複数個使用し、高密
度実装を目的として実装基板の両面に実装を行おうとし
た場合、実装基板の表裏面に実装されたこれら半導体装
置の同一機能を有する外部接続端子は対角線上にすなわ
ちたすき掛けの位置にくるようになる。これを第２図に
示す。第２図は、上記した半導体装置を実装基板の両面
に各々１個ずつ実装して成る半導体装置の実装構造を示
す。実装基板７の表面に実装された上記樹脂封止型半導
体装置より成る実装部品８の当該多層に構成された実装
基板７の最上層９の上に形成された導体部10に半田付さ
れたリードすなわち外部接続端子５（以下端子Ａとい
う）と、一方実装基板７の裏面に実装された、同様に半
導体チップ２の裏面側にリード５が折曲げられた樹脂封
止型半導体装置より成る実装部品11の、実装基板７の最
下層12表面に形成された導体部13に半田付けされたリー
ド５の端子Ａとは、第２図に示すように、対角線上に位
置することになる。同様に、実装部品８のリード５の、
実装基板７の最上層９上に形成された導体部14に半田付
けされた端子Ｂと、実装部品11のリード５の実装基板７
の最下層12表面に形成された導体部15に半田付けされた
端子Ｂとは、第２図に示すように対角線上に位置するよ
うになる。
度実装を目的として実装基板の両面に実装を行おうとし
た場合、実装基板の表裏面に実装されたこれら半導体装
置の同一機能を有する外部接続端子は対角線上にすなわ
ちたすき掛けの位置にくるようになる。これを第２図に
示す。第２図は、上記した半導体装置を実装基板の両面
に各々１個ずつ実装して成る半導体装置の実装構造を示
す。実装基板７の表面に実装された上記樹脂封止型半導
体装置より成る実装部品８の当該多層に構成された実装
基板７の最上層９の上に形成された導体部10に半田付さ
れたリードすなわち外部接続端子５（以下端子Ａとい
う）と、一方実装基板７の裏面に実装された、同様に半
導体チップ２の裏面側にリード５が折曲げられた樹脂封
止型半導体装置より成る実装部品11の、実装基板７の最
下層12表面に形成された導体部13に半田付けされたリー
ド５の端子Ａとは、第２図に示すように、対角線上に位
置することになる。同様に、実装部品８のリード５の、
実装基板７の最上層９上に形成された導体部14に半田付
けされた端子Ｂと、実装部品11のリード５の実装基板７
の最下層12表面に形成された導体部15に半田付けされた
端子Ｂとは、第２図に示すように対角線上に位置するよ
うになる。
このように、従来装置を複数使用して実装基板の両面に
実装する場合、実装基板の表裏面に実装された半導体装
置の各々の同一機能を有する端子は、実装基板をはさん
で鏡面対称の位置にくることはなく対角線上に位置する
ことになり、例えば、第１図及び第２図で示す半導体チ
ップ２が半導体記憶装置（以下メモリという）であると
した場合、これらを複数モジュール基板に搭載して成る
メモリモジュールにおいて、コントロールピン（端子）
のみを独立にしてその他のピンは共通になっているもの
があるが、上記のように実装基板（モジュール基板）の
両面にメモリより成る半導体装置部品を実装する場合、
第２図に示すように、実装基板の表裏の関係では、絶対
に同一ピンが実装基板を介して重なる位置にくることは
ない。
実装する場合、実装基板の表裏面に実装された半導体装
置の各々の同一機能を有する端子は、実装基板をはさん
で鏡面対称の位置にくることはなく対角線上に位置する
ことになり、例えば、第１図及び第２図で示す半導体チ
ップ２が半導体記憶装置（以下メモリという）であると
した場合、これらを複数モジュール基板に搭載して成る
メモリモジュールにおいて、コントロールピン（端子）
のみを独立にしてその他のピンは共通になっているもの
があるが、上記のように実装基板（モジュール基板）の
両面にメモリより成る半導体装置部品を実装する場合、
第２図に示すように、実装基板の表裏の関係では、絶対
に同一ピンが実装基板を介して重なる位置にくることは
ない。
従って、このような例にあっては本発明者の検討によれ
ば次のごとき不都合を生ずる。
ば次のごとき不都合を生ずる。
（１） 配線が第２図に示すように複雑となる。すなわ
ち、異なる半導体装置の端子Ａと端子Ａとを配線により
結合する場合、先ず導体部10と実装基板７の最上層９内
に垂設された配線部16とを接続し、次いでこの配線部16
と実装基板７の内層17上面に形成された配線部18とを接
続し、さらに、この配線線部18と、実装基板７の内層1
7,内層19及び最下層12内に垂設された配線部20とを接続
することにより、端子Ａ端子Ａとが配線されることにな
る。すなわち、端子Ａと端子Ａとを配線により接続する
場合、実装基板７に、もう一層上記のように内層17を設
け、当該内層17に配線部18を形成する必要がある。同様
に端子Ｂと端子Ｂとを配線により接続する場合、実装基
板７にもう一層内層19を設け、この内層19下面に配線部
21を形成し、導体部14と接続した配線部22と当該配線部
21の一端部を結線し、さらに、配線部21の他端部を導体
部15と接続した配線部22により接続して、はじめて、実
装基板７の表面側の実側部品８の端子Ｂと実装基板７の
裏面側の実装部品11の端子Ｂとが配線されることにな
る。このように、従来例では実装基板における内部配線
が極めて複雑になる。
ち、異なる半導体装置の端子Ａと端子Ａとを配線により
結合する場合、先ず導体部10と実装基板７の最上層９内
に垂設された配線部16とを接続し、次いでこの配線部16
と実装基板７の内層17上面に形成された配線部18とを接
続し、さらに、この配線線部18と、実装基板７の内層1
7,内層19及び最下層12内に垂設された配線部20とを接続
することにより、端子Ａ端子Ａとが配線されることにな
る。すなわち、端子Ａと端子Ａとを配線により接続する
場合、実装基板７に、もう一層上記のように内層17を設
け、当該内層17に配線部18を形成する必要がある。同様
に端子Ｂと端子Ｂとを配線により接続する場合、実装基
板７にもう一層内層19を設け、この内層19下面に配線部
21を形成し、導体部14と接続した配線部22と当該配線部
21の一端部を結線し、さらに、配線部21の他端部を導体
部15と接続した配線部22により接続して、はじめて、実
装基板７の表面側の実側部品８の端子Ｂと実装基板７の
裏面側の実装部品11の端子Ｂとが配線されることにな
る。このように、従来例では実装基板における内部配線
が極めて複雑になる。
（２） 上記のように、配線部18や配線部21を必要とす
るなどその配線本数が著しく増加するばかりでなく、こ
れら配線部形成のための内層を必要とし、実装基板の積
層数を急い多いものとする。又、第２図に示す構造のも
のにおいては、さらに、電源ラインを２つ必要とし、こ
の面からも実装基板の積層数を多く必要とする。したが
って、これにより装置の薄肉化，小型化を妨げることに
なる。
るなどその配線本数が著しく増加するばかりでなく、こ
れら配線部形成のための内層を必要とし、実装基板の積
層数を急い多いものとする。又、第２図に示す構造のも
のにおいては、さらに、電源ラインを２つ必要とし、こ
の面からも実装基板の積層数を多く必要とする。したが
って、これにより装置の薄肉化，小型化を妨げることに
なる。
（３） 配線部18や配線部21が形成されているので、配
線エリア内に何かレイアウトしようとしてもそれを妨げ
ている。
線エリア内に何かレイアウトしようとしてもそれを妨げ
ている。
（４） 配線部の長さが長く、したがって、配線抵抗や
容量が大となる。
容量が大となる。
（５） 配線本数や実装基板の積層数が多いことなどか
ら、プロセスが煩雑であり、製品コストを高いものとし
ている。
ら、プロセスが煩雑であり、製品コストを高いものとし
ている。
（６） 従来例にあっては、上記した事項などに基因し
て、高密度実装を実現しようとしてもその実現を困難な
ものとしている。
て、高密度実装を実現しようとしてもその実現を困難な
ものとしている。
本発明はかかる従来技術の有する欠点を解消した、高密
度実装を実現したメモリモジュールを提供することを目
的としたものである。
度実装を実現したメモリモジュールを提供することを目
的としたものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、本発明ではメモリモジュールを構成する半導
体装置部品のリードを逆にフォーミングすることによ
り、共通端子が表裏鏡面対称位置にくるようにするもの
である。
体装置部品のリードを逆にフォーミングすることによ
り、共通端子が表裏鏡面対称位置にくるようにするもの
である。
つまり、本発明の構成は、それぞれ互いに同じ配列とさ
れた共通接続される端子及び共通接続されないで独立し
た端子とを含む複数の外部接続端子を持ち、かつ互いに
同じパツケージ外形構造とされたメモリを構成する半導
体ペレツトを封止してなる樹脂封止型の複数の半導体装
置部品と、両主面にそれぞれ前記半導体装置部品の共通
接続される端子及び共通接続されないで独立した端子が
接続されるべき導体部が対応配置して複数形成され、か
つそれら導体部に対応して電気的接続された共通ピン及
び独立ピンを有する実装基板とを備え、前記複数の半導
体装置部品のうち全ての外部接続端子を半導体ペレツト
の表面側に折り曲げした前記半導体装置部品が、前記実
装基板の一方の主面に形成された導体部に複数個面実装
され、かつ前記複数の半導体装置部品のうち全ての外部
接続端子を半導体ペレツトの裏面側に折り曲げしてなる
とともに前記一方の主面に実装された前記半導体装置部
品に対しその外部接続端子が鏡面対称と成るようにされ
た半導体装置部品が、前記実装基板の他方の主面に形成
された導体部に複数個面実装され、それぞれの半導体装
置部品における共通接続されない独立した端子を除く共
通接続される端子は前記鏡面対称実装の互いに対応する
共通接続端子と電気的接続され、かつ前記実装基板の対
応共通ピンに電気的接続され、一方、それぞれの半導体
装置部品における共通接続されない独立した端子は前記
実装基板の対応独立ピンに電気的接続されてなることを
特徴とするメモリモジュールにある。
れた共通接続される端子及び共通接続されないで独立し
た端子とを含む複数の外部接続端子を持ち、かつ互いに
同じパツケージ外形構造とされたメモリを構成する半導
体ペレツトを封止してなる樹脂封止型の複数の半導体装
置部品と、両主面にそれぞれ前記半導体装置部品の共通
接続される端子及び共通接続されないで独立した端子が
接続されるべき導体部が対応配置して複数形成され、か
つそれら導体部に対応して電気的接続された共通ピン及
び独立ピンを有する実装基板とを備え、前記複数の半導
体装置部品のうち全ての外部接続端子を半導体ペレツト
の表面側に折り曲げした前記半導体装置部品が、前記実
装基板の一方の主面に形成された導体部に複数個面実装
され、かつ前記複数の半導体装置部品のうち全ての外部
接続端子を半導体ペレツトの裏面側に折り曲げしてなる
とともに前記一方の主面に実装された前記半導体装置部
品に対しその外部接続端子が鏡面対称と成るようにされ
た半導体装置部品が、前記実装基板の他方の主面に形成
された導体部に複数個面実装され、それぞれの半導体装
置部品における共通接続されない独立した端子を除く共
通接続される端子は前記鏡面対称実装の互いに対応する
共通接続端子と電気的接続され、かつ前記実装基板の対
応共通ピンに電気的接続され、一方、それぞれの半導体
装置部品における共通接続されない独立した端子は前記
実装基板の対応独立ピンに電気的接続されてなることを
特徴とするメモリモジュールにある。
本発明の実施例を第３図〜第６図に基づいて説明する。
本発明では、実装基板の片面に実装する、半導体パッケ
ージとして、第３図に示すような構造のものを用意す
る。
ージとして、第３図に示すような構造のものを用意す
る。
このパッケージは、第３図に示すように、タブ23面上に
半導体チップ24をマウントし、このチップ24のパッド25
とコネクタワイヤ26の一端部とをボンディングし、コネ
クタワイヤ26の他端部を外部リード（外部接続端子）27
の端部にボンディングして、チップ24内の内部配線（図
示せず）と接続したパッド25と外部リード27とを電気的
に接続し、チップ24及びコネクタワイヤのボンディング
部などを樹脂封止体28により樹脂封止して成る点、第１
図に示す樹脂封止型半導体装置と同じである。第３図に
示すように、このパッケージは外部リード27が半導体チ
ップ24の表面側すなわち半導体素子の形成された側の半
導体基板表面側にフォーミング（折曲げ）されている。
半導体チップ24をマウントし、このチップ24のパッド25
とコネクタワイヤ26の一端部とをボンディングし、コネ
クタワイヤ26の他端部を外部リード（外部接続端子）27
の端部にボンディングして、チップ24内の内部配線（図
示せず）と接続したパッド25と外部リード27とを電気的
に接続し、チップ24及びコネクタワイヤのボンディング
部などを樹脂封止体28により樹脂封止して成る点、第１
図に示す樹脂封止型半導体装置と同じである。第３図に
示すように、このパッケージは外部リード27が半導体チ
ップ24の表面側すなわち半導体素子の形成された側の半
導体基板表面側にフォーミング（折曲げ）されている。
この特異なパッケージは、半導体チップをタブの下面に
ダイボンディングするなどの方法で製造してもよいが、
リード折曲げの際に、従来とは異なり、逆方向に折曲げ
することにより簡単に作ることができ、これの方が、製
造プロセスの大幅な変更を要せず、リード整形機での折
曲げに際し、例えば、ローラーで逆向きにリードを折曲
げすればよいので、好都合である。
ダイボンディングするなどの方法で製造してもよいが、
リード折曲げの際に、従来とは異なり、逆方向に折曲げ
することにより簡単に作ることができ、これの方が、製
造プロセスの大幅な変更を要せず、リード整形機での折
曲げに際し、例えば、ローラーで逆向きにリードを折曲
げすればよいので、好都合である。
本発明では第１図に示すようなパッケージ（以下ノーマ
ルパターンのパッケージという）と上記した本発明に係
る第３図に示すようなパッケージ（以下キラーパターン
のパッケージという）をそれぞれ使用し、実装基板の片
面側（例えば表面側）にノーマルパターンのパッケージ
を実装したら、実装基板のもう一方の片面側（例えば裏
面側）にミラーパターンのパッケージを実装する。
ルパターンのパッケージという）と上記した本発明に係
る第３図に示すようなパッケージ（以下キラーパターン
のパッケージという）をそれぞれ使用し、実装基板の片
面側（例えば表面側）にノーマルパターンのパッケージ
を実装したら、実装基板のもう一方の片面側（例えば裏
面側）にミラーパターンのパッケージを実装する。
第４図は、実装基板の表面にノーマルパターンのパッケ
ージを実装し、実装基板の裏面にミラーパターンのパッ
ケージを実装して成る実装装置の構造例を示す。
ージを実装し、実装基板の裏面にミラーパターンのパッ
ケージを実装して成る実装装置の構造例を示す。
第４図にて、29はノーマルパターンのパッケージ２で、
このパッケージ９の、リード５の端子Ａを実装基板30の
上層31表面に形成された導体部32に半田付けする。又、
パッケージ29のリード５端子Ｂを、実装基板30の上層31
表面に形成された導体部33に半田付けする。
このパッケージ９の、リード５の端子Ａを実装基板30の
上層31表面に形成された導体部32に半田付けする。又、
パッケージ29のリード５端子Ｂを、実装基板30の上層31
表面に形成された導体部33に半田付けする。
一方、実装基板30の裏面にミラーパターンのパッケージ
34を実装するが、該パッケージのリード27は第３図に示
すように逆向きにフォーミングされているので、このパ
ッケージ34のリード27の、実装基板30の下層35表面に形
成された導体部36に半田付けされた端子は、前記端子Ａ
と共通する端子Ａである。又、実装基板30の下層35表面
に形成された導体部37に半田付けされた当該パッケージ
34の端子は、前記端子Ｂと共通し、同一機能を有するも
のである。
34を実装するが、該パッケージのリード27は第３図に示
すように逆向きにフォーミングされているので、このパ
ッケージ34のリード27の、実装基板30の下層35表面に形
成された導体部36に半田付けされた端子は、前記端子Ａ
と共通する端子Ａである。又、実装基板30の下層35表面
に形成された導体部37に半田付けされた当該パッケージ
34の端子は、前記端子Ｂと共通し、同一機能を有するも
のである。
したがって、第４図に示すように、ノーマルパターンの
パッケージ29とミラーパターンのパッケージ34とを実装
基板30の両面に実装すれば、これら各半導体装置部品2
9,34の同一外部接続端子は、鏡面対称の位置にくるよう
になる。次に、本発明の他の実施例を第５図及び第６図
に基づいて説明する。
パッケージ29とミラーパターンのパッケージ34とを実装
基板30の両面に実装すれば、これら各半導体装置部品2
9,34の同一外部接続端子は、鏡面対称の位置にくるよう
になる。次に、本発明の他の実施例を第５図及び第６図
に基づいて説明する。
前記実施例では、実装基板の両面に、それぞれ１個ずつ
パッケージを実装する例を示したが、本発明は２個パッ
ケージを実装する場合にとどまらず、ノーマルパターン
のパッケージを複数個実装基板の片面に実装し、ミラー
パターンのパッケージを複数個実装基板の他の面に実装
することができる。
パッケージを実装する例を示したが、本発明は２個パッ
ケージを実装する場合にとどまらず、ノーマルパターン
のパッケージを複数個実装基板の片面に実装し、ミラー
パターンのパッケージを複数個実装基板の他の面に実装
することができる。
第５図は、実装基板38の表面にノーマルパターンのパッ
ケージ39,40を２個実装し、実装基板38の裏面にミラー
パターンのパッケージ41,42を２個実装して成る半導体
装置の実装構造の例を示しており、第６図には同平面図
を図示した。
ケージ39,40を２個実装し、実装基板38の裏面にミラー
パターンのパッケージ41,42を２個実装して成る半導体
装置の実装構造の例を示しており、第６図には同平面図
を図示した。
これら図において、43はパッケージの両側に複数配列さ
れたリード（ピン）を示し、44はコントロールピンを示
す。本発明に使用される実装基板は、例えばセラミック
基板により構成される。樹脂により構成されるプリント
基板などであってもよい。
れたリード（ピン）を示し、44はコントロールピンを示
す。本発明に使用される実装基板は、例えばセラミック
基板により構成される。樹脂により構成されるプリント
基板などであってもよい。
ノーマルパターンのパッケージ及びミラーパターンパッ
ケージを構成するリードは、例えば42アロイ合金により
構成される。
ケージを構成するリードは、例えば42アロイ合金により
構成される。
半導体チップは例えばシリコン単結晶基板から成り、周
知の技術によって、このチップ内には多数の回路素子
（半導体素子）が形成され、１つの回路機能が与えられ
ている。回路素子の具体例は、例えばMOSトランジスタ
から成り、これらの回路素子によって、例えばメモリや
論理回路の回路機能が形成されている。コネクタワイヤ
は、例えばAl線により構成される。樹脂封止体を構成す
る樹脂には、例えばエポキシ樹脂が使用される。実装基
板の面に形成される導体部は、例えば銅箔により構成さ
れる。
知の技術によって、このチップ内には多数の回路素子
（半導体素子）が形成され、１つの回路機能が与えられ
ている。回路素子の具体例は、例えばMOSトランジスタ
から成り、これらの回路素子によって、例えばメモリや
論理回路の回路機能が形成されている。コネクタワイヤ
は、例えばAl線により構成される。樹脂封止体を構成す
る樹脂には、例えばエポキシ樹脂が使用される。実装基
板の面に形成される導体部は、例えば銅箔により構成さ
れる。
（１） ノーマルパターンのパッケージとミラーパター
ンのパッケージとを組合せ実装することにより、同一の
外部接続端子が実装基板の鏡面対称な位置に実装され
る。したがって、第４図に示すように、実装基板30にス
ルホールなどを形成し、端子Ａと端子Ａとを実装基板30
に垂設された配線部45により接続し、端子Ｂと端子Ｂと
を同様に配線部46により接続すれば足り、従来例のごと
く、殊更に、配線部18,21で引き伸ばして内部配線を行
う必要がない。それ故に、配線が極めて単純化される。
ンのパッケージとを組合せ実装することにより、同一の
外部接続端子が実装基板の鏡面対称な位置に実装され
る。したがって、第４図に示すように、実装基板30にス
ルホールなどを形成し、端子Ａと端子Ａとを実装基板30
に垂設された配線部45により接続し、端子Ｂと端子Ｂと
を同様に配線部46により接続すれば足り、従来例のごと
く、殊更に、配線部18,21で引き伸ばして内部配線を行
う必要がない。それ故に、配線が極めて単純化される。
（２） 引き伸ばした内部配線の設置のために、実装基
板の積層数を増加する必要がないので、実装基板（ボー
ド）の層数が低減できる。したがって装置の薄肉化，小
型化が可能である。
板の積層数を増加する必要がないので、実装基板（ボー
ド）の層数が低減できる。したがって装置の薄肉化，小
型化が可能である。
（３） 配線エリア内に余裕ができ、ボード設計上のレ
イアウトに制約をうけることがない。
イアウトに制約をうけることがない。
（４） 配線が短縮化されるので、配線抵抗や容量を小
さくすることができる。
さくすることができる。
（５） 配線数が従来例に比して少なく例えば約１／２
位に小さくすることができ、実装基板の層数も低減でき
ることなどから、プロセスを単純化し、製品コストを低
減することができる。
位に小さくすることができ、実装基板の層数も低減でき
ることなどから、プロセスを単純化し、製品コストを低
減することができる。
（６） 高密度実装を実現できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では主として本発明によってなされた発明を
その背景となった利用分野である半導体装置の実装技術
に適用した場合について説明したが、それに限定される
ものではなく、例えば電子部品の実装技術などに適用で
きる。
その背景となった利用分野である半導体装置の実装技術
に適用した場合について説明したが、それに限定される
ものではなく、例えば電子部品の実装技術などに適用で
きる。
第１図は従来例を示すノーマルパターンの半導体パッケ
ージの断面図、 第２図は同パッケージ２個を使用して実装基板両面に実
装して成る半導体装置の断面図、 第３図は本発明の使用されるミラーパターンの半導体パ
ッケージの断面図、 第４図は本発明の実施例を示す断面図、 第５図は本発明の他の実施例を示す側面図、 第６図は同平面図である。 １……リードフレームのタブ、２……半導体チップ、３
……チップ側パッド、４……コネクタワイヤ、５……外
部リード、６……樹脂封止体、７……実装基板、８……
実装部品、９……実装基板の最上層、10……導体部、11
……実装部品、12……実装基板の最下層、13……導体
部、14……導体部、15……導体部、16……配線部、17…
…実装基板の内層、18……配線部、19……実装基板の内
層、20……配線部、21……配線部、22……配線部、23…
…タブ、24……半導体チップ、25……パッド、26……コ
ネクタワイヤ、27……外部リード、28……樹脂封止体、
29……半導体装置部品（ノーマルパターンのパッケー
ジ）、30……実装基板、31……実装基板の上層、32……
導体部、33……導体部、34……半導体装置部品（ミラー
パターンのパッケージ）、35……実装基板の下層、36…
…導体部、37……導体部、38……実装基板、39……ノー
マルパターンのパッケージ、40……ノーマルパターンの
パッケージ、41……ミラーパターンのパッケージ、42…
…ミラーパターンのパッケージ、43……リード（ピ
ン）、44……コントロールピン、45……配線部、46……
配線部。
ージの断面図、 第２図は同パッケージ２個を使用して実装基板両面に実
装して成る半導体装置の断面図、 第３図は本発明の使用されるミラーパターンの半導体パ
ッケージの断面図、 第４図は本発明の実施例を示す断面図、 第５図は本発明の他の実施例を示す側面図、 第６図は同平面図である。 １……リードフレームのタブ、２……半導体チップ、３
……チップ側パッド、４……コネクタワイヤ、５……外
部リード、６……樹脂封止体、７……実装基板、８……
実装部品、９……実装基板の最上層、10……導体部、11
……実装部品、12……実装基板の最下層、13……導体
部、14……導体部、15……導体部、16……配線部、17…
…実装基板の内層、18……配線部、19……実装基板の内
層、20……配線部、21……配線部、22……配線部、23…
…タブ、24……半導体チップ、25……パッド、26……コ
ネクタワイヤ、27……外部リード、28……樹脂封止体、
29……半導体装置部品（ノーマルパターンのパッケー
ジ）、30……実装基板、31……実装基板の上層、32……
導体部、33……導体部、34……半導体装置部品（ミラー
パターンのパッケージ）、35……実装基板の下層、36…
…導体部、37……導体部、38……実装基板、39……ノー
マルパターンのパッケージ、40……ノーマルパターンの
パッケージ、41……ミラーパターンのパッケージ、42…
…ミラーパターンのパッケージ、43……リード（ピ
ン）、44……コントロールピン、45……配線部、46……
配線部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大久保 京夫 東京都小平市上水本町1479番地 日立マイ クロコンピユータエンジニアリング株式会 社内 (72)発明者 津久井 誠一郎 埼玉県入間郡毛呂山町大字旭台15番地 日 立入間電子株式会社内 (72)発明者 山浦 修一 埼玉県入間郡毛呂山町大字旭台15番地 日 立入間電子株式会社内 (72)発明者 藤井 泰彦 東京都小平市上水本町1479番地 日立マイ クロコンピユータエンジニアリング株式会 社内 (72)発明者 多田 昌弘 東京都小平市上水本町1479番地 日立マイ クロコンピユータエンジニアリング株式会 社内 (56)参考文献 実開 昭58−182436（ＪＰ，Ｕ) 実開 昭57−188369（ＪＰ，Ｕ) 実開 昭58−131639（ＪＰ，Ｕ) 実開 昭58−189540（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】それぞれ互いに同じ配列とされた共通接続
される端子及び共通接続されないで独立した端子とを含
む複数の外部接続端子を持ち、かつ互いに同じパツケー
ジ外形構造とされたメモリを構成する半導体ペレツトを
封止してなる樹脂封止型の複数の半導体装置部品と、 両主面にそれぞれ前記半導体装置部品の共通接続される
端子及び共通接続されないで独立した端子が接続される
べき導体部が対応配置して複数形成され、かつそれら導
体部に対応して電気的接続された共通ピン及び独立ピン
を有する実装基板とを備え、 前記複数の半導体装置部品のうち全ての外部接続端子を
半導体ペレットの表面側に折り曲げした前記半導体装置
部品が、前記実装基板の一方の主面に形成された導体部
に複数個面実装され、 かつ前記複数の半導体装置部品のうち全ての外部接続端
子を半導体ペレツトの裏面側に折り曲げしてなるととも
に前記一方の主面に実装された前記半導体装置部品に対
しその外部接触端子が鏡面対称と成るようにされた半導
体装置部品が、前記実装基板の他方の主面に形成された
導体部に複数個面実装され、 それぞれの半導体装置部品における共通接続されない独
立した端子を除く共通接続される端子は前記鏡面対称実
装の互いに対応する共通接続端子と電気的接続され、か
つ前記実装基板の対応共通ピンに電気的接続され、 一方、それぞれの半導体装置部品における共通接続され
ない独立した端子は前記実装基板の対応独立ピンに電気
的接続されてなることを特徴とするメモリモジュール。 - 【請求項２】上記実装基板の上記一方の面に実装される
上記半導体装置部品の数と上記他方の面に実装される上
記半導体装置部品の数とが互いに等しくされてなること
を特徴とする特許請求の範囲第１項記載のメモリモジュ
ール。 - 【請求項３】上記実装基板の上記一方の面側の上記半導
体装置部品は互いに同じ方向をもって複数実装されてな
り、上記実装基板の上記他方の面側の上記半導体装置部
品は互いに同じ方向をもって複数実装されてなることを
特徴とする特許請求の範囲第１項又は第２項記載のメモ
リモジュール。 - 【請求項４】上記実装基板の側部に複数のピンが設けら
れてなることを特徴とする特許請求の範囲第１項ないし
第３項のうちの１に記載のメモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056112A JPH0671059B2 (ja) | 1984-03-26 | 1984-03-26 | メモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056112A JPH0671059B2 (ja) | 1984-03-26 | 1984-03-26 | メモリモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60200559A JPS60200559A (ja) | 1985-10-11 |
| JPH0671059B2 true JPH0671059B2 (ja) | 1994-09-07 |
Family
ID=13017999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056112A Expired - Lifetime JPH0671059B2 (ja) | 1984-03-26 | 1984-03-26 | メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671059B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2568748B2 (ja) * | 1990-10-30 | 1997-01-08 | 三菱電機株式会社 | 半導体装置 |
| JP2634516B2 (ja) * | 1991-10-15 | 1997-07-30 | 三菱電機株式会社 | 反転型ｉｃの製造方法、反転型ｉｃ、ｉｃモジュール |
| JP4606567B2 (ja) * | 2000-11-02 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 半導体集積装置 |
| US8228679B2 (en) * | 2008-04-02 | 2012-07-24 | Spansion Llc | Connections for electronic devices on double-sided circuit board |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182436U (ja) * | 1982-05-29 | 1983-12-05 | 住友電気工業株式会社 | ３次元実装用ｉｃパツケ−ジ |
-
1984
- 1984-03-26 JP JP59056112A patent/JPH0671059B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60200559A (ja) | 1985-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |