JP3311979B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特にヒューズ回路とそれに接続されるヒュ
ーズラッチ回路のレイアウトパターンに係る。
装置に関し、特にヒューズ回路とそれに接続されるヒュ
ーズラッチ回路のレイアウトパターンに係る。
【０００２】
【従来の技術】ＬＳＩの集積度は躍進を続けている。Ｄ
ＲＡＭやその他のメモリデバイス、ＳＲＡＭ、フラッシ
ュＥＥＰＲＯＭ、また各種のメモリ混載の半導体集積回
路の集積化技術は著しく進歩している。
ＲＡＭやその他のメモリデバイス、ＳＲＡＭ、フラッシ
ュＥＥＰＲＯＭ、また各種のメモリ混載の半導体集積回
路の集積化技術は著しく進歩している。
【０００３】半導体集積回路装置において、冗長回路、
内部電源の微調整、回路動作のマージン微調整、回路機
能の選択にヒューズによるプログラムを利用している。
これは、通常回路動作特性は製造工程のバラツキに大き
く左右されること、また、広い範囲で回路動作の機能を
保証したいことから、チップ製造工程終了後、製造工程
のバラツキを補正したり、不良ワード線や不良ビット線
を冗長ワード線、冗長ビット線に置き換えるようにプロ
グラムしたり、最終的にチップの機能及び電気的特性を
決定したりするものである。
内部電源の微調整、回路動作のマージン微調整、回路機
能の選択にヒューズによるプログラムを利用している。
これは、通常回路動作特性は製造工程のバラツキに大き
く左右されること、また、広い範囲で回路動作の機能を
保証したいことから、チップ製造工程終了後、製造工程
のバラツキを補正したり、不良ワード線や不良ビット線
を冗長ワード線、冗長ビット線に置き換えるようにプロ
グラムしたり、最終的にチップの機能及び電気的特性を
決定したりするものである。
【０００４】図７は、上記のような用途の一つの機能を
果たすヒューズとそのラッチ出力回路の一例を示す回路
図である。電源（Ｖint ）と基準電位（例えば接地電位
Ｖss）の間にＰチャネルＭＯＳトランジスタＱｐ１、Ｎ
チャネルＭＯＳトランジスタＱｎ１、ヒューズ（ＦＵＳ
Ｅ）が直列に接続されている。トランジスタＱｐ１のゲ
ートには信号ｂＦＰＵＰが供給される。トランジスタＱ
ｎ１のゲートには信号ＦＰＵＮが供給される。トランジ
スタＱｐ１とＱｎ１のドレイン接続点にラッチ回路Ｌｃ
ｈの一方のノードＮ１が接続されている。
果たすヒューズとそのラッチ出力回路の一例を示す回路
図である。電源（Ｖint ）と基準電位（例えば接地電位
Ｖss）の間にＰチャネルＭＯＳトランジスタＱｐ１、Ｎ
チャネルＭＯＳトランジスタＱｎ１、ヒューズ（ＦＵＳ
Ｅ）が直列に接続されている。トランジスタＱｐ１のゲ
ートには信号ｂＦＰＵＰが供給される。トランジスタＱ
ｎ１のゲートには信号ＦＰＵＮが供給される。トランジ
スタＱｐ１とＱｎ１のドレイン接続点にラッチ回路Ｌｃ
ｈの一方のノードＮ１が接続されている。
【０００５】ラッチ回路Ｌｃｈは、インバータＩＮＶ１
と、ＰチャネルＭＯＳトランジスタＱｐ２、Ｎチャネル
ＭＯＳトランジスタＱｎ２，Ｑｎ３の直列回路でなるイ
ンバータＩＮＶ２の互いの入出力（ノードＮ１，Ｎ２）
を接続して構成される。インバータＩＮＶ２中のトラン
ジスタＱｎ２はラッチリセット用として設けられてお
り、そのゲートはトランジスタＱｐ１のゲートに接続さ
れている。ラッチ回路ＬｃｈのノードＮ２は、インバー
タＩＮＶ３の入力端に接続されている。インバータＩＮ
Ｖ３の出力はこのラッチ回路の出力信号ｂＦＳＯＵＴで
ある。
と、ＰチャネルＭＯＳトランジスタＱｐ２、Ｎチャネル
ＭＯＳトランジスタＱｎ２，Ｑｎ３の直列回路でなるイ
ンバータＩＮＶ２の互いの入出力（ノードＮ１，Ｎ２）
を接続して構成される。インバータＩＮＶ２中のトラン
ジスタＱｎ２はラッチリセット用として設けられてお
り、そのゲートはトランジスタＱｐ１のゲートに接続さ
れている。ラッチ回路ＬｃｈのノードＮ２は、インバー
タＩＮＶ３の入力端に接続されている。インバータＩＮ
Ｖ３の出力はこのラッチ回路の出力信号ｂＦＳＯＵＴで
ある。
【０００６】図８、図９はそれぞれ、図７の回路動作に
関する信号波形図と出力結果を示す。電源投入後、約ｔ
１時間経過後に、略ｔ２時間内でトランジスタＱｐ１が
オンし、インバータＩＮＶ１の出力によりトランジスタ
Ｑｐ２がオンし、充電が完了する。次に、トランジスタ
Ｑｐ１をオフさせた後、略ｔ３時間内でトランジスタＱ
ｎ１がオンし、ヒューズがブロー（切断）されているか
否か出力信号ｂＦＳＯＵＴが異なる論理レベルを出力す
る。
関する信号波形図と出力結果を示す。電源投入後、約ｔ
１時間経過後に、略ｔ２時間内でトランジスタＱｐ１が
オンし、インバータＩＮＶ１の出力によりトランジスタ
Ｑｐ２がオンし、充電が完了する。次に、トランジスタ
Ｑｐ１をオフさせた後、略ｔ３時間内でトランジスタＱ
ｎ１がオンし、ヒューズがブロー（切断）されているか
否か出力信号ｂＦＳＯＵＴが異なる論理レベルを出力す
る。
【０００７】上記構成のヒューズ及びラッチ出力回路
は、上述したように半導体集積回路装置に複数搭載さ
れ、チップ製造工程終了後における、冗長回路の使用、
内部電源の微調整、回路動作のマージン微調整、回路機
能の選択等に関し、プログラム機能を果たす。
は、上述したように半導体集積回路装置に複数搭載さ
れ、チップ製造工程終了後における、冗長回路の使用、
内部電源の微調整、回路動作のマージン微調整、回路機
能の選択等に関し、プログラム機能を果たす。
【０００８】半導体集積回路の高集積化が進めば進むほ
ど、このようなヒューズ及びラッチ出力回路は多数必要
となるものである。このような回路を多数配列する場
合、ヒューズ配列のピッチに対してラッチ出力回路部を
レイアウトする配列ピッチが大きくなってきているのが
現状である。
ど、このようなヒューズ及びラッチ出力回路は多数必要
となるものである。このような回路を多数配列する場
合、ヒューズ配列のピッチに対してラッチ出力回路部を
レイアウトする配列ピッチが大きくなってきているのが
現状である。
【０００９】その理由は、ヒューズの切断機の性能の進
歩に依るところが大きい。ヒューズを切るとき、ヒュー
ズはレーザー切断機によりにブロー（切断）される。そ
の技術はヒューズをより狭いピッチで配列することを可
能にしている。しかし、ヒューズの隣に配置するラッチ
出力回路は、ヒューズと同じ幅でレイアウトすることは
極めて困難になってきた。
歩に依るところが大きい。ヒューズを切るとき、ヒュー
ズはレーザー切断機によりにブロー（切断）される。そ
の技術はヒューズをより狭いピッチで配列することを可
能にしている。しかし、ヒューズの隣に配置するラッチ
出力回路は、ヒューズと同じ幅でレイアウトすることは
極めて困難になってきた。
【００１０】すなわち、図１０に示されるように、ヒュ
ーズ（ＦＵＳＥ）配列のピッチＸは小さくできる余裕が
あるにもかかわらず、ラッチ出力回路ＬＣＨＯの形成幅
Ｙに関しては製造上、これ以上小さくすることは困難で
ある。従って、ヒューズ（ＦＵＳＥ）とラッチ出力回路
ＬＣＨＯのユニットを複数配列させる場合、各ユニット
の配列ピッチは、ラッチ出力回路ＬＣＨＯの配列ピッチ
で決まる。その結果、ヒューズの配列間に無駄なスペー
スＤＳＰ（dead space）ができてしまう。
ーズ（ＦＵＳＥ）配列のピッチＸは小さくできる余裕が
あるにもかかわらず、ラッチ出力回路ＬＣＨＯの形成幅
Ｙに関しては製造上、これ以上小さくすることは困難で
ある。従って、ヒューズ（ＦＵＳＥ）とラッチ出力回路
ＬＣＨＯのユニットを複数配列させる場合、各ユニット
の配列ピッチは、ラッチ出力回路ＬＣＨＯの配列ピッチ
で決まる。その結果、ヒューズの配列間に無駄なスペー
スＤＳＰ（dead space）ができてしまう。
【００１１】しかも、ヒューズは、メモリ容量等、回路
規模の増加に伴いより多くの数が必要となる傾向にある
から、図１０のような配列ピッチで必要個数ヒューズ及
びラッチ出力回路を設けることになると、チップ上で配
列のピッチ方向での長さが増大し、他の回路領域の占有
面積を縮めることになり、問題である。
規模の増加に伴いより多くの数が必要となる傾向にある
から、図１０のような配列ピッチで必要個数ヒューズ及
びラッチ出力回路を設けることになると、チップ上で配
列のピッチ方向での長さが増大し、他の回路領域の占有
面積を縮めることになり、問題である。
【００１２】
【発明が解決しようとする課題】半導体集積回路装置に
おいて大規模及び集積化が進むと、チップ製造後の回路
内部動作の補正、調整用に用いる制御信号の基となるデ
ータを記憶し発生するヒューズ及びラッチ出力回路は、
さらにより多くの数必要になる。
おいて大規模及び集積化が進むと、チップ製造後の回路
内部動作の補正、調整用に用いる制御信号の基となるデ
ータを記憶し発生するヒューズ及びラッチ出力回路は、
さらにより多くの数必要になる。
【００１３】このようなヒューズ及びラッチ出力回路
は、チップ製造工程終了後、データをプログラムする作
業（ヒューズをブローする、またはそのままにする）の
効率化のため、チップ内のある領域に、ある程度まとま
った個数整列させるのが一般的である。
は、チップ製造工程終了後、データをプログラムする作
業（ヒューズをブローする、またはそのままにする）の
効率化のため、チップ内のある領域に、ある程度まとま
った個数整列させるのが一般的である。
【００１４】従来、このようなヒューズ及びラッチ出力
回路に関し、上述の前者と後者の要求を満たすためのレ
イアウトパターンは、ヒューズ配列のピッチを縮小化で
きる余裕があるにもかかわらず、ラッチ出力回路部のパ
ターンで配列のピッチが決まってしまい、結局、ヒュー
ズ配列間の無駄なスペースが生かせないものとなってい
る。しかも、より多くのヒューズ及びラッチ出力回路を
設ける必要性から、チップ表面上でその配列のピッチ方
向は長くなる一方であり、その占有面積は増大する。こ
の結果、ヒューズ及びラッチ回路の周辺の他の回路領域
の占有面積を縮める問題がある。
回路に関し、上述の前者と後者の要求を満たすためのレ
イアウトパターンは、ヒューズ配列のピッチを縮小化で
きる余裕があるにもかかわらず、ラッチ出力回路部のパ
ターンで配列のピッチが決まってしまい、結局、ヒュー
ズ配列間の無駄なスペースが生かせないものとなってい
る。しかも、より多くのヒューズ及びラッチ出力回路を
設ける必要性から、チップ表面上でその配列のピッチ方
向は長くなる一方であり、その占有面積は増大する。こ
の結果、ヒューズ及びラッチ回路の周辺の他の回路領域
の占有面積を縮める問題がある。
【００１５】この発明の課題は、ヒューズ及びラッチ出
力回路に関し、できるだけ無駄なスペースを出さずに整
列させ、配列ピッチ方向の長さを縮小し、小さい占有面
積でより多くの個数がまとめて配置できるパターンを有
する半導体集積回路装置を提供することである。
力回路に関し、できるだけ無駄なスペースを出さずに整
列させ、配列ピッチ方向の長さを縮小し、小さい占有面
積でより多くの個数がまとめて配置できるパターンを有
する半導体集積回路装置を提供することである。
【００１６】
【課題を解決するための手段】この発明の半導体集積回
路装置は、一列に配置された読み出し専用の複数の記憶
装置と、前記記憶装置の両側に前記記憶装置の配列ピッ
チの倍のピッチで配置されるとともに、前記記憶装置に
交互に接続され、前記各記憶装置に記憶された情報を読
み出す複数の読み出し回路とを具備することを特徴とす
る。さらに、この発明の半導体集積回路装置は、メモリ
装置が複数のバンクに別れているチップと、前記チップ
内に設けられ、隣接する前記バンク間の領域において一
列に配置された読み出し専用の複数の記憶装置と、前記
記憶装置の両側に前記記憶装置の配列ピッチの倍のピッ
チで配置されるとともに、前記記憶装置に交互に接続さ
れ、前記各記憶装置に記憶された情報を読み出す複数の
読み出し回路とを具備することを特徴とする。
路装置は、一列に配置された読み出し専用の複数の記憶
装置と、前記記憶装置の両側に前記記憶装置の配列ピッ
チの倍のピッチで配置されるとともに、前記記憶装置に
交互に接続され、前記各記憶装置に記憶された情報を読
み出す複数の読み出し回路とを具備することを特徴とす
る。さらに、この発明の半導体集積回路装置は、メモリ
装置が複数のバンクに別れているチップと、前記チップ
内に設けられ、隣接する前記バンク間の領域において一
列に配置された読み出し専用の複数の記憶装置と、前記
記憶装置の両側に前記記憶装置の配列ピッチの倍のピッ
チで配置されるとともに、前記記憶装置に交互に接続さ
れ、前記各記憶装置に記憶された情報を読み出す複数の
読み出し回路とを具備することを特徴とする。
【００１７】この発明によれば、交互に配置される読み
出し回路の配列ピッチは、実質的にヒューズ２個分の配
列ピッチまで広げることができる。従って、読み出し回
路がヒューズ２個分の配列ピッチ以内であれば、ヒュー
ズの配列に無駄なスペースは存在しなくなる。
出し回路の配列ピッチは、実質的にヒューズ２個分の配
列ピッチまで広げることができる。従って、読み出し回
路がヒューズ２個分の配列ピッチ以内であれば、ヒュー
ズの配列に無駄なスペースは存在しなくなる。
【００１８】
【発明の実施の形態】図１は、この発明の基本的な実施
形態に係る半導体集積回路装置の、ヒューズ及びラッチ
出力回路からなるユニットのレイアウト構成を示すブロ
ック図である。このヒューズ及びラッチ出力回路のユニ
ットは、半導体集積回路内に搭載され、例えば、チップ
製造工程終了後における、回路内部動作の補正、調整用
に用いる制御信号の発生源となる。すなわち、上記制御
信号の基となる読み出し専用のデータをヒューズ（ＦＵ
ＳＥ）によって記憶し、この記憶データに応じた上記制
御信号をラッチ出力回路（ＬＣＨＯ）により読み出す。
形態に係る半導体集積回路装置の、ヒューズ及びラッチ
出力回路からなるユニットのレイアウト構成を示すブロ
ック図である。このヒューズ及びラッチ出力回路のユニ
ットは、半導体集積回路内に搭載され、例えば、チップ
製造工程終了後における、回路内部動作の補正、調整用
に用いる制御信号の発生源となる。すなわち、上記制御
信号の基となる読み出し専用のデータをヒューズ（ＦＵ
ＳＥ）によって記憶し、この記憶データに応じた上記制
御信号をラッチ出力回路（ＬＣＨＯ）により読み出す。
【００１９】図１において、読み出し専用の記憶装置で
あるヒューズ（ＦＵＳＥ）は、実質的にある一定のピッ
チで配列されている。このヒューズに各対応して設けら
れる読み出し回路としてのラッチ出力回路ＬＣＨＯは、
それぞれがヒューズ（ＦＵＳＥ）の両側に交互に配置さ
れている。この場合のヒューズ及びラッチ出力回路構成
は、例えば、前記図７に示す回路を使用する。
あるヒューズ（ＦＵＳＥ）は、実質的にある一定のピッ
チで配列されている。このヒューズに各対応して設けら
れる読み出し回路としてのラッチ出力回路ＬＣＨＯは、
それぞれがヒューズ（ＦＵＳＥ）の両側に交互に配置さ
れている。この場合のヒューズ及びラッチ出力回路構成
は、例えば、前記図７に示す回路を使用する。
【００２０】上記構成によれば、交互に配置されるラッ
チ出力回路ＬＣＨＯの配列ピッチは、実質的にヒューズ
（ＦＵＳＥ）２個分の配列ピッチにまで広げることが可
能である。すなわち、ラッチ出力回路ＬＣＨＯが、ヒュ
ーズ（ＦＵＳＥ）の２個分の配列ピッチ以内であれば、
ヒューズ（ＦＵＳＥ）の配列ピッチがラッチ回路ＬＣＨ
Ｏの配列ピッチで決まるようなことはない。ヒューズ配
列の無駄なスペースがほとんどなくなる。
チ出力回路ＬＣＨＯの配列ピッチは、実質的にヒューズ
（ＦＵＳＥ）２個分の配列ピッチにまで広げることが可
能である。すなわち、ラッチ出力回路ＬＣＨＯが、ヒュ
ーズ（ＦＵＳＥ）の２個分の配列ピッチ以内であれば、
ヒューズ（ＦＵＳＥ）の配列ピッチがラッチ回路ＬＣＨ
Ｏの配列ピッチで決まるようなことはない。ヒューズ配
列の無駄なスペースがほとんどなくなる。
【００２１】仮に、ラッチ出力回路ＬＣＨＯが、実質的
にヒューズ（ＦＵＳＥ）の２個分の配列ピッチであると
すれば、従来に比べて約半分のピッチ方向の長さで、従
来と同じ個数のヒューズ及びラッチ回路のユニットがレ
イアウトできる。また、従来と同じピッチ方向の長さで
は、従来の約２倍の個数のヒューズ及びラッチ出力回路
のユニットがレイアウトできることにもなる。
にヒューズ（ＦＵＳＥ）の２個分の配列ピッチであると
すれば、従来に比べて約半分のピッチ方向の長さで、従
来と同じ個数のヒューズ及びラッチ回路のユニットがレ
イアウトできる。また、従来と同じピッチ方向の長さで
は、従来の約２倍の個数のヒューズ及びラッチ出力回路
のユニットがレイアウトできることにもなる。
【００２２】図２は、この発明の実施形態に係る半導体
集積回路装置、ＤＲＡＭのブロック図である。チップレ
イアウトにおいて、バンクが４つに分割されている（Ｂ
ａｎｋ０〜３）１つのバンクには、ロウデコーダ、カラ
ムデコーダ、メモリセルアレイ及びセンスアンプ、冗長
メモリセルへの置き換えを制御するリダンダンシ制御
部、実際には各種データ線等を含んでいる。バンクＢａ
ｎｋ０とＢａｎｋ１は同様構成である。また、バンクＢ
ａｎｋ０とＢａｎｋ２は鏡像パターンであり、バンクＢ
ａｎｋ１とＢａｎｋ３は鏡像パターンである。
集積回路装置、ＤＲＡＭのブロック図である。チップレ
イアウトにおいて、バンクが４つに分割されている（Ｂ
ａｎｋ０〜３）１つのバンクには、ロウデコーダ、カラ
ムデコーダ、メモリセルアレイ及びセンスアンプ、冗長
メモリセルへの置き換えを制御するリダンダンシ制御
部、実際には各種データ線等を含んでいる。バンクＢａ
ｎｋ０とＢａｎｋ１は同様構成である。また、バンクＢ
ａｎｋ０とＢａｎｋ２は鏡像パターンであり、バンクＢ
ａｎｋ１とＢａｎｋ３は鏡像パターンである。
【００２３】上記図１に示した本発明構成は、例えば、
チップＩＤと呼ばれる、チップ製造の際のロットＮ
ｏ．、日時、ウェハ位置など、チップを識別するデータ
が記憶される領域１に適用される。例えば、１２８本程
度のヒューズ及びラッチ出力回路が上述の図１のレイア
ウトパターンで配置されるのである。
チップＩＤと呼ばれる、チップ製造の際のロットＮ
ｏ．、日時、ウェハ位置など、チップを識別するデータ
が記憶される領域１に適用される。例えば、１２８本程
度のヒューズ及びラッチ出力回路が上述の図１のレイア
ウトパターンで配置されるのである。
【００２４】さらに、上記図１の本発明構成は、例え
ば、ヒューズオプションと呼ばれる、内部電源の微調
整、回路動作のマージン微調整、回路機能の選択など、
最終的にチップの機能及び電気的特性を決定したりする
データが記憶されている領域２に適用される。すなわ
ち、６４本程度のヒューズ及びラッチ出力回路が上述の
図１のレイアウトパターンで配置されるのである。ＤＲ
ＡＭのリフレッシュサイクルのオプションもこのヒュー
ズオプションの領域２から制御信号が発生されることに
より、決定される。
ば、ヒューズオプションと呼ばれる、内部電源の微調
整、回路動作のマージン微調整、回路機能の選択など、
最終的にチップの機能及び電気的特性を決定したりする
データが記憶されている領域２に適用される。すなわ
ち、６４本程度のヒューズ及びラッチ出力回路が上述の
図１のレイアウトパターンで配置されるのである。ＤＲ
ＡＭのリフレッシュサイクルのオプションもこのヒュー
ズオプションの領域２から制御信号が発生されることに
より、決定される。
【００２５】このような構成によれば、図１のレイアウ
トパターンがヒューズを中央にして対称的なパターンで
構成されるので、チップ中央付近の上記領域１，２に適
用すれば、ラッチ出力回路ＬＣＨＯからの出力配線の引
き回しも左右均等になり、レイアウトし易い。つまり、
従来のように片方からのみラッチ出力回路からの出力配
線を引き回すよりも設計上、格段にレイアウトし易くな
る。
トパターンがヒューズを中央にして対称的なパターンで
構成されるので、チップ中央付近の上記領域１，２に適
用すれば、ラッチ出力回路ＬＣＨＯからの出力配線の引
き回しも左右均等になり、レイアウトし易い。つまり、
従来のように片方からのみラッチ出力回路からの出力配
線を引き回すよりも設計上、格段にレイアウトし易くな
る。
【００２６】図３は、図２で示した、チップＩＤ、ヒュ
ーズオプションの領域に使用されるのヒューズ及びラッ
チ出力回路の具体的なレイアウトパターンを示すパター
ン平面図である。注目すべきは、ヒューズ（ＦＵＳＥ）
は、ラッチ出力回路ＬＣＨＯの２倍の周期で配置されて
おり、無駄なスペースがほとんどないことである。
ーズオプションの領域に使用されるのヒューズ及びラッ
チ出力回路の具体的なレイアウトパターンを示すパター
ン平面図である。注目すべきは、ヒューズ（ＦＵＳＥ）
は、ラッチ出力回路ＬＣＨＯの２倍の周期で配置されて
おり、無駄なスペースがほとんどないことである。
【００２７】すなわち、ヒューズ（ＦＵＳＥ）２個の配
列にラッチ出力回路ＬＣＨ１個の割合でパターン形成
し、かつ、ラッチ出力回路ＬＣＨをヒューズ（ＦＵＳ
Ｅ）の両側に交互に配置している。
列にラッチ出力回路ＬＣＨ１個の割合でパターン形成
し、かつ、ラッチ出力回路ＬＣＨをヒューズ（ＦＵＳ
Ｅ）の両側に交互に配置している。
【００２８】図４は、図３中の１個のヒューズ及びラッ
チ出力回路のパターンを抜き出したパターン平面図であ
る。ヒューズ（ＦＵＳＥ）は、例えば、略４．５μｍの
ピッチで形成されるが、このピッチにラッチ出力回路Ｌ
ＣＨＯ中の１個のトランジスタを横置きか縦置きにし
て、さらに配線領域を納めるには製造技術的にもコスト
高となる。
チ出力回路のパターンを抜き出したパターン平面図であ
る。ヒューズ（ＦＵＳＥ）は、例えば、略４．５μｍの
ピッチで形成されるが、このピッチにラッチ出力回路Ｌ
ＣＨＯ中の１個のトランジスタを横置きか縦置きにし
て、さらに配線領域を納めるには製造技術的にもコスト
高となる。
【００２９】本願発明では、出力駆動に関わるサイズの
大きいトランジスタ、すなわち、図７でいうなら、ＩＮ
Ｖ４を構成するＰチャネル、ＮチャネルのＭＯＳトラン
ジスタのパターンを、他の回路が集積するパターンから
ピッチ方向に下げて形成している。この構成で、ラッチ
出力回路ＬＣＨＯは、ヒューズ（ＦＵＳＥ）の２個分の
配列ピッチ内に納まる（例えば９μｍ）ように形成され
ている。
大きいトランジスタ、すなわち、図７でいうなら、ＩＮ
Ｖ４を構成するＰチャネル、ＮチャネルのＭＯＳトラン
ジスタのパターンを、他の回路が集積するパターンから
ピッチ方向に下げて形成している。この構成で、ラッチ
出力回路ＬＣＨＯは、ヒューズ（ＦＵＳＥ）の２個分の
配列ピッチ内に納まる（例えば９μｍ）ように形成され
ている。
【００３０】このような構成では、出力駆動に関わるサ
イズの大きいトランジスタを必要としないヒューズ及び
ラッチ出力回路が要求された場合、サイズの大きいトラ
ンジスタ部分のパターンを除いたパターンを利用できる
という利点がある。
イズの大きいトランジスタを必要としないヒューズ及び
ラッチ出力回路が要求された場合、サイズの大きいトラ
ンジスタ部分のパターンを除いたパターンを利用できる
という利点がある。
【００３１】例えば、図２のＤＲＡＭのリダンダンシ制
御部では、ヒューズ及びラッチ出力回路の出力信号の伝
達先が領域１，２の用途に比べて、一定の近い個所にな
るので、出力駆動に関わるサイズの大きいトランジスタ
部分のパターンを除いたパターンのヒューズ及びラッチ
出力回路が複数配列されている。
御部では、ヒューズ及びラッチ出力回路の出力信号の伝
達先が領域１，２の用途に比べて、一定の近い個所にな
るので、出力駆動に関わるサイズの大きいトランジスタ
部分のパターンを除いたパターンのヒューズ及びラッチ
出力回路が複数配列されている。
【００３２】図５は、この発明の実施形態に係る図７と
同様のヒューズ及びラッチ出力回路を示す回路図、図６
は、図４中のラッチ出力回路ＬＣＨＯのパターンを拡大
したパターン平面図である。図５の回路における各トラ
ンジスタ素子が、パターンのどこに形成されているのか
を（ ）付きの番号で示している。図５のインバータＩ
ＮＶ１〜４はそれぞれＣＭＯＳインバータであるので、
各々Ｐチャネル及びＮチャネルの２トランジスタ素子か
ら構成される。
同様のヒューズ及びラッチ出力回路を示す回路図、図６
は、図４中のラッチ出力回路ＬＣＨＯのパターンを拡大
したパターン平面図である。図５の回路における各トラ
ンジスタ素子が、パターンのどこに形成されているのか
を（ ）付きの番号で示している。図５のインバータＩ
ＮＶ１〜４はそれぞれＣＭＯＳインバータであるので、
各々Ｐチャネル及びＮチャネルの２トランジスタ素子か
ら構成される。
【００３３】図６において、比較的目の粗い斜線Ｍ１
は、第１層目の金属配線で形成されることを示す。ここ
では図示されていないが、図４で示したヒューズ（ＦＵ
ＳＥ）も第１層目の金属配線Ｍ１で形成される。また、
比較的目の細かい斜線Ｍ０は、第１層目より下層の下地
の金属配線で形成されることを示す。また、電源線は点
線でしか示されていないが、第１層目より上層の金属配
線（Ｍ２）で形成される。ＡＡは活性化領域を示し、素
子の形成下を含んで必要領域に形成されている。
は、第１層目の金属配線で形成されることを示す。ここ
では図示されていないが、図４で示したヒューズ（ＦＵ
ＳＥ）も第１層目の金属配線Ｍ１で形成される。また、
比較的目の細かい斜線Ｍ０は、第１層目より下層の下地
の金属配線で形成されることを示す。また、電源線は点
線でしか示されていないが、第１層目より上層の金属配
線（Ｍ２）で形成される。ＡＡは活性化領域を示し、素
子の形成下を含んで必要領域に形成されている。
【００３４】上記構成によれば、ヒューズ回路を無駄な
スペースなく整列させることができる。特に、レイアウ
ト上、ヒューズ回路が、両側のラッチ出力回路の配置に
よって中心（センター）に配列される形態をとるので、
図２の領域１や２のようなチップセンターに配置するよ
うな個所にレイアウトすると、ヒューズの位置決めがし
易く、ブロー作業も効率がよい。
スペースなく整列させることができる。特に、レイアウ
ト上、ヒューズ回路が、両側のラッチ出力回路の配置に
よって中心（センター）に配列される形態をとるので、
図２の領域１や２のようなチップセンターに配置するよ
うな個所にレイアウトすると、ヒューズの位置決めがし
易く、ブロー作業も効率がよい。
【００３５】また、所定数のヒューズが詰めて配置され
るので、レイアウト上、ピッチ配列方向での長さが縮小
でき、他の回路への占有面積の増大に寄与する。特に、
図２の領域１や２のヒューズ配列方向に隣接する空き領
域には電源系のキャパシタが多く組み込まれている。電
源系のキャパシタは電源変動を吸収させるため、ある程
度大きく確保しなければならない回路素子であり、この
キャパシタ領域がより大きく取れることは、半導体集積
回路装置のより高い信頼性を得る条件の一つになる。
るので、レイアウト上、ピッチ配列方向での長さが縮小
でき、他の回路への占有面積の増大に寄与する。特に、
図２の領域１や２のヒューズ配列方向に隣接する空き領
域には電源系のキャパシタが多く組み込まれている。電
源系のキャパシタは電源変動を吸収させるため、ある程
度大きく確保しなければならない回路素子であり、この
キャパシタ領域がより大きく取れることは、半導体集積
回路装置のより高い信頼性を得る条件の一つになる。
【００３６】この発明によれば、ヒューズの縮小化の進
行度に、ヒューズに繋がるラッチ出力回路の縮小化が追
従できなくなったときでも、ヒューズの配列ピッチが、
ラッチ出力回路の配列ピッチで決定されてしまうことの
ないようなレイアウトパターンが提供できる。このよう
な技術は、図２のリダンダンシ制御部に用いるヒューズ
及びラッチ出力回路に応用してもよい。また、図２とは
異なる他の半導体集積回路装置であっても、ヒューズで
信号を制御するような部分で、ヒューズ及びラッチ出力
回路を複数配置しなければならない要求に対して、最適
なレイアウトを提供する。
行度に、ヒューズに繋がるラッチ出力回路の縮小化が追
従できなくなったときでも、ヒューズの配列ピッチが、
ラッチ出力回路の配列ピッチで決定されてしまうことの
ないようなレイアウトパターンが提供できる。このよう
な技術は、図２のリダンダンシ制御部に用いるヒューズ
及びラッチ出力回路に応用してもよい。また、図２とは
異なる他の半導体集積回路装置であっても、ヒューズで
信号を制御するような部分で、ヒューズ及びラッチ出力
回路を複数配置しなければならない要求に対して、最適
なレイアウトを提供する。
【００３７】
【発明の効果】以上説明したようにこの発明によれば、
ヒューズ及びラッチ出力回路のレイアウトパターンを工
夫して、できるだけ無駄なスペースを出さずに整列さ
せ、配列ピッチ方向の長さを縮小し、小さい占有面積で
より多くの個数がまとめて配置できるヒューズ及びラッ
チ出力回路を有する半導体集積回路装置を提供すること
ができる。
ヒューズ及びラッチ出力回路のレイアウトパターンを工
夫して、できるだけ無駄なスペースを出さずに整列さ
せ、配列ピッチ方向の長さを縮小し、小さい占有面積で
より多くの個数がまとめて配置できるヒューズ及びラッ
チ出力回路を有する半導体集積回路装置を提供すること
ができる。
【図１】この発明の基本的な実施形態に係る半導体集積
回路装置の、ヒューズ及びラッチ出力回路のレイアウト
構成を示すブロック図。
回路装置の、ヒューズ及びラッチ出力回路のレイアウト
構成を示すブロック図。
【図２】この発明の実施形態に係る半導体集積回路装置
である、ＤＲＡＭのブロック図。
である、ＤＲＡＭのブロック図。
【図３】図２で示した、一部の領域に使用されるのヒュ
ーズ及びラッチ出力回路の具体的なレイアウトパターン
を示すパターン平面図。
ーズ及びラッチ出力回路の具体的なレイアウトパターン
を示すパターン平面図。
【図４】図３中の１個のヒューズ及びラッチ出力回路の
パターンを抜き出したパターン平面図。
パターンを抜き出したパターン平面図。
【図５】この発明の実施形態に係る図７と同様のヒュー
ズ及びラッチ出力回路を示す回路図。
ズ及びラッチ出力回路を示す回路図。
【図６】図４中のラッチ出力回路のパターンを拡大した
パターン平面図。
パターン平面図。
【図７】ヒューズとそのラッチ出力回路の一例を示す回
路図。
路図。
【図８】図７の回路動作に関する信号波形図と出力結果
を示す図。
を示す図。
【図９】図７の回路動作に関する出力結果を示す図。
【図１０】従来のヒューズ及びラッチ出力回路のレイア
ウト構成を示すブロック図。
ウト構成を示すブロック図。
ＦＵＳＥ…ヒューズ ＬＣＨＯ…ラッチ出力回路 １…チップＩＤ領域 ２…ヒューズオプション領域 Ｑｐ１，２…ＰチャネルＭＯＳトランジスタ Ｑｎ１〜３…ＮチャネルＭＯＳトランジスタ ＩＮＶ１〜４…インバータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−236631（ＪＰ，Ａ) 特開 平４−246844（ＪＰ，Ａ) 特開 平７−211779（ＪＰ，Ａ) 特開 平８−172169（ＪＰ，Ａ) 特開 昭57−133599（ＪＰ，Ａ) 特開 平10−162599（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10
Claims (8)
- 【請求項１】 一列に配置された読み出し専用の複数の
記憶装置と、前記記憶装置の両側に前記記憶装置の配列ピッチの倍の
ピッチで配置されるとともに、前記記憶装置に交互に接
続され、前記各記憶装置に記憶された情報を読み出す複
数の読み出し回路と を具備することを特徴とする半導体
集積回路装置。 - 【請求項２】 メモリ装置が複数のバンクに別れている
チップと、 前記チップ内に設けられ、隣接する前記バンク間の領域
において一列に配置された読み出し専用の複数の記憶装
置と、前記記憶装置の両側に前記記憶装置の配列ピッチの倍の
ピッチで配置されるとともに、前記記憶装置に交互に接
続され、前記各記憶装置に記憶された情報を読み出す複
数の読み出し回路と を具備することを特徴とする半導体
集積回路装置。 - 【請求項３】 前記読み出し回路の配列ピッチは、前記
記憶回路２個分以内であることを特徴とする請求項１ま
たは２記載の半導体集積回路装置。 - 【請求項４】 前記記憶装置は、ヒューズであることを
特徴とする請求項１または２記載の半導体集積回路装
置。 - 【請求項５】 前記読み出し回路は、前記記憶装置から
の情報をラッチするラッチ回路、及びラッチ回路の情報
に応じて信号を出力する出力駆動用のトランジスタ素子
を含み、前記出力駆動用のトランジスタ素子を、前記ラ
ッチ回路を含む回路領域に対して、前記記憶装置の配列
方向と同じ方向に隣接させたことを特徴とする請求項１
または２記載の半導体集積回路装置。 - 【請求項６】 メモリ装置が複数のバンクに別れている
１つのチップと、 前記チップ内に設けられ、隣接する前記バンク間の領域
において一列に配置された複数のヒューズと、前記ヒューズの両側に前記ヒューズの配列ピッチの倍の
ピッチで配置されるとともに、前記ヒューズに交互に接
続され、前記各ヒューズに記憶された情報を読み出す複
数の読み出し回路と を具備することを特徴とする半導体
集積回路装置。 - 【請求項７】 前記ヒューズには前記チップを識別する
情報が記憶されていることを特徴とする請求項６記載の
半導体集積回路装置。 - 【請求項８】 前記ヒューズには前記チップの機能及び
電気的特性を最終的に決定する情報が記憶されているこ
とを特徴とする請求項６記載の半導体集積回路装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34307797A JP3311979B2 (ja) | 1997-12-12 | 1997-12-12 | 半導体集積回路装置 |
| US09/209,120 US6016265A (en) | 1997-12-12 | 1998-12-10 | Fuse-latch circuit having high integration density |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34307797A JP3311979B2 (ja) | 1997-12-12 | 1997-12-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11177039A JPH11177039A (ja) | 1999-07-02 |
| JP3311979B2 true JP3311979B2 (ja) | 2002-08-05 |
Family
ID=18358771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34307797A Expired - Fee Related JP3311979B2 (ja) | 1997-12-12 | 1997-12-12 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
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| JP (1) | JP3311979B2 (ja) |
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| US8164362B2 (en) * | 2000-02-02 | 2012-04-24 | Broadcom Corporation | Single-ended sense amplifier with sample-and-hold reference |
| US7173867B2 (en) * | 2001-02-02 | 2007-02-06 | Broadcom Corporation | Memory redundancy circuit techniques |
| JP2001345294A (ja) | 2000-05-31 | 2001-12-14 | Toshiba Corp | 半導体装置の製造方法 |
| US6829737B1 (en) | 2000-08-30 | 2004-12-07 | Micron Technology, Inc. | Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results |
| US6469949B1 (en) * | 2001-05-11 | 2002-10-22 | International Business Machines Corp. | Fuse latch array system for an embedded DRAM having a micro-cell architecture |
| US6943575B2 (en) * | 2002-07-29 | 2005-09-13 | Micron Technology, Inc. | Method, circuit and system for determining burn-in reliability from wafer level burn-in |
| US6809972B2 (en) * | 2003-03-13 | 2004-10-26 | Infineon Technologies Ag | Circuit technique for column redundancy fuse latches |
| US6986211B2 (en) | 2003-03-14 | 2006-01-17 | Applied Precision, Llc | System and method of planar positioning |
| WO2004095471A1 (ja) * | 2003-04-23 | 2004-11-04 | Fujitsu Limited | 半導体記憶装置 |
| US6972613B2 (en) * | 2003-09-08 | 2005-12-06 | Infineon Technologies Ag | Fuse latch circuit with non-disruptive re-interrogation |
| KR100709434B1 (ko) * | 2005-06-27 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체 소자의 퓨즈 박스 |
| WO2007027607A2 (en) * | 2005-08-31 | 2007-03-08 | International Business Machines Corporation | Random access electrically programmable-e-fuse rom |
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|---|---|---|---|---|
| US5237532A (en) * | 1986-06-30 | 1993-08-17 | Kabushiki Kaisha Toshiba | Serially-accessed type memory device for providing an interleaved data read operation |
| JP3432548B2 (ja) * | 1993-07-26 | 2003-08-04 | 株式会社日立製作所 | 半導体記憶装置 |
-
1997
- 1997-12-12 JP JP34307797A patent/JP3311979B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-10 US US09/209,120 patent/US6016265A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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