JP3144509B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関するものであり、特に製造工程の簡略化および素
子の信頼性向上に関する。
法に関するものであり、特に製造工程の簡略化および素
子の信頼性向上に関する。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴ１の製造方法を図
５，図６を用いて説明する。まず、基板内に設けられた
Ｎ形シリコンウエル２内に、ＬＯＣＯＳ法を用いて素子
分離領域及び素子形成領域を形成する。その後、前記素
子形成領域に、Ｐ型の不純物であるボロンイオンを打込
むため、第一のイオン注入を行なう。これにより、チャ
ネル領域１０の特性が決定される（図５Ａ）。
５，図６を用いて説明する。まず、基板内に設けられた
Ｎ形シリコンウエル２内に、ＬＯＣＯＳ法を用いて素子
分離領域及び素子形成領域を形成する。その後、前記素
子形成領域に、Ｐ型の不純物であるボロンイオンを打込
むため、第一のイオン注入を行なう。これにより、チャ
ネル領域１０の特性が決定される（図５Ａ）。
【０００３】つぎに、シリコン酸化膜８８を酸化形成
し、その上に、化学気相成長法(ＣＶＤ）を用いて、ポ
リサイド５５をデポジションする（図５Ｂ）。その後、
パターニングしてゲート電極５およびゲート酸化膜８を
形成する（図５Ｃ）。つぎに、図６Ａに示すように、ゲ
ート電極５をマスクとして、第二のイオン注入を行な
い、Ｎ形シリコンウエル２の表面にＰ型の不純物である
ボロンイオンを打込む。これにより、ともにＰ型のソー
ス４およびドレイン３が形成される。
し、その上に、化学気相成長法(ＣＶＤ）を用いて、ポ
リサイド５５をデポジションする（図５Ｂ）。その後、
パターニングしてゲート電極５およびゲート酸化膜８を
形成する（図５Ｃ）。つぎに、図６Ａに示すように、ゲ
ート電極５をマスクとして、第二のイオン注入を行な
い、Ｎ形シリコンウエル２の表面にＰ型の不純物である
ボロンイオンを打込む。これにより、ともにＰ型のソー
ス４およびドレイン３が形成される。
【０００４】つぎに、Ｎ形シリコンウエル２の表面に、
減圧化学気相成長法（ＬＰＣＶＤ）を用いて、層間絶縁
膜２８を形成する（図６Ｂ）。その後、フォトレジスト
を塗布してパターンニングし、コンタクトホールを開口
し、コンタクトホールに、アルミでドレイン３、ソース
４、ゲート５の各々のコンタクトを配線して、ＭＯＳＦ
ＥＴ１が完成する（図６Ｃ）。
減圧化学気相成長法（ＬＰＣＶＤ）を用いて、層間絶縁
膜２８を形成する（図６Ｂ）。その後、フォトレジスト
を塗布してパターンニングし、コンタクトホールを開口
し、コンタクトホールに、アルミでドレイン３、ソース
４、ゲート５の各々のコンタクトを配線して、ＭＯＳＦ
ＥＴ１が完成する（図６Ｃ）。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ようなＭＯＳＦＥＴ１の製造方法には、次のような問題
があった。ソース４、ドレイン３、およびチャネル領域
１０の形成工程にて計２回のイオン注入工程が必要であ
り、工程が複雑であった。また、第二のイオン注入を行
なった際、イオンの突き抜けによりゲート酸化膜８が劣
化する。したがって、素子の信頼性を低下させるおそれ
があった。
ようなＭＯＳＦＥＴ１の製造方法には、次のような問題
があった。ソース４、ドレイン３、およびチャネル領域
１０の形成工程にて計２回のイオン注入工程が必要であ
り、工程が複雑であった。また、第二のイオン注入を行
なった際、イオンの突き抜けによりゲート酸化膜８が劣
化する。したがって、素子の信頼性を低下させるおそれ
があった。
【０００６】この発明は、上記のような問題点を解決
し、信頼性が高く、かつ工程の簡略化を図ることができ
る半導体装置およびその製造方法を提供することを目的
とする。
し、信頼性が高く、かつ工程の簡略化を図ることができ
る半導体装置およびその製造方法を提供することを目的
とする。
【０００７】
【課題を解決するための手段】請求項１にかかる半導体
装置の製造方法は、半導体基板内の第１導電型の領域を
第１の絶縁膜で覆う第１の工程、第１の第１の絶縁膜の
一部をエッチングにより取り除いた後、半導体基板表面
を結晶成長または非結晶成長させ、取り除かれた部分に
第１のマスク部を半導体基板から突出するように形成す
るとともに、第１の絶縁膜と第１のマスク部の境界近傍
付近に、半導体基板への不純物注入効率が周囲よりも高
くできる効率透過部を形成する第２の工程、半導体基板
上から不純物注入を行ない、前記第１導電型の領域内の
基板表面に、層厚の薄い第２導電型低濃度領域および前
記低濃度領域を挟み込む層厚の厚い第２導電型高濃度領
域を形成する第３の工程、前記第１のマスク部を取り除
く第４の工程、制御電極絶縁膜上に制御電極が設けられ
た積層を、前記層厚の薄い低濃度領域上に形成する第５
の工程、を備えたことを特徴とする。
装置の製造方法は、半導体基板内の第１導電型の領域を
第１の絶縁膜で覆う第１の工程、第１の第１の絶縁膜の
一部をエッチングにより取り除いた後、半導体基板表面
を結晶成長または非結晶成長させ、取り除かれた部分に
第１のマスク部を半導体基板から突出するように形成す
るとともに、第１の絶縁膜と第１のマスク部の境界近傍
付近に、半導体基板への不純物注入効率が周囲よりも高
くできる効率透過部を形成する第２の工程、半導体基板
上から不純物注入を行ない、前記第１導電型の領域内の
基板表面に、層厚の薄い第２導電型低濃度領域および前
記低濃度領域を挟み込む層厚の厚い第２導電型高濃度領
域を形成する第３の工程、前記第１のマスク部を取り除
く第４の工程、制御電極絶縁膜上に制御電極が設けられ
た積層を、前記層厚の薄い低濃度領域上に形成する第５
の工程、を備えたことを特徴とする。
【０００８】請求項２にかかる半導体装置の製造方法に
おいては、前記第２の工程における第１の絶縁膜の一部
を取り除くエッチングについては等方性エッチングを用
いるとともに、効率透過部の形成については、エッチン
グ工程により取り除かれた部分に、第１の絶縁膜とわず
かに重なるか又は重ならないように第１のマスク部を形
成することを特徴とする。
おいては、前記第２の工程における第１の絶縁膜の一部
を取り除くエッチングについては等方性エッチングを用
いるとともに、効率透過部の形成については、エッチン
グ工程により取り除かれた部分に、第１の絶縁膜とわず
かに重なるか又は重ならないように第１のマスク部を形
成することを特徴とする。
【０００９】
【作用】請求項１にかかる半導体装置の製造方法おいて
は、第３の工程で、一回の不純物注入を行なうことによ
り、層厚の薄い第２導電型低濃度領域および前記低濃度
領域を挟み込む層厚の厚い第２導電型高濃度領域を形成
することができる。また、その後、第５の工程で、制御
電極絶縁膜上に制御電極が設けられた積層を、前記層厚
の薄い低濃度領域上に形成する。したがって、注入した
不純物が制御電極絶縁膜を突き抜けることがない。
は、第３の工程で、一回の不純物注入を行なうことによ
り、層厚の薄い第２導電型低濃度領域および前記低濃度
領域を挟み込む層厚の厚い第２導電型高濃度領域を形成
することができる。また、その後、第５の工程で、制御
電極絶縁膜上に制御電極が設けられた積層を、前記層厚
の薄い低濃度領域上に形成する。したがって、注入した
不純物が制御電極絶縁膜を突き抜けることがない。
【００１０】請求項２にかかる半導体装置の製造方法に
おいては、前記第２の工程における第１の絶縁膜の一部
を取り除くエッチングについては等方性エッチングを用
いるとともに、効率透過部の形成については、エッチン
グ工程により取り除かれた部分に、第１の絶縁膜とわず
かに重なるか又は重ならないように第１のマスク部を形
成する。
おいては、前記第２の工程における第１の絶縁膜の一部
を取り除くエッチングについては等方性エッチングを用
いるとともに、効率透過部の形成については、エッチン
グ工程により取り除かれた部分に、第１の絶縁膜とわず
かに重なるか又は重ならないように第１のマスク部を形
成する。
【００１１】したがって、効率透過部を容易に形成する
ことができる。
ことができる。
【００１２】
【実施例】本発明の一実施例を図面に基づいて説明す
る。まず、図４Ａに示すように、ＬＯＣＯＳ法により素
子分離領域及び素子形成領域を形成した後、第１導電型
の領域であるシリコンウエル２（Ｎ形）の表面に、第１
の絶縁膜である第１シリコン酸化膜２６を形成する。本
実施例においては減圧化学気相成長(ＬＰＣＶＤ）を用
い、SiH4とN2Oで850℃で熱分解することにより形成し
た。その後、フォトレジスト６を塗布した後、パターン
ニングする（図４Ｂ）。フッ酸を用いて等方性エッチン
グを行い（図４Ｃ）、開口部２８を形成し（図４Ｄ）、
フォトレジスト６を取り除く。
る。まず、図４Ａに示すように、ＬＯＣＯＳ法により素
子分離領域及び素子形成領域を形成した後、第１導電型
の領域であるシリコンウエル２（Ｎ形）の表面に、第１
の絶縁膜である第１シリコン酸化膜２６を形成する。本
実施例においては減圧化学気相成長(ＬＰＣＶＤ）を用
い、SiH4とN2Oで850℃で熱分解することにより形成し
た。その後、フォトレジスト６を塗布した後、パターン
ニングする（図４Ｂ）。フッ酸を用いて等方性エッチン
グを行い（図４Ｃ）、開口部２８を形成し（図４Ｄ）、
フォトレジスト６を取り除く。
【００１３】つぎに、図１Ａに示すように、開口部２８
に第１のマスク部であるマスク２３をシリコンウエル２
から突出するよう形成する。本実施例においては、SiH4
とHCl用いた減圧化学気相成長法により、エピタキシャ
ル成長（結晶成長）させることにより、マスク２３を形
成した。
に第１のマスク部であるマスク２３をシリコンウエル２
から突出するよう形成する。本実施例においては、SiH4
とHCl用いた減圧化学気相成長法により、エピタキシャ
ル成長（結晶成長）させることにより、マスク２３を形
成した。
【００１４】なお、本実施例においては、上記エピタキ
シャル成長は、マスク２３が、第１シリコン酸化膜２６
に接触した段階で中止したが、マスク２３が、第１シリ
コン酸化膜２６とわずかに重なるか又は重ならないよう
成長させた段階で中止してもよい。
シャル成長は、マスク２３が、第１シリコン酸化膜２６
に接触した段階で中止したが、マスク２３が、第１シリ
コン酸化膜２６とわずかに重なるか又は重ならないよう
成長させた段階で中止してもよい。
【００１５】つぎに、図１Ｂに示すように、マスク２
３、および第１シリコン酸化膜２６の全面に、不純物で
あるボロンイオンを打込む。打込まれたボロンイオン
は、第１シリコン酸化膜２６の膜厚が厚い部分Ｔについ
ては、第１シリコン酸化膜２６にトラップされ、シリコ
ンウエル２内にほとんど注入されない。これに対し、効
率透過部である膜厚が薄い部分Ｓについては、第１シリ
コン酸化膜２６にトラップされないため、ボロンイオン
が多く注入される。また、マスク２３で覆われた部分に
ついては、マスク２３でトラップされながらシリコンウ
エル２内に注入される。しかし、膜厚が薄い部分Ｓに比
べると、マスク２３でトラップされる分だけ、注入され
る濃度は薄く、かつ基板表面からの深さも浅くなる。
３、および第１シリコン酸化膜２６の全面に、不純物で
あるボロンイオンを打込む。打込まれたボロンイオン
は、第１シリコン酸化膜２６の膜厚が厚い部分Ｔについ
ては、第１シリコン酸化膜２６にトラップされ、シリコ
ンウエル２内にほとんど注入されない。これに対し、効
率透過部である膜厚が薄い部分Ｓについては、第１シリ
コン酸化膜２６にトラップされないため、ボロンイオン
が多く注入される。また、マスク２３で覆われた部分に
ついては、マスク２３でトラップされながらシリコンウ
エル２内に注入される。しかし、膜厚が薄い部分Ｓに比
べると、マスク２３でトラップされる分だけ、注入され
る濃度は薄く、かつ基板表面からの深さも浅くなる。
【００１６】このように、一度のイオン注入により、層
厚の薄い第２導電型低濃度領域であるチャネル領域１０
およびチャネル領域１０を挟み込むように形成されてい
る層厚の厚い第２導電型高濃度領域であるドレイン３、
およびソース４を形成することができる。
厚の薄い第２導電型低濃度領域であるチャネル領域１０
およびチャネル領域１０を挟み込むように形成されてい
る層厚の厚い第２導電型高濃度領域であるドレイン３、
およびソース４を形成することができる。
【００１７】また、本実施例においては、第１シリコン
酸化膜２６の膜厚が薄い部分Ｓは、マスク２３との境界
近傍付近では膜厚が薄く、遠ざかると膜厚が厚くなるよ
う形成されている。したがってボロンイオンを打込むこ
とにより、層厚の薄い第２導電型低濃度領域であるチャ
ネル領域１０およびチャネル領域１０を挟み込むように
形成されている層厚の厚い第２導電型高濃度領域である
ドレイン３、およびソース４が自動的に形成される。
酸化膜２６の膜厚が薄い部分Ｓは、マスク２３との境界
近傍付近では膜厚が薄く、遠ざかると膜厚が厚くなるよ
う形成されている。したがってボロンイオンを打込むこ
とにより、層厚の薄い第２導電型低濃度領域であるチャ
ネル領域１０およびチャネル領域１０を挟み込むように
形成されている層厚の厚い第２導電型高濃度領域である
ドレイン３、およびソース４が自動的に形成される。
【００１８】その後、打込んだボロンをアニールにより
活性化させた後、図１Ｃに示すように、マスク２３をケ
ミカルドライエッチング（ＣＤＥ）法で除去する。
活性化させた後、図１Ｃに示すように、マスク２３をケ
ミカルドライエッチング（ＣＤＥ）法で除去する。
【００１９】つぎに、図１Ｄに示すように、シリコンウ
エル２全面にシリコン酸化膜およびポリシリコン層を形
成した後、フォトレジストを用いてエッチングし、ゲー
ト酸化膜８およびゲート電極５を形成する。このように
して、制御電極絶縁膜であるゲート酸化膜８上に制御電
極であるゲート電極５が設けられた積層が、層厚の薄い
第２導電型低濃度領域であるチャネル領域１０上に形成
される。
エル２全面にシリコン酸化膜およびポリシリコン層を形
成した後、フォトレジストを用いてエッチングし、ゲー
ト酸化膜８およびゲート電極５を形成する。このように
して、制御電極絶縁膜であるゲート酸化膜８上に制御電
極であるゲート電極５が設けられた積層が、層厚の薄い
第２導電型低濃度領域であるチャネル領域１０上に形成
される。
【００２０】このように、チャネル領域１０、ドレイン
３、およびソース４を形成した後、ゲート酸化膜８およ
びゲート電極５を形成することにより、ゲート酸化膜８
の劣化を防止できる。
３、およびソース４を形成した後、ゲート酸化膜８およ
びゲート電極５を形成することにより、ゲート酸化膜８
の劣化を防止できる。
【００２１】つぎに、図２に示すように、減圧化学気相
成長法を用い、第２シリコン酸化膜２７を形成する。本
実施例においては、ＴＥＯＳ（テトラエトオキシシラ
ン）を用いたＣＶＤ法で形成した。その後、ソース４、
ドレイン３およびゲート電極５用のコンタクトホールを
形成した後、コンタクト２０ａ,２０ｂ,２０ｃを形成し
て、ＭＯＳＦＥＴ２１が完成する。
成長法を用い、第２シリコン酸化膜２７を形成する。本
実施例においては、ＴＥＯＳ（テトラエトオキシシラ
ン）を用いたＣＶＤ法で形成した。その後、ソース４、
ドレイン３およびゲート電極５用のコンタクトホールを
形成した後、コンタクト２０ａ,２０ｂ,２０ｃを形成し
て、ＭＯＳＦＥＴ２１が完成する。
【００２２】なお、本実施例においては、エピタキシャ
ル成長させることによりマスク２３を形成したが、マス
ク２３を多結晶シリコンで形成してもよい。さらに、マ
スク２３を単結晶または、多結晶シリコンで形成するの
ではなく、非結晶性のアモルファスシリコンでマスク２
３を形成してもよい。
ル成長させることによりマスク２３を形成したが、マス
ク２３を多結晶シリコンで形成してもよい。さらに、マ
スク２３を単結晶または、多結晶シリコンで形成するの
ではなく、非結晶性のアモルファスシリコンでマスク２
３を形成してもよい。
【００２３】また、本実施例においては、効率透過部の
形成は、第１シリコン酸化膜２６を等方性エッチングす
ることにより行った。しかし、第１シリコン酸化膜２６
とマスク２３の境界近傍付近に、半導体基板へのイオン
注入効率が周囲よりも高くなるよう形成できればどのよ
うなものであってもよい。たとえば、図３Ａに示すよう
に、第１シリコン酸化膜２６とマスク２３が、わずかに
重ならないようにして効率透過部を形成してもよい。ま
た、図３Ｂに示すようにマスク２３の端部が薄くなるよ
う形成してもよく、図３Ｃに示すように第１シリコン酸
化膜２６の１部が薄くなるよう形成してもよい。
形成は、第１シリコン酸化膜２６を等方性エッチングす
ることにより行った。しかし、第１シリコン酸化膜２６
とマスク２３の境界近傍付近に、半導体基板へのイオン
注入効率が周囲よりも高くなるよう形成できればどのよ
うなものであってもよい。たとえば、図３Ａに示すよう
に、第１シリコン酸化膜２６とマスク２３が、わずかに
重ならないようにして効率透過部を形成してもよい。ま
た、図３Ｂに示すようにマスク２３の端部が薄くなるよ
う形成してもよく、図３Ｃに示すように第１シリコン酸
化膜２６の１部が薄くなるよう形成してもよい。
【００２４】なお、本実施例においては、ＭＯＳＦＥＴ
２１は、デプレッション型ＦＥＴとして説明したが、Ｍ
ＯＳＦＥＴ２１がエンハンスメント型ＦＥＴであっても
よい。この場合、製造方法としては、マスク２３の厚み
を厚くして、チャネル領域１０のイオン濃度を調整する
ようにすればよい。
２１は、デプレッション型ＦＥＴとして説明したが、Ｍ
ＯＳＦＥＴ２１がエンハンスメント型ＦＥＴであっても
よい。この場合、製造方法としては、マスク２３の厚み
を厚くして、チャネル領域１０のイオン濃度を調整する
ようにすればよい。
【００２５】
【発明の効果】請求項１にかかる半導体装置の製造方法
おいては、第３の工程で、一回の不純物注入を行なうこ
とにより、層厚の薄い第２導電型低濃度領域および前記
低濃度領域を挟み込む層厚の厚い第２導電型高濃度領域
を形成することができる。これにより、マスクの回数を
減らすことができ、工程が簡略化できる。また、その
後、第５の工程で、制御電極絶縁膜上に制御電極が設け
られた積層を、前記層厚の薄い低濃度領域上に形成す
る。したがって、注入した不純物が制御電極絶縁膜を突
き抜けることがない。これにより、制御電極下部の制御
電極絶縁膜の劣化を防止できる。
おいては、第３の工程で、一回の不純物注入を行なうこ
とにより、層厚の薄い第２導電型低濃度領域および前記
低濃度領域を挟み込む層厚の厚い第２導電型高濃度領域
を形成することができる。これにより、マスクの回数を
減らすことができ、工程が簡略化できる。また、その
後、第５の工程で、制御電極絶縁膜上に制御電極が設け
られた積層を、前記層厚の薄い低濃度領域上に形成す
る。したがって、注入した不純物が制御電極絶縁膜を突
き抜けることがない。これにより、制御電極下部の制御
電極絶縁膜の劣化を防止できる。
【００２６】すなわち、信頼性が高くかつ工程の簡略化
を図ることができる半導体装置の製造方法を提供するこ
とができる。
を図ることができる半導体装置の製造方法を提供するこ
とができる。
【００２７】請求項２にかかる半導体装置の製造方法に
おいては、前記第２の工程における第１の絶縁膜の一部
を取り除くエッチングについては等方性エッチングを用
いるとともに、効率透過部の形成については、エッチン
グ工程により取り除かれた部分に、第１の絶縁膜とわず
かに重なるか又は重ならないように第１のマスク部を形
成する。
おいては、前記第２の工程における第１の絶縁膜の一部
を取り除くエッチングについては等方性エッチングを用
いるとともに、効率透過部の形成については、エッチン
グ工程により取り除かれた部分に、第１の絶縁膜とわず
かに重なるか又は重ならないように第１のマスク部を形
成する。
【００２８】したがって、効率透過部を容易に形成する
ことができ、さらに工程を簡略化することができる。
ことができ、さらに工程を簡略化することができる。
【図１】ＭＯＳＦＥＴ２１の製造工程を示す図である。
【図２】ＭＯＳＦＥＴ２１を示す図である。
【図３】ＭＯＳＦＥＴ２１の効率透過部の形状の一例を
示す図である。
示す図である。
【図４】ＭＯＳＦＥＴ２１の製造工程において、等方性
エッチングによって開口部２８が形成される工程を示す
図である。
エッチングによって開口部２８が形成される工程を示す
図である。
【図５】従来のＭＯＳＦＥＴ１の製造工程を示す図であ
る。
る。
【図６】従来のＭＯＳＦＥＴ１の製造工程を示す図であ
る。
る。
２・・・シリコンウエル ３・・・ドレイン ４・・・ソース ５・・・ゲート電極 ８・・・ゲート酸化膜 ２３・・・マスク ２６・・・第１シリコン酸化膜
Claims (2)
- 【請求項１】半導体基板内の第１導電型の領域を第１の
絶縁膜で覆う第１の工程、 第１の絶縁膜の一部をエッチングにより取り除いた後、
半導体基板表面を結晶成長または非結晶成長させ、取り
除かれた部分に第１のマスク部を半導体基板から突出す
るように形成するとともに、第１の絶縁膜と第１のマス
ク部の境界近傍付近に、半導体基板への不純物注入効率
が周囲よりも高くできる効率透過部を形成する第２の工
程、 半導体基板上から不純物注入を行ない、前記第１導電型
の領域内の基板表面に、層厚の薄い第２導電型低濃度領
域および前記低濃度領域を挟み込む層厚の厚い第２導電
型高濃度領域を形成する第３の工程、 前記第１のマスク部を取り除く第４の工程、 制御電極絶縁膜上に制御電極が設けられた積層を、前記
層厚の薄い低濃度領域上に形成する第５の工程、を備え
たことを特徴とする半導体装置の製造方法。 - 【請求項２】請求項１の半導体装置の製造方法におい
て、 前記第２の工程における第１の絶縁膜の一部を取り除く
エッチングについては等方性エッチングを用いるととも
に、効率透過部の形成については、エッチング工程によ
り取り除かれた部分に、第１の絶縁膜とわずかに重なる
か又は重ならないように第１のマスク部を形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29970492A JP3144509B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29970492A JP3144509B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151455A JPH06151455A (ja) | 1994-05-31 |
| JP3144509B2 true JP3144509B2 (ja) | 2001-03-12 |
Family
ID=17875965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29970492A Expired - Fee Related JP3144509B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144509B2 (ja) |
-
1992
- 1992-11-10 JP JP29970492A patent/JP3144509B2/ja not_active Expired - Fee Related
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|---|---|
| JPH06151455A (ja) | 1994-05-31 |
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