JP4521315B2 - 信号伝送回路 - Google Patents
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所定の信号入力端と所定の信号出力端とを結ぶ第1の配線経路と、
その第1の配線経路を伝送する信号のデューティを調整する第1のデューティ調整回路と、
上記信号出力端の信号を反転させる第1のインバータと、
上記信号入力端の信号を反転させる第2のインバータと、
上記第2のインバータからの出力信号を伝送する、上記第1の配線経路の特性と同一の特性を有する第2の配線経路と、
上記第2の配線経路を伝送する信号のデューティを調整する第2のデューティ調整回路と、
上記第1のインバータの出力信号と前記第2の配線経路を伝送してきた信号との双方が入力されこれら双方の信号の位相を比較する位相比較器と、
上記位相比較器による位相比較結果に応じて、上記双方の信号の位相が揃うように上記第1および第2のデューティ調整回路を制御する制御回路とを備えたことを特徴とする。
ttotal_rise=tadj_rise+troot_rise+tinv_rise
ttotal_fall=tinv_rise+tadj_fall+troot_fall
と表わされる。
2 入力端子
3 出力端子
11 第1の配線経路
12 第1のデューティ調整回路
12_11,12_12,12_13,…,12_1n,12_41,12_42,12_43,…,12_4n スイッチ
12_21,12_22,12_23,…,12_2n PMOSトランジスタ
12_31,12_32,12_33,…,12_3n NMOSトランジスタ
13,21 インバータ
22 第2の配線経路
23 第2のデューティ調整回路
30 位相比較器
40 制御回路
Claims (3)
- 所定の信号入力端と所定の信号出力端とを結ぶ第1の配線経路と、
該第1の配線経路を伝送する信号のデューティを調整する第1のデューティ調整回路と、
前記信号出力端の信号を反転させる第1のインバータと、
前記信号入力端の信号を反転させる第2のインバータと、
前記第2のインバータからの出力信号を伝送する、前記第1の配線経路の特性と同一の特性を有する第2の配線経路と、
前記第2の配線経路を伝送する信号のデューティを調整する第2のデューティ調整回路と、
前記第1のインバータの出力信号と前記第2の配線経路を伝送してきた信号との双方が入力されこれら双方の信号の位相を比較する位相比較器と、
前記位相比較器による位相比較結果に応じて、前記双方の信号の位相が揃うように前記第1および第2のデューティ調整回路を制御する制御回路とを備えたことを特徴とする信号伝送回路。 - 前記第1および第2のデューティ調整回路が、互いに同一特性を有するものであることを特徴とする請求項1記載の信号伝送回路。
- 前記制御回路が、前記第1および第2のデューティ調整回路双方を同一の状態に制御するものであることを特徴とする請求項2記載の信号伝送回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005153869A JP4521315B2 (ja) | 2005-05-26 | 2005-05-26 | 信号伝送回路 |
Applications Claiming Priority (1)
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JP2005153869A JP4521315B2 (ja) | 2005-05-26 | 2005-05-26 | 信号伝送回路 |
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Publication Number | Publication Date |
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JP2006333073A JP2006333073A (ja) | 2006-12-07 |
JP4521315B2 true JP4521315B2 (ja) | 2010-08-11 |
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Application Number | Title | Priority Date | Filing Date |
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JP (1) | JP4521315B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5600049B2 (ja) * | 2010-11-11 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH046912A (ja) * | 1990-04-24 | 1992-01-10 | Nec Ic Microcomput Syst Ltd | 遅延回路 |
JP2000134071A (ja) * | 1998-10-27 | 2000-05-12 | Nec Corp | 可変遅延回路 |
JP2001217694A (ja) * | 2000-02-04 | 2001-08-10 | Nec Corp | 遅延調整回路及びこれを用いたクロック生成回路 |
JP2005294947A (ja) * | 2004-03-31 | 2005-10-20 | Nec Corp | 出力バッファ回路および半導体集積回路 |
-
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---|---|---|---|---|
JPH046912A (ja) * | 1990-04-24 | 1992-01-10 | Nec Ic Microcomput Syst Ltd | 遅延回路 |
JP2000134071A (ja) * | 1998-10-27 | 2000-05-12 | Nec Corp | 可変遅延回路 |
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JP2005294947A (ja) * | 2004-03-31 | 2005-10-20 | Nec Corp | 出力バッファ回路および半導体集積回路 |
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---|---|
JP2006333073A (ja) | 2006-12-07 |
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A621 | Written request for application examination |
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