JP3136692B2 - 絶縁ゲート型半導体装置の製造方法 - Google Patents
絶縁ゲート型半導体装置の製造方法Info
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- JP3136692B2 JP3136692B2 JP03251983A JP25198391A JP3136692B2 JP 3136692 B2 JP3136692 B2 JP 3136692B2 JP 03251983 A JP03251983 A JP 03251983A JP 25198391 A JP25198391 A JP 25198391A JP 3136692 B2 JP3136692 B2 JP 3136692B2
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- semiconductor device
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Description
【０００１】
【産業上の利用分野】本発明は、超浅接合を有する絶縁
ゲート型半導体装置いわゆるＭＩＳ（MetalInsulator S
emiconductor)型半導体装置の製造に適用して好適な絶
縁ゲート型半導体装置の製造方法に関わる。
ゲート型半導体装置いわゆるＭＩＳ（MetalInsulator S
emiconductor)型半導体装置の製造に適用して好適な絶
縁ゲート型半導体装置の製造方法に関わる。
【０００２】
【従来の技術】近年メモリの大容量化のために、ＭＩＳ
ＦＥＴ（電界効果トランジスタ）等の絶縁ゲート型半導
体装置に於いて、微細化が求められている。図３に、こ
のＭＩＳ型半導体装置の一例の一部を断面とした略線的
拡大斜視図を示す。
ＦＥＴ（電界効果トランジスタ）等の絶縁ゲート型半導
体装置に於いて、微細化が求められている。図３に、こ
のＭＩＳ型半導体装置の一例の一部を断面とした略線的
拡大斜視図を示す。
【０００３】図３において１はＳｉ等より成る半導体基
体で、この上に熱酸化等によって、厚いＳｉＯ2 等より
成る素子分離絶縁層１２が形成されて成る。そして分離
絶縁層１２に囲まれた基体１の表面上に、薄いゲート酸
化膜（図示せず）等を介して例えばポリＳｉ（多結晶シ
リコン）とＷＳｉX （タングステンシリサイド）等の積
層構造より成るいわゆるポリサイド構造のゲート電極１
０が形成されて成り、このゲート電極１０の両側にイオ
ン注入等によって、拡散層１３が形成されてソース／ド
レイン領域とされ、その上にソース電極１４及びドレイ
ン電極１５とが被着されて成る。
体で、この上に熱酸化等によって、厚いＳｉＯ2 等より
成る素子分離絶縁層１２が形成されて成る。そして分離
絶縁層１２に囲まれた基体１の表面上に、薄いゲート酸
化膜（図示せず）等を介して例えばポリＳｉ（多結晶シ
リコン）とＷＳｉX （タングステンシリサイド）等の積
層構造より成るいわゆるポリサイド構造のゲート電極１
０が形成されて成り、このゲート電極１０の両側にイオ
ン注入等によって、拡散層１３が形成されてソース／ド
レイン領域とされ、その上にソース電極１４及びドレイ
ン電極１５とが被着されて成る。
【０００４】この場合、半導体素子の微細化が進むにつ
れて、そのチャンネル長方向のゲート長Ｌを小さくする
必要があるが、これに伴って拡散層１３を形成する際の
横方向の拡散長の低減化が必要となる。つまり拡散層１
３が深いとその横方向の拡散も大となるため、ゲート長
を小とするためには、より浅い接合領域の形成が必要と
なる。
れて、そのチャンネル長方向のゲート長Ｌを小さくする
必要があるが、これに伴って拡散層１３を形成する際の
横方向の拡散長の低減化が必要となる。つまり拡散層１
３が深いとその横方向の拡散も大となるため、ゲート長
を小とするためには、より浅い接合領域の形成が必要と
なる。
【０００５】図４は、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）の容量の増加に伴うゲート長及
び接合深さの変遷を示すもので、図４において線ａで示
すゲート長、線ｂで示す接合深さの関係からわかるよう
に、ゲート長の低減化に伴って、接合深さも小となり、
例えば１６Ｍビット以上の容量を得るためには、０．１
μｍ程度以下の超浅接合が必要となる。
ス・メモリ（ＤＲＡＭ）の容量の増加に伴うゲート長及
び接合深さの変遷を示すもので、図４において線ａで示
すゲート長、線ｂで示す接合深さの関係からわかるよう
に、ゲート長の低減化に伴って、接合深さも小となり、
例えば１６Ｍビット以上の容量を得るためには、０．１
μｍ程度以下の超浅接合が必要となる。
【０００６】このような浅い接合を得るために、できる
限り熱拡散を抑制しながら、イオン注入後のソース／ド
レイン領域、ゲート電極の活性化を行う方法として、例
えばＲＴＡ（Rapid Thermal Annealing ）が盛んに検討
されている。しかしながら、上述したような０．１μｍ
程度以下の超浅接合をランプアニールによるＲＴＡによ
って安定に形成することは難しい。
限り熱拡散を抑制しながら、イオン注入後のソース／ド
レイン領域、ゲート電極の活性化を行う方法として、例
えばＲＴＡ（Rapid Thermal Annealing ）が盛んに検討
されている。しかしながら、上述したような０．１μｍ
程度以下の超浅接合をランプアニールによるＲＴＡによ
って安定に形成することは難しい。
【０００７】このため、更に熱拡散の抑制をはかって、
０．１μｍ以下程度の超浅接合を実現する方法として、
ＥＬＡ(Excimer Laser Anneal)による活性化が提案され
ている（例えば本発明者等による、１９９０年第５１回
秋季日本応用物理学会予稿集、２８ａ−Ｅ−９、ｐ６３
５）。
０．１μｍ以下程度の超浅接合を実現する方法として、
ＥＬＡ(Excimer Laser Anneal)による活性化が提案され
ている（例えば本発明者等による、１９９０年第５１回
秋季日本応用物理学会予稿集、２８ａ−Ｅ−９、ｐ６３
５）。
【０００８】一方、信号伝達の高速化のため、ポリＳｉ
に比してシート抵抗が低いポリサイドゲート構造が提案
されている。このポリサイドゲート構造は、ポリＳｉ上
にＷＳｉx 等の高融点金属シリサイドを積層する構成を
採る。このポリサイドゲート構造は、上述したようにポ
リＳｉゲートに比して抵抗が小さく、更に高融点金属シ
リサイドゲートよりも密着性が良いという利点を有す
る。
に比してシート抵抗が低いポリサイドゲート構造が提案
されている。このポリサイドゲート構造は、ポリＳｉ上
にＷＳｉx 等の高融点金属シリサイドを積層する構成を
採る。このポリサイドゲート構造は、上述したようにポ
リＳｉゲートに比して抵抗が小さく、更に高融点金属シ
リサイドゲートよりも密着性が良いという利点を有す
る。
【０００９】しかしながら、このようなポリサイドゲー
トに対し上述のＥＬＡ（エキシマレーザアニール）を行
ったところ、２５０ｍＪ／ｃｍ2 程度の比較的低いエネ
ルギー密度で、高融点金属シリサイドの例えばＷＳｉX
の剥がれが生じる場合があった。これは、局所的な高温
急熱急冷のために、ＥＬＡ後に著しい機械的ストレスが
生じることによるものと思われる。
トに対し上述のＥＬＡ（エキシマレーザアニール）を行
ったところ、２５０ｍＪ／ｃｍ2 程度の比較的低いエネ
ルギー密度で、高融点金属シリサイドの例えばＷＳｉX
の剥がれが生じる場合があった。これは、局所的な高温
急熱急冷のために、ＥＬＡ後に著しい機械的ストレスが
生じることによるものと思われる。
【００１０】ところがソース／ドレイン領域を形成する
ために必要なエネルギー密度は、図５にエネルギー密度
に対する再結晶化度及びシート抵抗の変化を示すよう
に、高い再結晶化度及び低いシート抵抗を得るに要する
エネルギー密度は８００ｍＪ／ｃｍ2 程度であって、上
述の２５０ｍＪ／ｃｍ2よりはるかに高いエネルギー密
度となる。
ために必要なエネルギー密度は、図５にエネルギー密度
に対する再結晶化度及びシート抵抗の変化を示すよう
に、高い再結晶化度及び低いシート抵抗を得るに要する
エネルギー密度は８００ｍＪ／ｃｍ2 程度であって、上
述の２５０ｍＪ／ｃｍ2よりはるかに高いエネルギー密
度となる。
【００１１】従って、このようなシリサイドの剥がれを
回避して、高エネルギー密度のＥＬＡを可能とすること
が望まれていた。
回避して、高エネルギー密度のＥＬＡを可能とすること
が望まれていた。
【００１２】
【発明が解決しようとする課題】本発明は、上述したよ
うなポリサイドゲート構造における高融点金属シリサイ
ドの剥がれを回避して高エネルギー密度のＥＬＡを可能
にし、０．１μｍ程度以下の深さの浅い接合、いわゆる
超浅接合の実現により、微細構造の絶縁ゲート型半導体
装置を得られるようにして、例えばメモリ装置等の集積
回路におけるメモリ容量の増大化をはかることを目的と
する。
うなポリサイドゲート構造における高融点金属シリサイ
ドの剥がれを回避して高エネルギー密度のＥＬＡを可能
にし、０．１μｍ程度以下の深さの浅い接合、いわゆる
超浅接合の実現により、微細構造の絶縁ゲート型半導体
装置を得られるようにして、例えばメモリ装置等の集積
回路におけるメモリ容量の増大化をはかることを目的と
する。
【００１３】
【課題を解決するための手段】図１は、本発明製造方法
による絶縁ゲート型半導体装置の一例の略線的拡大断面
図を示す。本発明においては、半導体基体１上に、ゲー
ト絶縁層２を形成する工程と、このゲート絶縁層２上に
ゲート電極１０を形成する工程と、半導体基体１に対し
てゲート電極１０をマスクとして不純物のイオン注入を
行うイオン注入工程と、このイオン注入工程時もしくは
イオン注入工程後に、エキシマレーザ光照射を行うエキ
シマレーザアニール（ＥＬＡ）工程とを経る。そして、
特にそのゲート電極１０を形成する工程が、下層Ｓｉ層
３と、高融点金属シリサイド層４と、厚さ２００Å〜１
５００Åの熱吸収膜として機能する上層Ｓｉ層５とを順
次形成する工程とされるものであり、このゲート電極１
０の構成によってＥＬＡ直後の急冷を緩和することがで
きるようにするものである。
による絶縁ゲート型半導体装置の一例の略線的拡大断面
図を示す。本発明においては、半導体基体１上に、ゲー
ト絶縁層２を形成する工程と、このゲート絶縁層２上に
ゲート電極１０を形成する工程と、半導体基体１に対し
てゲート電極１０をマスクとして不純物のイオン注入を
行うイオン注入工程と、このイオン注入工程時もしくは
イオン注入工程後に、エキシマレーザ光照射を行うエキ
シマレーザアニール（ＥＬＡ）工程とを経る。そして、
特にそのゲート電極１０を形成する工程が、下層Ｓｉ層
３と、高融点金属シリサイド層４と、厚さ２００Å〜１
５００Åの熱吸収膜として機能する上層Ｓｉ層５とを順
次形成する工程とされるものであり、このゲート電極１
０の構成によってＥＬＡ直後の急冷を緩和することがで
きるようにするものである。
【００１４】これは、高融点金属シリサイド４に対して
上層のＳｉ層５が熱吸収層として働き、これによりシリ
サイド４の急激な加熱冷却を抑制できて、ＥＬＡ後のシ
リサイド４の機械的なストレスを低減化できることに因
るものと思われる。
上層のＳｉ層５が熱吸収層として働き、これによりシリ
サイド４の急激な加熱冷却を抑制できて、ＥＬＡ後のシ
リサイド４の機械的なストレスを低減化できることに因
るものと思われる。
【００１５】これにより、超浅接合を形成し得るＥＬＡ
による活性化技術を、ポリサイドゲート構造に適用する
ことができることとなり、低抵抗で密着性のよいポリサ
イドゲート構造のＭＩＳ型半導体装置において、超浅接
合の形成、ゲート長の微細化を可能にし、半導体メモリ
装置等の集積回路において、メモリ容量の増大化をはか
ることができる。
による活性化技術を、ポリサイドゲート構造に適用する
ことができることとなり、低抵抗で密着性のよいポリサ
イドゲート構造のＭＩＳ型半導体装置において、超浅接
合の形成、ゲート長の微細化を可能にし、半導体メモリ
装置等の集積回路において、メモリ容量の増大化をはか
ることができる。
【００１６】
【実施例】以下図１及び図２の略線的拡大断面図を参照
して、本発明絶縁ゲート型半導体装置の各例を、その製
法と共に詳細に説明する。各例共に、ポリサイドゲート
構造ＭＩＳＦＥＴの例で、拡散層即ちソース／ドレイン
領域の不純物注入後、ＥＬＡにより活性化を行って浅い
接合を形成し、超短ゲート長構造を得る場合を示す。
して、本発明絶縁ゲート型半導体装置の各例を、その製
法と共に詳細に説明する。各例共に、ポリサイドゲート
構造ＭＩＳＦＥＴの例で、拡散層即ちソース／ドレイン
領域の不純物注入後、ＥＬＡにより活性化を行って浅い
接合を形成し、超短ゲート長構造を得る場合を示す。
【００１７】図１において１は例えばＳｉ等より成る半
導体基体で、これの上に例えば熱酸化等によって厚さ８
０Å程度のＳｉＯ2 等より成るゲート絶縁層２を形成す
る。そしてこの上に、ＣＶＤ（化学的気相成長法）等に
より例えばＰ（燐）をドープしたポリＳｉ層３いわゆる
ＤＯＰＯＳを被着した後、更にＷＳｉX 等の高融点金属
シリサイド４をＣＶＤ等により形成し、この上にＳｉ層
５を例えばＬＰ−ＣＶＤ（低圧ＣＶＤ）等により厚さ例
えば５００Åとして被着する。
導体基体で、これの上に例えば熱酸化等によって厚さ８
０Å程度のＳｉＯ2 等より成るゲート絶縁層２を形成す
る。そしてこの上に、ＣＶＤ（化学的気相成長法）等に
より例えばＰ（燐）をドープしたポリＳｉ層３いわゆる
ＤＯＰＯＳを被着した後、更にＷＳｉX 等の高融点金属
シリサイド４をＣＶＤ等により形成し、この上にＳｉ層
５を例えばＬＰ−ＣＶＤ（低圧ＣＶＤ）等により厚さ例
えば５００Åとして被着する。
【００１８】このＳｉ層５は例えば上述の下層のＳｉ層
３と同様にＤＯＰＯＳとしても良く、また後述する拡散
層即ちソース／ドレイン領域形成の際のイオン注入と同
時に、或いは後述するＥＬＡによって低抵抗化してもよ
い。
３と同様にＤＯＰＯＳとしても良く、また後述する拡散
層即ちソース／ドレイン領域形成の際のイオン注入と同
時に、或いは後述するＥＬＡによって低抵抗化してもよ
い。
【００１９】そしてこれらゲート絶縁層２、Ｓｉ層３、
高融点金属シリサイド４及びＳｉ層５とに対してフォト
リソグラフィ等の適用によってＲＩＥ（反応性イオンエ
ッチング）等の異方性エッチングを行って、所要のゲー
ト電極パターンにパターニングし、ポリＳｉ層３、シリ
サイド４及びポリＳｉ層５により構成され、いわば上下
両面をポリサイド構成としたゲート電極１０を形成す
る。
高融点金属シリサイド４及びＳｉ層５とに対してフォト
リソグラフィ等の適用によってＲＩＥ（反応性イオンエ
ッチング）等の異方性エッチングを行って、所要のゲー
ト電極パターンにパターニングし、ポリＳｉ層３、シリ
サイド４及びポリＳｉ層５により構成され、いわば上下
両面をポリサイド構成としたゲート電極１０を形成す
る。
【００２０】次にこのゲート電極１０をマスクとして、
半導体基体１中にＡｓ+ 等のイオン注入を行い、ソース
／ドレイン領域８Ａ及び８Ｂを形成した後、８００ｍＪ
／ｃｍ2 、１パルスのＥＬＡを行って深さ０．０６μｍ
程度の浅い拡散層を形成した。そしてこの後図示しない
が、ソース／ドレイン電極、配線層等を形成して本発明
絶縁ゲート型半導体装置を得ることができる。
半導体基体１中にＡｓ+ 等のイオン注入を行い、ソース
／ドレイン領域８Ａ及び８Ｂを形成した後、８００ｍＪ
／ｃｍ2 、１パルスのＥＬＡを行って深さ０．０６μｍ
程度の浅い拡散層を形成した。そしてこの後図示しない
が、ソース／ドレイン電極、配線層等を形成して本発明
絶縁ゲート型半導体装置を得ることができる。
【００２１】このとき、シリサイド４上のＳｉ層、この
場合ポリＳｉ層５の熱吸収によって、シリサイド４の剥
がれを生じることなく、ＥＬＡを行うことができた。
場合ポリＳｉ層５の熱吸収によって、シリサイド４の剥
がれを生じることなく、ＥＬＡを行うことができた。
【００２２】次に、図２の略線的拡大断面図を参照して
本発明絶縁ゲート型半導体装置の他の例を説明する。図
２において、図１に対応する部分には同一符号を付して
重複説明を省略する。
本発明絶縁ゲート型半導体装置の他の例を説明する。図
２において、図１に対応する部分には同一符号を付して
重複説明を省略する。
【００２３】この場合、ゲート電極１０の両側にＳｉＯ
2 等より成るサイドウォール７を設けて、ＬＤＤ(Light
ly Doped Drain) 構造を採る場合を示す。
2 等より成るサイドウォール７を設けて、ＬＤＤ(Light
ly Doped Drain) 構造を採る場合を示す。
【００２４】この場合、上述の図１において説明した例
と同様の製法をもってゲート電極１０をパターニングし
た後、これをマスクとして先ず低濃度のＡｓ+ 等のイオ
ン注入を行って、低濃度ソース／ドレイン領域６Ａ及び
６Ｂを形成する。
と同様の製法をもってゲート電極１０をパターニングし
た後、これをマスクとして先ず低濃度のＡｓ+ 等のイオ
ン注入を行って、低濃度ソース／ドレイン領域６Ａ及び
６Ｂを形成する。
【００２５】そしてこの後例えばＳｉＯ2 層を全面的に
ＣＶＤ等により被着し、ＲＩＥ等によってゲート電極１
０の上面及び基体１の表面が露出するまでその厚さ方向
に異方性エッチングを行って、ゲート電極１０の両側の
実質的な厚さが大なるＳｉＯ2 を残してサイドウォール
７を形成する。そしてこのサイドウォール７及びゲート
電極１０をマスクとして、Ａｓ+ 等のイオン注入を行っ
て、ソース／ドレイン領域８Ａ及び８Ｂを形成した後、
上述の図１において説明した例と同様に、例えば８００
ｍＪ／ｃｍ2 のエネルギー密度の１パルスのＥＬＡを行
って、シリサイド４の剥がれを生じることなく、０．０
６μｍ程度の深さの拡散領域の活性化を行って、超浅接
合を有する絶縁ゲート型半導体装置を得ることができ
た。
ＣＶＤ等により被着し、ＲＩＥ等によってゲート電極１
０の上面及び基体１の表面が露出するまでその厚さ方向
に異方性エッチングを行って、ゲート電極１０の両側の
実質的な厚さが大なるＳｉＯ2 を残してサイドウォール
７を形成する。そしてこのサイドウォール７及びゲート
電極１０をマスクとして、Ａｓ+ 等のイオン注入を行っ
て、ソース／ドレイン領域８Ａ及び８Ｂを形成した後、
上述の図１において説明した例と同様に、例えば８００
ｍＪ／ｃｍ2 のエネルギー密度の１パルスのＥＬＡを行
って、シリサイド４の剥がれを生じることなく、０．０
６μｍ程度の深さの拡散領域の活性化を行って、超浅接
合を有する絶縁ゲート型半導体装置を得ることができ
た。
【００２６】尚、上述の各例ともに、上層のポリＳｉ層
５の厚さを５００Åとしたが、この厚さは２００Å以上
１５００Å以下とする。
５の厚さを５００Åとしたが、この厚さは２００Å以上
１５００Å以下とする。
【００２７】これは、厚さが２００Å未満の例えば１０
０Å程度の場合は、熱吸収が不充分となって、シリサイ
ド４への影響が大となって剥がれを生じる恐れがあるこ
と、また１５００Åを越える厚さとする場合には、その
上面の平坦性が悪くなってこの上の配線層等に段切れを
生じさせる恐れがあることによる。
０Å程度の場合は、熱吸収が不充分となって、シリサイ
ド４への影響が大となって剥がれを生じる恐れがあるこ
と、また１５００Åを越える厚さとする場合には、その
上面の平坦性が悪くなってこの上の配線層等に段切れを
生じさせる恐れがあることによる。
【００２８】また、上層のポリＳｉ層５はＷＳｉX より
成るシリサイド４を保護する熱吸収膜としての機能を有
することから、上述したようにシリサイド４の剥がれを
回避すると共に、この熱吸収層が上層に配されたことに
よって、ゲート電極１０自体をマスクとしてアニールを
行うことができ、即ちセルフアラインアニールを行うこ
とができることとなる。
成るシリサイド４を保護する熱吸収膜としての機能を有
することから、上述したようにシリサイド４の剥がれを
回避すると共に、この熱吸収層が上層に配されたことに
よって、ゲート電極１０自体をマスクとしてアニールを
行うことができ、即ちセルフアラインアニールを行うこ
とができることとなる。
【００２９】更に、上述したようにこのＳｉ層５をＤＯ
ＰＯＳ膜或いはイオン注入により低抵抗膜として構成す
ることによって、上層の他部の配線層とこのゲート電極
１０とのオーミックコンタクトを良好にすることができ
る。
ＰＯＳ膜或いはイオン注入により低抵抗膜として構成す
ることによって、上層の他部の配線層とこのゲート電極
１０とのオーミックコンタクトを良好にすることができ
る。
【００３０】更にまた、各例共に０．１μｍ程度の浅い
接合を形成することができ、即ちこれにより、ソース／
ドレイン領域８Ａ及び８Ｂの下部からゲート電極１０の
下部への横方向の拡散長をも低減化することができて、
ゲート電極１０とソース／ドレイン領域８Ａ及び８Ｂと
のオーバーラップによる寄生容量を低減化することがで
き、ゲート電極をポリＳｉではなく低シート抵抗のポリ
サイドにより構成することと相俟って、より信号伝達の
高速化をはかることができる。
接合を形成することができ、即ちこれにより、ソース／
ドレイン領域８Ａ及び８Ｂの下部からゲート電極１０の
下部への横方向の拡散長をも低減化することができて、
ゲート電極１０とソース／ドレイン領域８Ａ及び８Ｂと
のオーバーラップによる寄生容量を低減化することがで
き、ゲート電極をポリＳｉではなく低シート抵抗のポリ
サイドにより構成することと相俟って、より信号伝達の
高速化をはかることができる。
【００３１】また本発明は上述の実施例に限られること
なく、種々の変形変更を成し得るものであり、例えば上
述の各実施例においては、ソース／ドレイン領域８Ａ及
び８Ｂのイオン注入後に、ＥＬＡによるアニールを行っ
て拡散層を形成していたが、ガス中における光ドーピン
グ、即ちＰＨ3 、ＡｓＨ3等の不純物ガス中においてエ
キシマレーザ等のレーザ照射を行って拡散層を形成する
こともでき、この場合は上述のイオン注入とレーザアニ
ールとの工程を１工程に低減することができる。
なく、種々の変形変更を成し得るものであり、例えば上
述の各実施例においては、ソース／ドレイン領域８Ａ及
び８Ｂのイオン注入後に、ＥＬＡによるアニールを行っ
て拡散層を形成していたが、ガス中における光ドーピン
グ、即ちＰＨ3 、ＡｓＨ3等の不純物ガス中においてエ
キシマレーザ等のレーザ照射を行って拡散層を形成する
こともでき、この場合は上述のイオン注入とレーザアニ
ールとの工程を１工程に低減することができる。
【００３２】
【発明の効果】上述したように、本発明絶縁ゲート型半
導体装置によれば、シリサイド層の剥がれを生じること
なく超浅接合を形成することができて、これによりゲー
ト長の短ゲート長化、超微細構造化が可能となって、メ
モリ装置等の集積回路においてメモリ容量の増大化をは
かることができる。
導体装置によれば、シリサイド層の剥がれを生じること
なく超浅接合を形成することができて、これによりゲー
ト長の短ゲート長化、超微細構造化が可能となって、メ
モリ装置等の集積回路においてメモリ容量の増大化をは
かることができる。
【００３３】またこのような超微細構造の絶縁ゲート型
半導体装置において低シート抵抗のポリサイドゲート構
成を採ることができ、且つＥＬＡにより拡散領域を形成
するため、その拡散長が小となり、オーバーラップによ
るゲート及びソース／ドレイン間容量の低減化をはかっ
て、信号伝達の高速化をはかることができる。
半導体装置において低シート抵抗のポリサイドゲート構
成を採ることができ、且つＥＬＡにより拡散領域を形成
するため、その拡散長が小となり、オーバーラップによ
るゲート及びソース／ドレイン間容量の低減化をはかっ
て、信号伝達の高速化をはかることができる。
【００３４】更に、ゲート電極をマスクとしてセルフア
ラインアニールを行うことができ、製造工程の簡易化を
はかることができる。
ラインアニールを行うことができ、製造工程の簡易化を
はかることができる。
【００３５】更にまた、光ドーピングにより拡散層を形
成することもでき、工程数の低減化をはかることもでき
る。
成することもでき、工程数の低減化をはかることもでき
る。
【図面の簡単な説明】
【図１】本発明絶縁ゲート型半導体装置の一例の略線的
拡大断面図である。
拡大断面図である。
【図２】本発明絶縁ゲート型半導体装置の他の例の略線
的拡大断面図である。
的拡大断面図である。
【図３】絶縁ゲート型半導体装置の一例の略線的拡大斜
視図である。
視図である。
【図４】ゲート長と接合深さとの関係を示す図である。
【図５】レーザのパルスエネルギー密度に対する再結晶
化度及びシート抵抗の変化を示す図である。
化度及びシート抵抗の変化を示す図である。
１ 半導体基体 ２ ゲート絶縁層 ３ Ｓｉ層 ４ 高融点金属シリサイド ５ Ｓｉ層 ６Ａ 低濃度ソース／ドレイン領域 ６Ｂ 低濃度ソース／ドレイン領域 ７ サイドウォール ８Ａ ソース／ドレイン領域 ８Ｂ ソース／ドレイン領域 １０ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−195870（ＪＰ，Ａ) 特開 昭61−150376（ＪＰ，Ａ) 特開 平１−205468（ＪＰ，Ａ) 特開 平３−209775（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 29/78
Claims (1)
- 【請求項１】 半導体基体上に、ゲート絶縁層を形成す
る工程と、 該ゲート絶縁層上にゲート電極を形成する工程と、 上記半導体基体に対して上記ゲート電極をマスクとして
不純物のイオン注入を行うイオン注入工程と、 該イオン注入工程時もしくはイオン注入工程後に、エキ
シマレーザ光照射を行うエキシマレーザアニール工程と
を有し、 上記ゲート電極を形成する工程が、下層Ｓｉ層と、高融
点金属シリサイド層と、厚さ２００Å〜１５００Åの熱
吸収膜としての上層Ｓｉ層とを順次形成する工程とさ
れ、 上記上層Ｓｉ層による熱吸収によって上記エキシマレー
ザ光照射によるアニール後の急冷を緩和することを特徴
とする絶縁ゲート型半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| JP03251983A JP3136692B2 (ja) | 1991-09-30 | 1991-09-30 | 絶縁ゲート型半導体装置の製造方法 |
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| JP03251983A JP3136692B2 (ja) | 1991-09-30 | 1991-09-30 | 絶縁ゲート型半導体装置の製造方法 |
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| Publication Number | Publication Date |
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| JPH0590576A JPH0590576A (ja) | 1993-04-09 |
| JP3136692B2 true JP3136692B2 (ja) | 2001-02-19 |
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| JP (1) | JP3136692B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3450262B2 (ja) | 2000-03-29 | 2003-09-22 | Ｎｅｃエレクトロニクス株式会社 | 回路製造方法、回路装置 |
-
1991
- 1991-09-30 JP JP03251983A patent/JP3136692B2/ja not_active Expired - Fee Related
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| JPH0590576A (ja) | 1993-04-09 |
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