JP3134399B2 - 可変長符号化回路 - Google Patents
可変長符号化回路Info
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- JP3134399B2 JP3134399B2 JP03251368A JP25136891A JP3134399B2 JP 3134399 B2 JP3134399 B2 JP 3134399B2 JP 03251368 A JP03251368 A JP 03251368A JP 25136891 A JP25136891 A JP 25136891A JP 3134399 B2 JP3134399 B2 JP 3134399B2
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- Japan
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、例えば画像信号の高能
率符号化装置に用いられる可変長／固定長符号化回路に
関するものである。
率符号化装置に用いられる可変長／固定長符号化回路に
関するものである。
【０００２】
【従来の技術】従来の可変長符号化回路の構成及びその
動作を図３、図４に示す。図に示した様に従来回路では
最大符号長がＬビットである時２Ｌビットのデータ幅を
持ったシフタ３３を用意してシフタ出力とレジスタ３
６、３７からの帰還データをゲート回路３５にて合成し
てレジスタ３６に格納し、このレジスタ３６への格納量
がＬビット以上になる毎に速度平均化の為の出力バッフ
ァ３９にＬビットずつ出力している。この様に従来は可
変長符号の最大符号長が定まると一意的にバレルシフタ
３３のデータ幅及び出力バッファへのデータ幅が決まる
為に柔軟なシステム構築ができなかった。
動作を図３、図４に示す。図に示した様に従来回路では
最大符号長がＬビットである時２Ｌビットのデータ幅を
持ったシフタ３３を用意してシフタ出力とレジスタ３
６、３７からの帰還データをゲート回路３５にて合成し
てレジスタ３６に格納し、このレジスタ３６への格納量
がＬビット以上になる毎に速度平均化の為の出力バッフ
ァ３９にＬビットずつ出力している。この様に従来は可
変長符号の最大符号長が定まると一意的にバレルシフタ
３３のデータ幅及び出力バッファへのデータ幅が決まる
為に柔軟なシステム構築ができなかった。
【０００３】特に文献“Ｄｉｇｉｔａｌ Ｃｏｄｉｎｇ
ｏｆ Ｃｏｍｐｏｒｎｅｎｔ Ｔｅｌｅｖｉｓｉｏｎ
Ｓｉｇｎａｌｓ ｆｏｒ Ｃｏｎｔｒｉｂｕｔｉｏｎ
−Ｑｕａｌｉｔｙ Ａｐｐｌｉｃａｔｉｏｎｓ ｉｎ
ｔｈｅ Ｒａｎｇｅ ３４−４５ Ｍｂｉｔｓ”ＣＭＴ
Ｔ−２／６−Ｅ ８ Ｍａｒ．１９９１では最大符号長
が１８ビットの可変長符号を用いているが１６相インタ
ーリーブの誤り訂正を施こしまた１６ビット単位のビッ
トスタッフィングを行っている。この様な場合最大符号
長が１８ビットであるにもかかわらず１６ビット幅で符
号化出力する事が望ましい。しかしながら従来技術では
この様な柔軟性を持つ事ができなかった。
ｏｆ Ｃｏｍｐｏｒｎｅｎｔ Ｔｅｌｅｖｉｓｉｏｎ
Ｓｉｇｎａｌｓ ｆｏｒ Ｃｏｎｔｒｉｂｕｔｉｏｎ
−Ｑｕａｌｉｔｙ Ａｐｐｌｉｃａｔｉｏｎｓ ｉｎ
ｔｈｅ Ｒａｎｇｅ ３４−４５ Ｍｂｉｔｓ”ＣＭＴ
Ｔ−２／６−Ｅ ８ Ｍａｒ．１９９１では最大符号長
が１８ビットの可変長符号を用いているが１６相インタ
ーリーブの誤り訂正を施こしまた１６ビット単位のビッ
トスタッフィングを行っている。この様な場合最大符号
長が１８ビットであるにもかかわらず１６ビット幅で符
号化出力する事が望ましい。しかしながら従来技術では
この様な柔軟性を持つ事ができなかった。
【０００４】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の回路では可変長符号化を行うにあたり、柔
軟なシステムを構築する事ができなかったというもので
ある。
点は、従来の回路では可変長符号化を行うにあたり、柔
軟なシステムを構築する事ができなかったというもので
ある。
【０００５】
【課題を解決するための手段】本発明は、符号化入力
（端子１）を一時蓄えるバッファメモリ２と、そのバッ
ファメモリ出力でアクセスされ可変長符号とその符号長
を発生する符号化テーブル３と、この可変長符号を制御
入力に従がってシフトするシフタ４と、このシフタ出力
をゲート回路５を経てレジスタ６、７に蓄えこのレジス
タの上位側ビットと下位側ビットを切替え（ＭＵＸ８）
てゲート回路に帰還する構成の可変長符号化回路におい
て、符号化テーブルからの符号長出力を蓄積するレジス
タ１２出力を用いて、少なくとも上記バッファメモリの
読み出し停止と上記符号化テーブルから全て“０”のデ
ータ及びそれに相当する符号長を出力する制御を行う様
にした可変長符号化回路である。
（端子１）を一時蓄えるバッファメモリ２と、そのバッ
ファメモリ出力でアクセスされ可変長符号とその符号長
を発生する符号化テーブル３と、この可変長符号を制御
入力に従がってシフトするシフタ４と、このシフタ出力
をゲート回路５を経てレジスタ６、７に蓄えこのレジス
タの上位側ビットと下位側ビットを切替え（ＭＵＸ８）
てゲート回路に帰還する構成の可変長符号化回路におい
て、符号化テーブルからの符号長出力を蓄積するレジス
タ１２出力を用いて、少なくとも上記バッファメモリの
読み出し停止と上記符号化テーブルから全て“０”のデ
ータ及びそれに相当する符号長を出力する制御を行う様
にした可変長符号化回路である。
【０００６】
【作用】これによれば、データ幅の小さなシフタを使用
する事ができるので回路規模を小さくする事が可能であ
り、また出力データ幅として任意の幅とする事ができ柔
軟性を持たせる事ができる。
する事ができるので回路規模を小さくする事が可能であ
り、また出力データ幅として任意の幅とする事ができ柔
軟性を持たせる事ができる。
【０００７】
【実施例】図１、図２には最大符号長が１８ビットの可
変長符号を１６ビットのデータ幅で出力する本案の構成
例による可変長符号化回路を示す。
変長符号を１６ビットのデータ幅で出力する本案の構成
例による可変長符号化回路を示す。
【０００８】符号化入力（端子１）はバッファメモリ
（ＢＭ）２を経て符号化テーブル（ＲＯＭ）３をアクセ
スする。符号化テーブル３には可変長符号とその符号長
が格納されており、この可変長符号は次に３３ビットの
データ幅を持ったバレルシフタ（ＳＦＴ）４に入力され
る。バレルシフタ４の上位１７ビットはゲート回路５を
経てレジスタ（Ｒ）６に、下位１６ビットは直接にレジ
スタ（Ｒ）７に入力される。
（ＢＭ）２を経て符号化テーブル（ＲＯＭ）３をアクセ
スする。符号化テーブル３には可変長符号とその符号長
が格納されており、この可変長符号は次に３３ビットの
データ幅を持ったバレルシフタ（ＳＦＴ）４に入力され
る。バレルシフタ４の上位１７ビットはゲート回路５を
経てレジスタ（Ｒ）６に、下位１６ビットは直接にレジ
スタ（Ｒ）７に入力される。
【０００９】更にこのゲート回路５にはレジスタ６の出
力１７ビットと、レジスタ６の最下位ビットをレジスタ
７の出力１６ビットの最上位に加えた１７ビットのデー
タをマルチプレクサ（ＭＵＸ）８で切替えて帰還し、符
号化テーブル３で発生する可変長符号を次々につなぎ合
わせて合成している。レジスタ６及び７に１６ビット以
上のデータが格納された時にレジスタ６の上位１６ビッ
トを速度平滑用出力バッファメモリ（ＢＭ）９に書き込
み、又マルチプレクサ８はこの上位１６ビットを除いた
下位データをゲート回路５に帰還する様にレジスタ７側
を選択し、順次符号化して出力（端子１０）する。
力１７ビットと、レジスタ６の最下位ビットをレジスタ
７の出力１６ビットの最上位に加えた１７ビットのデー
タをマルチプレクサ（ＭＵＸ）８で切替えて帰還し、符
号化テーブル３で発生する可変長符号を次々につなぎ合
わせて合成している。レジスタ６及び７に１６ビット以
上のデータが格納された時にレジスタ６の上位１６ビッ
トを速度平滑用出力バッファメモリ（ＢＭ）９に書き込
み、又マルチプレクサ８はこの上位１６ビットを除いた
下位データをゲート回路５に帰還する様にレジスタ７側
を選択し、順次符号化して出力（端子１０）する。
【００１０】これら符号化部の制御は符号化テーブル３
からの符号長出力を累積（加算器１１）しているレジス
タ（Ｒ）１２の状態によって行っている。レジスタ６及
び７に１６ビット以上のデータが蓄積される毎に上位デ
ータ１６ビットがバッファメモリ９に出力されるのでレ
ジスタ１２が１６以上である事を検出してバッファメモ
リ９及びマルチプレクサ８を制御する。図ではこの検出
器としてレジスタ１２の上位２ビットもオアゲート１３
を用いている。
からの符号長出力を累積（加算器１１）しているレジス
タ（Ｒ）１２の状態によって行っている。レジスタ６及
び７に１６ビット以上のデータが蓄積される毎に上位デ
ータ１６ビットがバッファメモリ９に出力されるのでレ
ジスタ１２が１６以上である事を検出してバッファメモ
リ９及びマルチプレクサ８を制御する。図ではこの検出
器としてレジスタ１２の上位２ビットもオアゲート１３
を用いている。
【００１１】シフタ４の制御はこのレジスタ１２の下位
４ビットを用いて行い、又符号長の累積はこのレジスタ
１２の下位４ビットと符号化テーブル３からの符号長出
力の和を再びこのレジスタ１２に入力する事によって行
っている。この為もしレジスタ１２の値が「１４」で符
号化テーブル３からの符号長出力が「１８」であったと
するとレジスタ１２の次の状態は「３２」となる。
４ビットを用いて行い、又符号長の累積はこのレジスタ
１２の下位４ビットと符号化テーブル３からの符号長出
力の和を再びこのレジスタ１２に入力する事によって行
っている。この為もしレジスタ１２の値が「１４」で符
号化テーブル３からの符号長出力が「１８」であったと
するとレジスタ１２の次の状態は「３２」となる。
【００１２】この様にレジスタ１２の状態が「３２」以
上である時レジスタ６及び７に蓄積された上位１６ビッ
トのデータをバッファメモリ９に出力してもまだレジス
タ６及び７には１６ビット以上のデータが残り、シフタ
４からの次の符号化データをゲート回路５にて合成する
時に不都合を生ずるので本案ではレジスタ１２のＭＳＢ
をモニターしてレジスタ１２の状態が「３２」以上であ
る時バッファメモリ２からの符号化アクセスを中止し、
代わりに可変長符号として１８ビット全て“０”のデー
タを、又符号長といて“１６”をダミーデータとして符
号化テーブル３より出力する。
上である時レジスタ６及び７に蓄積された上位１６ビッ
トのデータをバッファメモリ９に出力してもまだレジス
タ６及び７には１６ビット以上のデータが残り、シフタ
４からの次の符号化データをゲート回路５にて合成する
時に不都合を生ずるので本案ではレジスタ１２のＭＳＢ
をモニターしてレジスタ１２の状態が「３２」以上であ
る時バッファメモリ２からの符号化アクセスを中止し、
代わりに可変長符号として１８ビット全て“０”のデー
タを、又符号長といて“１６”をダミーデータとして符
号化テーブル３より出力する。
【００１３】この操作によりレジスタ６及び７にまだ残
っていた１６ビット以上のデータが更にもう１回バッフ
ァメモリ９に１６ビット分書き込まれるので、その結果
マルチプレクサ８を経て帰還されて残ったデータは０な
いし１ビットだけとなる。この後再びバッファメモリ２
から符号化入力を読み出し、符号化テーブル３をアクセ
スして順次符号化してゆく事が可能となる。
っていた１６ビット以上のデータが更にもう１回バッフ
ァメモリ９に１６ビット分書き込まれるので、その結果
マルチプレクサ８を経て帰還されて残ったデータは０な
いし１ビットだけとなる。この後再びバッファメモリ２
から符号化入力を読み出し、符号化テーブル３をアクセ
スして順次符号化してゆく事が可能となる。
【００１４】こうして上述の装置によれば、データ幅の
小さなシフタ４を使用する事ができるので回路規模を小
さくする事が可能であり、また出力データ幅として任意
の幅とする事ができ柔軟性を持たせる事ができるもので
ある。
小さなシフタ４を使用する事ができるので回路規模を小
さくする事が可能であり、また出力データ幅として任意
の幅とする事ができ柔軟性を持たせる事ができるもので
ある。
【００１５】なお図１、図２では最大符号長を１８ビッ
トとしたが１８ビット以外でも同様に符号化できる。た
とえば最大符号長が２０ビットの場合バレルシフタ４の
データ幅としては３５ビット用意しシフタの上位１９ビ
ットをゲート回路５を経てレジスタ６に入力し、シフタ
４の下位１６ビットはレジスタ７に直接入力する。レジ
スタ６、７に蓄えられた３５ビットデータのうち上位１
９ビットか下位１９ビットかをマルチプレクサ８にて選
択してゲート回路５に帰還し、次の可変長符号と合成す
る。入力のバッファメモリ２、符号化テーブル３、シフ
タ４、マルチプレクサ８、速度平滑用出力バッファメモ
リ９の制御は図１、図２の場合と同様である。
トとしたが１８ビット以外でも同様に符号化できる。た
とえば最大符号長が２０ビットの場合バレルシフタ４の
データ幅としては３５ビット用意しシフタの上位１９ビ
ットをゲート回路５を経てレジスタ６に入力し、シフタ
４の下位１６ビットはレジスタ７に直接入力する。レジ
スタ６、７に蓄えられた３５ビットデータのうち上位１
９ビットか下位１９ビットかをマルチプレクサ８にて選
択してゲート回路５に帰還し、次の可変長符号と合成す
る。入力のバッファメモリ２、符号化テーブル３、シフ
タ４、マルチプレクサ８、速度平滑用出力バッファメモ
リ９の制御は図１、図２の場合と同様である。
【００１６】
【発明の効果】この発明によれば、データ幅の小さなシ
フタを使用する事ができるので回路規模を小さくする事
が可能であり、また出力データ幅として任意の幅とする
事ができ柔軟性を持たせる事ができるようになった。
フタを使用する事ができるので回路規模を小さくする事
が可能であり、また出力データ幅として任意の幅とする
事ができ柔軟性を持たせる事ができるようになった。
【図１】本発明による可変長符号化回路の一例の構成図
である。
である。
【図２】その説明のための図である。
【図３】従来の可変長符号化回路の構成図である。
【図４】その説明のための図である。
１ 入力端子 ２ バッファメモリ ３ 符号化テーブル ４ バレルシフタ ５ ゲート回路 ６、７ レジスタ ８ マルチプレクサ ９ 速度平滑用出力バッファメモリ １０ 出力端子 １１ 加算器 １２ レジスタ １３ オアゲート
Claims (1)
- 【請求項１】 符号化入力を一時蓄えるバッファメモリ
と、そのバッファメモリ出力でアクセスされ可変長符号
とその符号長を発生する符号化テーブルと、この可変長
符号を制御入力に従がってシフトするシフタと、このシ
フタ出力をゲート回路を経てレジスタに蓄えこのレジス
タの上位側ビットと下位側ビットを切替えてゲート回路
に帰還する構成の可変長符号化回路において、符号化テ
ーブルからの符号長出力を蓄積するレジスタ出力を用い
て、少なくとも上記バッファメモリの読み出し停止と上
記符号化テーブルから全て“０”のデータ及びそれに相
当する符号長を出力する制御を行う様にした可変長符号
化回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03251368A JP3134399B2 (ja) | 1991-09-30 | 1991-09-30 | 可変長符号化回路 |
| US07/946,755 US5321398A (en) | 1991-09-27 | 1992-09-17 | Variable length coder and data packing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03251368A JP3134399B2 (ja) | 1991-09-30 | 1991-09-30 | 可変長符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590976A JPH0590976A (ja) | 1993-04-09 |
| JP3134399B2 true JP3134399B2 (ja) | 2001-02-13 |
Family
ID=17221793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03251368A Expired - Fee Related JP3134399B2 (ja) | 1991-09-27 | 1991-09-30 | 可変長符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134399B2 (ja) |
-
1991
- 1991-09-30 JP JP03251368A patent/JP3134399B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590976A (ja) | 1993-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |