JP2001332980A

JP2001332980A - インタリーブ装置及びインタリーブ方法

Info

Publication number: JP2001332980A
Application number: JP2000149121A
Authority: JP
Inventors: Kazuhisa Funamoto; 一久舟本; Tamotsu Ikeda; 保池田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-05-19
Filing date: 2000-05-19
Publication date: 2001-11-30

Abstract

(57)【要約】【課題】１インタリーブ分のメモリ容量でブロックイ
ンタリーブを行う。【解決手段】本発明のインタリーバは、ｍ×ｎのデー
タ単位でブロックインタリーブを行う。インタリーバ
は、インタリーブメモリに対して０〜（ｍ×ｎ−１）ま
での論理アドレスを設定し、あるインタリーブブロック
のｉ番目のデータが読み出された論理アドレスに、次の
スーパーフレームのｉ番目のデータを書き込む。インタ
リーバは、ｋ番目のインタリーブブロックのｉ番目に出
力されるデータの論理アドレスを関数ｆ_k（ｉ）＝ｆ
（ｆ_k-1（i））に基づき算出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ系列に対し
てブロックインタリーブを行うインタリーブ装置及びイ
ンタリーブ方法に関するものである。

【０００２】

【従来の技術】インタリーバ及びデインタリーバについ
て説明をする。

【０００３】デジタル信号を伝送する場合、Bit Error
Rate(以下ＢＥＲ)特性を確保するため、通常、送信する
信号に対して誤り訂正符号化処理がされる。このような
誤り訂正処理の手法として、複数の誤り訂正符号を組み
合わせて使う連接符号と呼ばれる手法が知られている。

【０００４】この連接符号について説明するための概念
図を、図１９に示す。

【０００５】この連接符号は、送信側では、情報系列に
対してある符号化方式Ａにより符号化し、さらにそれに
対して別の符号化方式Ｂで符号化して送信する。そして
受信側では、受信系列を、まず符号化方式Ｂに対応する
復号方式で復号し、さらにそれに対して符号化方式Ａに
対応する復号方式で復号することで情報系列を得るもの
である。このような連接符号を用いることにより、いず
れか一つの誤り訂正方式を用いる場合よりも、優れたＢ
ＥＲ特性を得ることができる。

【０００６】例えばＢＳデジタル放送等の場合、図２０
に示すように、送信側では、情報系列に対して、まずRe
ed-Solomon符号化器で符号化し、さらにそれに対して畳
み込み符号化器で符号化する。そして受信側では、受信
系列を、まず例えばビタビ復号器により畳み込み符号の
復号を行い、されにそれに対してReed-Solomon復号器で
復号することで情報系列を得る。

【０００７】ところで、畳み込み符号に対してビタビ復
号を行った場合、符号雑音比(以下ＣＮＲ)の低いデータ
系列に連続的に誤訂正(以下バースト誤り)が発生しやす
い。

【０００８】そのため、例えばＢＳデジタル放送等のデ
ータ伝送システムでは、図２１に示すように、ＲＳ符号
化器と畳み込み符号化器との間にインタリーバを設け、
さらに、ビタビ復号器とＲＳ復号器との間にデインタリ
ーバを設けている。

【０００９】ここで、インタリーバとは入力系列をある
規則に従って並べ換える装置であり、デインタリーバと
はインタリーバとは逆の規則に従って入力系列を並べ換
える装置である。このように、インタリーバ及びデイン
タリーバを設けることによって、図２２に示すように、
ビタビ復号を行うことによって発生するバースト誤りを
分散させて、誤り訂正能力を向上させている。

【００１０】一般的なインタリーバ、デインタリーバの
論理的な動作を説明する。なお、インタリーバとデイン
タリーバは、データの並び替えの規則が逆であるだけ
で、入力系列をある規則に従って並べ替えるという動作
は同一であるため、ここでは、インタリーバの動作に関
してのみ説明を行う。また、インタリーバは、データの
並び替え規則によってブロックインタリーバと畳み込み
インタリーバとの大きく２つの種類に分けられるが、こ
こでは、一定数のデータ群からなるブロックにデータス
トリームを分割し、そのブロック内でインタリーブ処理
が完結されているブロックインタリーバについての動作
に関してのみ説明を行う。また、以下、単にインタリー
バと称した場合には、ブロックインタリーバのことを表
すものとする。

【００１１】インタリーバは、ｍ行×ｎ列で構成される
データ配列を用い、このデータ配列に対するデータの書
き込み順序と読み出し順序とを換えることによって、デ
ータの並べ替えを行うもの、と説明することができる。
このｍ×ｎのデータ配列のことを、以下インタリーブブ
ロック或いは単にブロックと呼ぶ。

【００１２】インタリーバは、まず、図２３（ａ）に示
すように、１次元のデータ入力系列を、行方向に順番に
配列していき、ｍ×ｎの２次元のデータ配列をメモリ上
に構成する。続いて、図２３（ｂ）に示すように、この
データ配列からデータを列方向に順番にメモリ上から読
み出していき、１次元のデータ出力系列を送出する。

【００１３】例えば、２×３のブロックを用いるインタ
リーバに対して、０，１，２，３，４，５・・・という
入力系列を与えると、図２４（ａ）に示すように、行方
向に各データがメモリ上に書き込まれる。これに対し
て、インタリーバは、読み出し時には、図２４（ｂ）に
示すように、２×３で構成されるデータ配列から列方向
にデータをメモリ上から読み出し、０，３，１，４，
２，５・・・という出力系列を送出する。

【００１４】以上がインタリーバの論理的な動作であ
る。このようなインタリーバを用いることにより、ＢＳ
デジタル放送等のデータ伝送システムでは、ビタビ復号
等によって生じたバースト誤りを、ランダム誤りに変換
することができる。

【００１５】以上説明したインタリーバは、１ブロック
分のデータの出力が全て完了した後に、次のブロックの
データの入力が行われており、ブロック毎に完結した動
作を行っている。従って、このインタリーバに対して入
出力されるデータは、ブロック単位で間欠的にメモリ上
から入出力される。しかしながら、アプリケーションに
よっては、インタリーバに対して連続的にデータの入出
力を行わなければならない場合がある。

【００１６】このような要求に応えることができるイン
タリーバとして、いわゆるダブルバッファ方式を採用し
たインタリーバが知られている。ダブルバッファ方式の
インタリーバの回路構成の概略を図２５に示す。

【００１７】ダブルバッファ方式のインタリーバは、１
ブロック分のデータ容量を有する２つのメモリと、これ
ら２つのメモリに対する入出力信号（例えば、書き込み
データ、書き込みアドレス、読み出しデータ、読み出し
アドレス、制御信号）を切り替える入力セレクタ及び出
力セレクタとを備えて構成される。

【００１８】入力セレクタ及び出力セレクタは、１ブロ
ック処理するごとに選択するメモリを切り換える。また
入力セレクタと出力セレクタは、常に互いに異なるメモ
リを選択する。例えば、インタリーバに入力された順序
で第ｋ番目のブロックを処理する場合、入力セレクタが
メモリＡを選択していれば、出力セレクタはメモリＢを
選択する。また、第(ｋ＋１)番目のブロックを処理する
ときには、選択するメモリが切り換えられ、入力セレク
タはメモリＢを選択し、出力セレクタはメモリＡを選択
する。入力データは、入力セレクタによって選択された
メモリに書き込まれ、出力データは出力セレクタによっ
て選択されたメモリから読み出される。このため、常に
いずれか一方のメモリに対してデータが入力され、ま
た、常に他方のメモリからデータが出力される。従っ
て、このダブルバッファ方式のインタリーバでは、連続
的にデータの入出力を行いながらインタリーブ処理をす
ることができる。

【００１９】

【発明が解決しようとする課題】ところで、ブロックイ
ンタリーブを行うには、上述したようなダブルバッファ
方式のインタリーバを適用しなければならず、インタリ
ーブ用のメモリ容量がインタリーブブロックの２倍の容
量を必要としてしまっていた。そのため、インタリーバ
を集積化した場合、インタリーブ用のメモリにかかるコ
ストが非常に大きくなってしまっていた。

【００２０】本発明は、このような実情を鑑みてなされ
たものであり、インタリーブ及びデインタリーブのため
に用いられるメモリの容量を削減することができるイン
タリーブ装置及びインタリーブ方法を提供することを目
的とする。

【００２１】

【課題を解決するための手段】本発明にかかるインタリ
ーブ装置は、ｍ×ｎ個のデータからなるインタリーブブ
ロック単位でブロックインタリーブを行うインタリーブ
装置であって、０〜（ｍ×ｎ−１）までの論理アドレス
が設定され、１インタリーブブロック分のデータを格納
可能なインタリーブメモリと、入力されたデータを上記
インタリーブメモリに書き込み、上記インタリーブメモ
リに書き込まれているデータを所定のインタリーブ規則
に従い読み出すメモリ制御部とを備え、上記メモリ制御
部は、ｋ番目のインタリーブブロックのｉ番目に出力さ
れるデータの論理アドレスを関数ｆ_k（ｉ）＝ｆ（ｆ_k-1
（i））に基づき算出し、この論理アドレスと同一のア
ドレスにｋ＋１番目のインタリーブブロックのｉ番目に
入力されるデータを書き込むことを特徴とする。

【００２２】ここで、ｆ（ｉ）＝ｎ×（ｉ％ｍ）＋（ｉ
／ｍ）とし、このｆ（ｉ）に対してｆ_k（ｉ）は以下の
ような関係を有する。ｆ₂（ｉ）＝ｆ（ｆ（ｉ））ｆ₃（ｉ）＝ｆ（ｆ₂（ｉ））ｆ₄（ｉ）＝ｆ（ｆ₃（ｉ））・・・ｆ_k-1（ｉ）＝ｆ（ｆ_k-2（ｉ））ｆ_k（ｉ）＝ｆ（ｆ_k-1（i））ｍ，ｎは、１以上の整数であり、（ｘ％ｙ）とはｘをｙ
で割った余りを表し、（ｘ／ｙ）とは、ｘをｙで割った
商の整数部分を表す。

【００２３】また、本発明にかかるインタリーブ装置
は、ｆ（ｉ）を演算するｆ（ｉ）発生回路と、０〜（ｍ
×ｎ−１）までのテーブルアドレスが設定され、上記テ
ーブルアドレス順に配列｛ｆ_k-1（ｉ）｝を格納する第
１のテーブルと、０〜（ｍ×ｎ−１）までのテーブルア
ドレスが設定され、上記テーブルアドレス順に配列｛ｆ
_k（ｉ）｝を格納する第２のテーブルとを有し、ｆ
_k-1（ｆ（ｉ））を演算することにより、ｋ番目のイン
タリーブブロックのｉ番目に出力されるデータの論理ア
ドレスであるｆ_k（ｉ）を算出するメモリ制御を備え
る。

【００２４】また、本発明にかかるインタリーブ装置
は、ｆ（ｉ）を演算するｆ（ｉ）発生回路と、０〜（ｍ
×ｎ−１）までのテーブルアドレスが設定され、上記テ
ーブルアドレス順に配列｛ｆ_k-1（ｉ）｝を格納する第
３のテーブルとを有し、ｆ（ｆ_k _-1（ｉ））を演算する
ことにより、ｋ番目のインタリーブブロックのｉ番目に
出力されるデータの論理アドレスであるｆ_k（ｉ）を算
出するめもり制御部を備える。

【００２５】また、本発明にかかるインタリーブ装置
は、ｆ（ｉ）を演算するｆ（ｉ）発生回路と、ｇ（ｉ）
＝ｉ％（ｍ・ｎ）＋ｉ／（ｍ・ｎ）を算出するｇ（ｉ）
発生回路と、ｆ_k（ｉ−１）を格納する第１のレジスタ
と、ｆ_k（１）を格納する第２のレジスタとを有し、ｇ
（ｆ_k（ｉ−１）＋ｆ_k（１））を演算することにより、
ｋ番目のインタリーブブロックのｉ番目に出力されるデ
ータの論理アドレスであるｆ_k（ｉ）を算出する上記メ
モリ制御部を備える。

【００２６】本発明にかかるインタリーブ方法は、ｍ×
ｎ個のデータからなるインタリーブブロック単位でブロ
ックインタリーブを行うインタリーブ方法であって、上
記インタリーブメモリには、０〜（ｍ×ｎ−１）までの
論理アドレスが設定され、入力されたデータをインタリ
ーブメモリに書き込み、このインタリーブメモリに書き
込まれているデータを所定のインタリーブ規則に従い読
み出すときに、ｋ番目のインタリーブブロックのｉ番目
に出力されるデータの論理アドレスを関数ｆ_k（ｉ）＝
ｆ（ｆ_k-1（i））に基づき算出し、この論理アドレスと
同一のアドレスにｋ＋１番目のインタリーブブロックの
ｉ番目に入力されるデータを書き込むことを特徴とす
る。

【００２７】ここで、ｆ（ｉ）＝ｎ×（ｉ％ｍ）＋（ｉ
／ｍ）とし、このｆ（ｉ）に対してｆ_k（ｉ）は以下の
ような関係を有する。ｆ₂（ｉ）＝ｆ（ｆ（ｉ））ｆ₃（ｉ）＝ｆ（ｆ₂（ｉ））ｆ₄（ｉ）＝ｆ（ｆ₃（ｉ））・・・ｆ_k-1（ｉ）＝ｆ（ｆ_k-2（ｉ））ｆ_k（ｉ）＝ｆ（ｆ_k-1（i））ｍ，ｎは、１以上の整数であり、（ｘ％ｙ）とはｘをｙ
で割った余りを表し、（ｘ／ｙ）とは、ｘをｙで割った
商の整数部分を表す。

【００２８】また、本発明にかかるインタリーブ方法
は、ｆ_k-1（ｆ（ｉ））を演算することにより、ｋ番目
のインタリーブブロックのｉ番目に出力されるデータの
論理アドレスであるｆ_k（ｉ）を算出する。

【００２９】また、本発明にかかるインタリーブ方法
は、ｆ（ｆ_k-1（ｉ））を演算することにより、ｋ番目
のインタリーブブロックのｉ番目に出力されるデータの
論理アドレスであるｆ_k（ｉ）を算出する。

【００３０】また、本発明にかかるインタリーブ方法
は、ｇ（ｆ_k（ｉ−１）＋ｆ_k（１））を演算することに
より、ｋ番目のインタリーブブロックのｉ番目に出力さ
れるデータの論理アドレスであるｆ_k（ｉ）を算出す
る。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態とし
て、本発明を適用したインタリーバついて説明を行う。

【００３２】インタリーバの動作原理まず最初に、具体的なインタリーバを説明する前に、こ
のインタリーバに用いられるインタリーバの動作原理
を、ｍ×ｎのインタリーブブロックに対するインタリー
バの動作に対応させて、一般的に説明をする。

【００３３】まず、ｍ×ｎのブロックインタリーバに対
する入力ブロックと出力ブロックとの間にある規則を一
般化する。入力ブロックを｛ＤＩ₀，ＤＩ₁，ＤＩ₂，・
・・ＤＩ_i，・・・ＤＩ_mn-2，ＤＩ_mn-1｝とし、出力ブ
ロックを｛ＤＯ₀，ＤＯ₁，ＤＯ₂，・・・ＤＯ_i，・・・
ＤＯ_mn-2，ＤＯ_mn-1｝とすると、入力ブロックと出力ブ
ロックとの間の規則は、図１に示すように、ＤＯ_i＝Ｄ
Ｉ_f(i)で表される。

【００３４】ここで、ｉは、任意のデータのブロック内
における位置を示す。このｉは、０≦ｉ≦（ｍ×ｎ−
１）の範囲の整数値である。なお、ブロック内における
データ位置のことを、以下インデックスと呼ぶ。また、
ｆ（ｉ）＝ｎ×（ｉ％ｍ）＋（ｉ／ｍ）である。ｍ，
ｎは、それぞれ自然数を示す。ｍは、インタリーブの深
さを示す。ａ％ｂは、ａをｂで割った余りを示す。ａ／
ｂは、ａをｂで割った商（整数部分）を示す。

【００３５】本発明の実施の形態のインタリーバは、こ
のように示される入力ブロックと出力ブロックとの関係
（すなわち、インタリーブ規則）に基づき以下のような
動作を行う。

【００３６】インタリーバは、図２に示すような、ｍ×
ｎ個のデータが格納可能なインタリーブメモリを有す
る。インタリーブメモリには、各セルに対して、＃０〜
＃（ｎ×ｍ−１）の論理アドレスが付けられている。

【００３７】このようなインタリーバには、インデック
ス順にデータが連続的に入力される。インタリーバは、
その入力されたデータをメモリに連続的に格納し、上述
したインタリーブ規則に従ってデータを入れ替えながら
データをメモリから連続的に出力していく。

【００３８】ここで、インタリーバは、ある任意のデー
タを読み出す際に、一つの論理アドレスを指定し、指定
した論理アドレスからそのデータを読み出す。そのと
き、インタリーバは、読み出した論理アドレスに、同時
に、次のデータの書き込みも行う。すなわち、インタリ
ーバは、同一アドレスを指定することによって、読み出
し及び書き込みを同時に行う。そして、このとき書き込
まれるデータは、読み出しているブロックの次のブロッ
クのデータであって、読み出しているデータのインデッ
クスと同一のインデックスのデータである。

【００３９】具体的には、インタリーバは、図３に示す
ように、論理アドレスｘに対して、ｋ番目のインタリー
ブブロックのインデックスｉのデータを読み出すととも
に、ｋ＋１番目のインタリーブブロックのインデックス
ｉのデータを書き込むようにする。ここで、ｋは、自然
数であり、インタリーバに入力された（或いは出力され
る）ブロックの入力番号（或いは出力順番）を示してい
る。

【００４０】そして、任意のインタリーブブロックの任
意のインデックスｉのデータに対する論理アドレスは、
以下の式に基づき算出される。ｆ_k（ｉ）＝ｆ（ｆ_k-1（ｉ））ここで、ｆ（ｉ）は、ｎ×（ｉ％ｍ）＋（ｉ／ｍ）と
なる。このｆ（ｉ）は、上述したブロックインタリーバ
の入出力ブロックの関係を示す際に用いた関数である。
また、ｆ_k（ｉ）は、このｆ（ｉ）に対して以下のよう
な関係を有する。ｆ₂（ｉ）＝ｆ（ｆ（ｉ））ｆ₃（ｉ）＝ｆ（ｆ₂（ｉ））ｆ₄（ｉ）＝ｆ（ｆ₃（ｉ））・・・ｆ_k-1（ｉ）＝ｆ（ｆ_k-2（ｉ））ｆ_k（ｉ）＝ｆ（ｆ_k-1（i））

【００４１】以上のように本発明を適用したインタリー
バは、入出力ブロックのインタリーブ規則を表す関数ｆ
（ｉ）と、過去に求めたインタリーブメモリに対する論
理アドレスとに基づき、ｋ番目のブロックのｉ番目に出
力すべきデータが格納されている論理アドレスを求め
る。そして、このインタリーバは、この論理アドレスに
対してアクセスを行い、格納されているｋ番目のブロッ
クのｉ番目に出力すべきデータを読み出すとともに、ｋ
＋１番目のブロックのｉ番目に入力されるデータを格納
する。

【００４２】このようなインタリーバの動作をブロック
順に具体的に説明をしていくと以下のようになる。

【００４３】インタリーブメモリには論理アドレスが＃
０〜＃（ｍｎ−１）まで付けられており、初期状態で
は、各アドレスに有効なデータは存在していないものと
する。また、インタリーブブロックのデータ数は、ｍ×
ｎである。

【００４４】最初の１ブロック分のデータはインデック
ス順に入力される。インタリーバは、インデックス順に
入力されたデータを、インタリーブメモリの論理アドレ
ス順に書き込んでいく。すなわち，ｉ番目の入力データ
は、論理アドレス＃ｉに書き込まれる。

【００４５】続いて、インタリーバは、最初のブロック
のデータを読み出しながら、２ブロック目のデータをイ
ンタリーブメモリに書き込む動作を行う。最初のブロッ
クのｉ番目に出力すべきデータは、ｆ（ｉ）＝ｎ×（ｉ
％ｍ）＋（ｉ／ｍ）番目に入力されたデータである。最
初のブロックのｆ（ｉ）＝ｎ×（ｉ％ｍ）＋（ｉ／ｍ）
番目に入力されたデータは、論理アドレス＃ｆ（ｉ）に
書き込まれている。従って、インタリーバは、最初のブ
ロックのインデックスｉのデータを論理アドレス＃ｆ
（ｉ）から読み出す。また、インタリーバは、これと同
時に２ブロック目のｉ番目に入力されたデータをこの論
理アドレス＃ｆ（ｉ）に書き込む。

【００４６】次に、インタリーバは、２ブロック目のデ
ータを読み出しながら、３ブロック目のデータをインタ
リーブメモリに書き込む動作を行う。前の場合と同様に
２ブロック目のｉ番目に出力すべきデータは、ｆ（ｉ）
＝ｎ×（ｉ％ｍ）＋（ｉ／ｍ）番目に入力されたデータ
である。ここで、２ブロック目でｉ番目に入力されたデ
ータは、前の動作で論理アドレス＃ｆ（ｉ）に書き込ま
れている。従って、インタリーバは、２ブロック目のイ
ンデックスｉのデータを論理アドレス＃ｆ（ｆ（ｉ））
から読み出す。また、インタリーバは、これと同時に３
ブロック目のｉ番目に入力されたデータをこの論理アド
レス＃ｆ（ｆ（ｉ））に書き込む。なお、このｆ（ｆ
（ｉ））は、以下ｆ₂（ｉ）と表記する。

【００４７】以下同様に、インタリーバは、３ブロック
目のデータを読み出しながら、４ブロック目のデータを
インタリーブメモリに書き込む場合には、３ブロック目
のインデックスｉのデータを論理アドレス＃ｆ（ｆ（ｆ
（ｉ）））から読み出し、これと同時に４ブロック目の
ｉ番目に入力されたデータをこの論理アドレス＃ｆ（ｆ
（ｆ（ｉ）））に書き込む。なお、このｆ（ｆ（ｆ
（ｉ）））は、以下ｆ₃（ｉ）と表記する。

【００４８】そして、一般化して、ｋブロック目のデー
タを読み出しながら、（ｋ＋１）ブロック目のデータを
メモリに書き込む場合には、ｋブロック目のインデック
スｉのデータを論理アドレス＃ｆ_k（ｉ）から読み出
し、これと同時に（ｋ＋１）ブロック目のｉ番目に入力
されたデータをこの論理アドレス＃ｆ_k（ｉ）に書き込
む。

【００４９】さらに具体的に、２×３のブロックインタ
リーブを行うインタリーバに、０，１，２，３，４，
５，６，７，・・・といったデータを入力する場合につ
いて図４を用いて説明をする。

【００５０】インタリーブメモリには、図４（ａ）に示
すように、＃０から＃５までの論理アドレスが付けられ
ているものとする。

【００５１】まず、インタリーバは、図４（ｂ）に示す
ように、第１ブロック（０，１，２，３，４，５）を、
論理アドレス順に書き込んでいく。

【００５２】続いて、インタリーバは、図４（ｃ）に示
すように、第１ブロックの読み出し、及び、第２ブロッ
ク（６，７，８，９，１０，１１）の書き込みを行う。
このとき第１ブロックの読み出し順序は、ｆ（ｉ）＝３
×（ｉ％２）＋（ｉ／２）に従うので、インタリーブメ
モリに対するアクセス順序は、図中点線で示すように、
＃０→＃３→＃１→＃４→＃２→＃５といった順序にな
る。従って、アドレス＃０のデータ１が読み出されると
このアドレス＃０に対してデータ６が書き込まれ、アド
レス＃３のデータ３が読み出されるとこのアドレス＃３
に対してデータ７が書き込まれ、アドレス＃１のデータ
１が読み出されるとこのアドレス＃１に対してデータ８
が書き込まれ、アドレス＃４のデータ４が読み出される
とこのアドレス＃４に対してデータ９が書き込まれ、ア
ドレス＃２のデータ２が読み出されるとこのアドレス＃
２に対してデータ１０が書き込まれ、アドレス＃６のデ
ータ５が読み出されるとこのアドレス＃６に対してデー
タ１１が書き込まれる。

【００５３】続いて、インタリーバは、図４（ｄ）に示
すように、第２ブロックの読み出し、及び、第３ブロッ
ク（１２，１３，１４，１５，１６，１７）の書き込み
を行う。このとき第２ブロックの読み出し順序は、ｆ₂
（ｉ）に従うので、インタリーブメモリに対するアクセ
ス順序は、図中点線で示すように、＃０→＃４→＃３→
＃２→＃１→＃５といった順序になる。従って、アドレ
ス＃０のデータ６が読み出されるとこのアドレス＃０に
対してデータ１２が書き込まれ、アドレス＃４のデータ
９が読み出されるとこのアドレス＃４に対してデータ１
３が書き込まれ、アドレス＃３のデータ７が読み出され
るとこのアドレス＃３に対してデータ１４が書き込ま
れ、アドレス＃２のデータ１０が読み出されるとこのア
ドレス＃２に対してデータ１５が書き込まれ、アドレス
＃１のデータ８が読み出されるとこのアドレス＃１に対
してデータ１６が書き込まれ、アドレス＃６のデータ１
１が読み出されるとこのアドレス＃６に対してデータ１
７書き込まれる。

【００５４】なお、以上用いたｆ（ｉ）及びｆ₂（ｉ）
の具体的な値を、図５に示す。

【００５５】以上のように、本発明の実施の形態のイン
タリーバでは、ｋブロック目のｉ番目のデータの読み出
しを行う際に、その読み出しアドレスをｆ_k（ｉ）に基
づき算出するので、１インタリーブブロック分のデータ
容量を有するメモリにより、連続的にデータの入出力を
しながらインタリーブを行うことができる。

【００５６】なお、インタリーバとデインタリーバは、
データの並び替えの規則が逆であるだけで、入力系列を
ある規則に従って並べ替えるという動作は同一であり、
以上の処理をデインタリーバに適用することも可能であ
る。

【００５７】（インタリーバの構成及び動作）つぎに、
インタリーバの具体的な構成について説明する。

【００５８】インタリーバ１は、図６に示すように、ア
ドレス生成回路１１と、インタリーブメモリ１２とから
構成される。

【００５９】アドレス生成回路１１は、インタリーブメ
モリ１４に対する読み書き用アドレス（実アドレス）を
発生する。このアドレス生成回路１１では、上述したイ
ンタリーブブロックに対するインタリーブ規則を表す関
数ｆ（ｉ）と、過去に求めたインタリーブメモリに対す
る論理アドレスとに基づき、ｋ番目のブロックのｉ番目
に出力すべきデータが格納されている読み書き用アドレ
スを算出している。インタリーブメモリ１２は、そのア
ドレスに対して、このｋ番目のブロックのｉ番目に出力
すべきデータを読み出して出力し、それとともに、ｋ＋
１番目のブロックのｉ番目に入力されるデータを書き込
みむ。

【００６０】このような構成のインタリーバ１は、アド
レス生成回路１１の内部で生成するタイミングパルスに
基づき動作する。アドレス生成回路１１は、内部で生成
したタイミング毎にインタリーブメモリ１２をアクセス
するための読み書き用アドレスを生成する。

【００６１】（アドレス生成回路の構成及び動作）つぎ
に、アドレス生成回路１１について、さらに詳細に説明
をする。

【００６２】アドレス生成回路１１では、インタリーブ
メモリ１２に対する論理アドレスであるｆ_k（ｉ）の算
出を、ｆ_k（ｉ）＝ｆ_k-1（ｆ（ｉ））という関係を利用
して行っている。

【００６３】具体的には、配列Ａ｛ｆ_k（ｉ）｛０≦ｉ
＜ｍ×ｎ｝｝を記憶するメモリテーブルと、配列Ｂ｛ｆ
_k-1（ｉ）｝を記憶するメモリテーブルと、ｆ（ｉ）を
演算する演算回路とを用いて、ｆ_k（ｉ）を算出する。
この２つのメモリテーブルは、０〜（ｍ×ｎ−１）まで
のアドレスが設定されている。このアドレスは、配列内
を構成する各データの配置順序を指定するものである。
配列Ａ及び配列Ｂを構成するデータ群は、ｉ｛０≦ｉ＜
ｍ×ｎ｝で初期化されている。

【００６４】（ｋ）ブロック目のｉ番目のデータに対す
る論理アドレスを出力する場合、まず、ｆ（ｉ）が算出
され、このｆ（ｉ）が配列Ｂを記憶するメモリテーブル
のアドレスとして供給され、この配列Ｂから値が読み出
される。そして、この配列Ｂから読み出された値が、配
列Ａを記憶するメモリテーブルのアドレスｉに書き込ま
れる。そして、この配列Ａのアドレスｉに格納される値
が（ｋ）ブロック目のｉ番目の論理アドレスとなる。続
いて、次のブロックに対する処理を行う場合には、配列
Ａの値を配列Ｂにそのまま代入して更新すればよい。例
えば、配列Ｂを記憶するメモリテーブルと、配列Ａを記
憶するメモリテーブルと１ブロック毎に交代すればよ
い。

【００６５】なお、配列Ｂに対するアクセス順序をイン
デックス順序に従う方が回路規模が簡単になるという観
点から、配列Ａの値を配列Ｂにそのまま代入して更新す
るのではなく、配列Ａ｛ｆ_k（ｆ^-1（ｉ））｝を配列Ｂ
に代入して更新するようにしてもよい。ｆ^-1（ｉ）は、
ｆ（ｉ）の逆関数である。

【００６６】具体的に、このような演算を行うことがで
きるアドレス生成回路１１の回路構成を図７に示す。

【００６７】アドレス生成回路１１は、この図７に示す
ように、タイミング制御部２１と、フラグＤ発生回路２
２と、フラグＥ発生回路２３と、インデックスカウンタ
２４と、第１のアドレス用テーブル２５と、第２のアド
レス用テーブル２６と、ｆ′（ｉ）発生回路２７と、第
１のセレクタ２８と、第２のセレクタ２９と、第３のセ
レクタ３０と、第４のセレクタ３１と、第５のセレクタ
３２と、論理アドレス／実アドレス変換回路３４とを有
している。

【００６８】タイミング制御部２１は、アドレス生成回
路１１全体の動作クロックとなるタイミングパルスを生
成する。また、タイミング制御部２１は、このタイミン
グパルスに同期したインタリーブ動作の開始命令である
スタート信号、及び、インタリーブブロックの開始位置
を示すブロック開始位置信号を生成し、出力する。

【００６９】フラグＤ発生回路２２は、０又は１を示す
フラグであるフラグＤを発生する回路である。フラグＤ
発生回路２２には、タイミング制御部２１からのスター
ト信号が供給される。スタート信号は、アドレス生成回
路１１に対する動作開始或いはアドレス生成回路１１を
再起動する場合に発行される命令であり、外部のシステ
ムコントローラ等から発行される。フラグＤ発生回路２
２は、このスタート信号によりフラグＤが０に初期化さ
れ、リセット後の最初のインタリーブブロックのデータ
の処理が完了した時点（すなわち、スタート信号の後、
ブロック開始位置を示すブロック開始位置信号を２回受
けた時点）で、フラグＤが１にセットされる。そして、
以後、処理が停止するまで、このフラグＤを１に保持し
たままにしておく。

【００７０】フラグＥ発生回路２３は、０又は１を示す
フラグであるフラグＥを発生する回路である。フラグＥ
発生回路２３には、ブロック開始位置信号が供給され
る。フラグＥ発生回路２６は、このブロック開始位置信
号によりフラグＥが０に初期化される。また、フラグＥ
発生回路２６は、このブロック開始位置を示すパルスを
受け取る毎に、フラグＥの値を反転させる。

【００７１】インデックスカウンタ２４は、タイミング
制御部２１から供給されるタイミングパルスをインクリ
メントして、インデックス値ｉを発生する。このインデ
ックス値ｉは、スタート信号及びブロック開始位置信号
が供給されると、０に初期化される。インデックスカウ
ンタ２４は、このインデックス値ｉを、ｆ′（ｉ）発生
回路２７及び第１及び第２のアドレス用テーブル２５、
２６に供給する。

【００７２】第１のアドレス用テーブル２５及び第２の
アドレス用テーブル２６は、１インタリーブブロック分
のブロックアドレスのデータを格納することができるテ
ーブルである。第１のアドレス用テーブル２５及び第２
のアドレス用テーブル２６には、内部セルに、それぞれ
＃０から＃（ｍ×ｎ−１）までのテーブルアドレスが設
定されている。第１のアドレス用テーブル２５及び第２
のアドレス用テーブル２６に対して、このアドレスを指
定することにより、そのテーブルアドレスに対してのデ
ータの書き込み及び読み出しをすることができる。ま
た、第１のアドレス用テーブル２５及び第２のアドレス
用テーブル２６には、アウトプット端子ＯＤＴ、インプ
ット端子ＩＤＴ、アドレス端子ＡＤＲが設けられてい
る。

【００７３】ｆ′（ｉ）発生回路２７は、インデックス
カウンタ２４から出力されたインデックスｉが入力され
る。ｆ′（ｉ）は、入力されたインデックス値ｉに対し
て、上述したｆ′（ｉ）を演算する回路である。具体的
な回路構成は、図８に示すように、入力されたインデッ
クスｉに対するｍの剰余を演算する剰余回路４１と、剰
余回路４１の出力にｎを乗算する乗算回路４２と、入力
されたインデックスｉをｍで割ったときの商（整数値）
を演算する除算回路４３と、乗算回路４２の出力と除算
回路４３の出力とを加算する加算回路４４とから構成さ
れる。

【００７４】第１のセレクタ２８は、フラグＥに応じ
て、第１のアドレス用テーブル２５からの出力と第２の
アドレス用テーブル２６からの出力とを切り換えて、い
ずれか一方の出力データを選択して第２のセレクタ２９
に出力する。第１のセレクタ２８は、フラグＥが０であ
れば第１のアドレス用テーブル２５を選択し、フラグＥ
が１であれば第２のアドレス用テーブル２６を選択す
る。

【００７５】第２のセレクタ２９は、フラグＤに応じ
て、インデックスカウンタ２４からの出力と第１のセレ
クタ２８からの出力とを切り換えて、いずれか一方の出
力データを選択して論理アドレス／実アドレス変換回路
３４に出力する。第２のセレクタ２９は、フラグＤが０
であればインデックスカウンタ２４を選択し、フラグＤ
が１であれば第１のセレクタ２８を選択する。

【００７６】第３のセレクタ３０は、フラグＥに応じ
て、ｆ′（ｉ）発生回路２７の出力とインクリメントカ
ウンタ２３の出力とを切り換えて、いずれか一方からの
出力データを選択して、第１のアドレス用テーブル２５
のアドレス端子に出力する。第３のセレクタ３０は、フ
ラグＥが０であればインデックスカウンタ２４を選択
し、フラグＥが１であればｆ′（ｉ）発生回路２７を選
択する。

【００７７】第４のセレクタ３１は、フラグＥに応じ
て、ｆ′（ｉ）発生回路２７の出力とインクリメントカ
ウンタ２３の出力とを切り換えて、いずれか一方からの
出力データを選択して、第２のアドレス用テーブル２６
のアドレス端子に出力する。第４のセレクタ３１は、フ
ラグＥが０であればｆ′（ｉ）発生回路２７を選択し、
フラグＥが１であればインデックスカウンタ２４を選択
する。

【００７８】第５のセレクタ３２は、フラグＥに応じ
て、第１のアドレス用テーブル２５又は第２のアドレス
用テーブル２６を切り換えて、いずれか一方のインプッ
ト端子ＩＤＴに、第２のセレクタ２９からの出力を入力
する。第５のセレクタ３２は、フラグＥが０の場合には
第２のアドレス用テーブル２６を選択し、フラグＥが１
の場合には第１のアドレス用テーブル２５を選択する。

【００７９】論理アドレス／実アドレス変換回路３４
は、第２のセレクタ２９から出力される値を論理アドレ
スｆｋ（ｉ）を、インタリーブメモリ１２に供給する実
アドレスに変換する。

【００８０】次に、このような構成のアドレス生成回路
１１の論理アドレスの出力動作及びアドレス用テーブル
の更新動作について説明をする。

【００８１】フラグＤが０の場合（最初のインタリーブ
ブロックに対する処理の場合）、第２のセレクタ２９が
インデックスカウンタ２４を選択し、インデックスカウ
ンタ２４から出力されるインデックス値ｉがそのまま論
理アドレスとして出力される。

【００８２】フラグＤが１で且つフラグＥが０の場合
（２番目以降のインタリーブブロックに対する処理の場
合）、第３のセレクタ３０がインデックスカウンタ２４
を選択して、インデックスカウンタ２４から出力される
インデックス値ｉが第１のアドレス用テーブル２５のテ
ーブルアドレスとして与えられる。そして、第１のセレ
クタ２８が第１のアドレス用テーブル２５を選択し、イ
ンデックスカウンタ２４から与えられたテーブルアドレ
ス（インデックス値ｉ）により指定されたアドレスに格
納されているデータが、論理アドレスとして出力され
る。

【００８３】フラグＤが１で且つフラグＥが１の場合
（２番目以降のインタリーブブロックに対する処理の場
合）、第４のセレクタ３１がインデックスカウンタ２４
を選択して、インデックスカウンタ２４から出力される
インデックス値ｉが第２のアドレス用テーブル２６のテ
ーブルアドレスとして与えられる。そして、第１のセレ
クタ２８が第２のアドレス用テーブル２６を選択し、イ
ンデックスカウンタ２４から与えられたテーブルアドレ
ス（インデックス値ｉ）により指定されたアドレスに格
納されているデータが、論理アドレスとして出力され
る。

【００８４】また、フラグＥが０の場合、第５のセレク
タ３２が第２のアドレス用テーブル２６を選択し、第２
のセレクタ２９から出力される論理アドレスが第２のア
ドレス用テーブル２６に格納される。すなわち、第１の
アドレス用テーブル２５から出力された論理アドレス値
が、第２のアドレス用テーブル２６に格納される。この
とき、入力データされるデータの格納アドレスは、第４
のセレクタ３１がｆ′（ｉ）発生回路２７を選択するこ
とから、このｆ′（ｉ）発生回路２７から出力される値
により指定される。

【００８５】フラグＥが１の場合、第５のセレクタ３２
が第１のアドレス用テーブル２５を選択し、第２のセレ
クタ２９から出力される論理アドレス値が第１のアドレ
ス用テーブル２５に格納される。すなわち、第２のアド
レス用テーブル２６から出力された論理アドレス値が、
第１のアドレス用テーブル２５に格納される。このと
き、入力データされるデータの格納アドレスは、第３の
セレクタ３０がｆ′（ｉ）発生回路２７を選択すること
から、このｆ′（ｉ）発生回路２７から出力される値に
より指定される。

【００８６】このような動作が行われることによりアド
レス生成回路１１では、配列Ａ｛ｆ _k（ｉ）｛０≦ｉ＜
ｍ×ｎ｝｝を記憶するアドレス用テーブルと、配列Ｂ
｛ｆ_k-1（ｉ）｝を記憶するアドレス用テーブルと、関
数ｆ′（ｉ）を発生する演算回路を用意して、ｆ
_k-1（ｆ（ｉ））を演算し、ｋ番目のインタリーブブロ
ックのｉ番目に出力されるデータの論理アドレスである
ｆ_k（ｉ）を算出することができる。

【００８７】つぎに、アドレス生成回路１１の動作を図
９のタイミングチャートを用いて説明をする。

【００８８】この図９に示すタイミングチャートは、一
例として、２×３のブロックインタリーバに適用した場
合について示している。

【００８９】図９中、（ａ）はブロック開始位置信号、
（ｂ）はインデックスカウンタ２４から出力されるイン
デックス値ｉ、（ｃ）はフラグＤ、（ｄ）はフラグＥ、
（ｅ）は第１のアドレス用テーブル２５の出力値、
（ｆ）は第２のアドレス用テーブル２６の出力値、
（ｇ）は出力される論理アドレス値、（ｈ）は第１のア
ドレス用テーブル２５に入力されるアドレス値、（ｉ）
は第２のアドレス用テーブルに入力されるアドレス値を
それぞれ示している。

【００９０】アドレス生成回路１１は、スタート信号に
よって動作を開始し、タイミングパルスを基準に処理を
行っていく。

【００９１】インデックスカウンタ２４は、タイミング
パルスをインクリメントし、インデックス値ｉを更新し
ていく。インデックス値ｉは、ブロック開始位置信号の
発生タイミングで、その値が０に初期化する。すなわ
ち、２×３ブロックの場合には、０〜５までをカウント
すると、次に０に初期化される。

【００９２】フラグＤは、スタート直後の最初のブロッ
クに対してのみｈｉｇｈとされ、以後はｌｏｗとされ
る。フラグＥは、ブロック毎に交互にｈｉｇｈとｌｏｗ
が切り替えられる。

【００９３】論理アドレス出力は、フラグＤがｈｉｇｈ
となっている最初のブロックでは、その値がインデック
ス値ｉとなる。以後論理アドレス出力は、フラグＥがｌ
ｏｗとなっているときは第１のアドレス用テーブル２５
の出力値となり、フラグＥがｈｉｇｈとなっているとき
は第２のアドレス用テーブル２６の出力値となる。ま
た、第１のアドレス用テーブル２５に与えられるアドレ
ス値は、フラグＥがｌｏｗのときにはインデックス値ｉ
とされ、フラグＥがｈｉｇｈのときにはｆ′（ｉ）とさ
れる。また、第２のアドレス用テーブルに与えられるア
ドレス値は、フラグＥがｈｉｇｈのときにはインデック
ス値ｉとされ、フラグＥがｌｏｗのときにはｆ′（ｉ）
とされる。

【００９４】以上のように本発明を適用したインタリー
バ１によれば、１インタリーブブロック分の１つのイン
タリーブメモリを用いてブロックインタリーブを行うこ
とができ、メモリ容量を削減することができる。

【００９５】アドレス生成回路の変形例つぎに、上述したインタリーバ１内のアドレス生成回路
１１の変形例について説明する。なお、以下の説明する
第１から第３の変形例の説明において、図７に示したア
ドレス生成回路１１に用いられている同一の構成要素に
は、図面に同一の符号を付け、その詳細な説明を省略す
る。

【００９６】（第１の変形例）第１の変形例のアドレス
生成回路は、インタリーブメモリ１２に対する論理アド
レスであるｆ_k（ｉ）の算出を、ｆ_k（ｉ）＝ｆ（ｆ_k-1
（ｉ））という関係を利用して行っている。

【００９７】具体的には、配列Ｃ｛ｆ_k-1（ｉ）｛０
≦ｉ＜ｍ×ｎ｝｝を記憶するメモリテーブルと、ｆ
（ｉ）を演算する演算回路とを用いて、ｆ_k（ｉ）を算
出する。このメモリテーブルは、０〜（ｍ×ｎ−１）ま
でのアドレスが設定されている。このアドレスは、配列
内を構成する各データの配置順序を指定するものであ
る。配列Ａ及び配列Ｂを構成するデータ群は、ｉ｛０≦
ｉ＜ｍ×ｎ｝で初期化されている。

【００９８】ｋブロック目のｉ番目のデータに対する論
理アドレスを出力する場合、インデックスｉが配列Ｃを
記憶するメモリテーブルのアドレスとして供給され、こ
の配列Ｃから値が読み出される。そして、読み出された
値が演算回路に供給されｆ（ｆ_k-1（ｉ））が算出され
る。この演算回路により算出された値が論理アドレスと
して出力される。そして、この演算回路により算出され
た値が、メモリテーブルのアドレスｉに格納され、次の
ブロックの処理に用いられる。

【００９９】このような演算を行うことができる第１の
変形例のアドレス生成回路８０を図１０に示す。

【０１００】アドレス生成回路８０は、この図１０に示
すように、タイミング制御部２１と、フラグＤ発生回路
２２と、インデックスカウンタ２４と、アドレス用テー
ブル８１と、ｆ（ｉ）発生回路８２と、第２のセレクタ
２９と、論理アドレス／実アドレス変換回路３４とを有
している。

【０１０１】アドレス用テーブル８１は、１インタリー
ブブロック分のブロックアドレスのデータを格納するこ
とができるテーブルである。アドレス用テーブル８１に
は、内部セルに、それぞれ＃０から＃（ｎ×ｍ−１）ま
でのテーブルアドレスが設定されており、このアドレス
を指定することにより、所定のテーブルアドレスに対し
てのデータの書き込み及び読み出しをすることができ
る。また、アドレス用テーブル８１には、アウトプット
端子ＯＤＴ、インプット端子ＩＤＴ、アドレス端子ＡＤ
Ｒが設けられている。インプット端子ＩＤＴには、イン
デックスカウンタ２４からのインデックス値ｉが入力さ
れる。インプット端子ＩＤＴには、ｆ（ｉ）発生回路８
２から出力される値が入力される。アウトプット端子Ｏ
ＤＴは、第２のセレクタ２９に接続される。

【０１０２】ｆ（ｉ）発生回路８２は、インデックスカ
ウンタ２４から出力されたインデックス値ｉに対して、
上述したｆ（ｉ）を演算する回路である。具体的な回路
構成は、図１１に示すように、入力されたインデックス
ｉに対するｎの剰余を演算する剰余回路８３と、剰余回
路８３の出力にｍを乗算する乗算回路８４と、入力され
たインデックスｉをｍで割ったときの商（整数値）を演
算する除算回路８５と、乗算回路８４の出力と除算回路
８５の出力とを加算する加算回路８６とから構成され
る。

【０１０３】第２のセレクタ２９は、フラグＤに応じ
て、インデックスカウンタ２４からの出力とアドレス用
テーブル８１からの出力とを切り換えて、いずれか一方
の出力データを選択して論理アドレス／実アドレス変換
回路３４に出力する。第２のセレクタ２９は、フラグＤ
が０であればインデックスカウンタ２４を選択し、フラ
グＤが１であればアドレス用テーブル８１を選択する。

【０１０４】次に、このような構成の第１の変形例のア
ドレス生成回路８０のブロックアドレスの出力動作及び
アドレス用テーブルの更新動作について説明をする。

【０１０５】フラグＤが０の場合（最初のインタリーブ
ブロックに対する処理の場合）、第２のセレクタ２９が
インデックスカウンタ２４を選択し、インデックスカウ
ンタ２４から出力されるインデックス値ｉがそのまま論
理アドレスとして出力される。インデックスカウンタ２
４から与えられたテーブルアドレス（インデックス値
ｉ）により指定されたアドレスに、ｆ（ｉ）発生回路８
２から出力される値が格納されていく。

【０１０６】また、フラグＤが０の場合（２番目以降の
インタリーブブロックに対する処理の場合）、第２のセ
レクタ２９がアドレス用テーブル８１を選択する。そし
て、インデックスカウンタ２４から与えられたテーブル
アドレス（インデックス値ｉ）により指定されたアドレ
スに格納されているデータが、論理アドレスとして出力
される。それとともに、データが出力されるテーブルア
ドレスにｆ（ｉ）発生回路８２から出力される値が格納
されていく。

【０１０７】以上のような動作が行われることにより第
１の変形例のアドレス生成回路８０では、メモリ用テー
ブル８１に配列Ｃ｛ｆ_k-1（ｉ）｝を記憶させ、ｋブロ
ック目のｉ番目のデータの処理をする場合、この配列Ｃ
を論理アドレスとして出力していくとともに、この配列
Ｃをｆ（Ｃ｛ｆ_k-1（ｉ）｝）で更新していくようにす
ることができる。

【０１０８】つぎに、第１の変形例のアドレス生成回路
８０の動作を図１２のタイミングチャートを用いて説明
をする。この図１２に示すタイミングチャートは、一例
として、２×３のブロックインタリーバに適用した場合
について示している。

【０１０９】図１２中、（ａ）はブロック開始位置信
号、（ｂ）はインデックスカウンタ２４から出力される
インデックス値ｉ、（ｃ）はフラグＤ、（ｄ）はアドレ
ス用テーブル８１の出力値、（ｅ）は出力される論理ア
ドレス値、（ｆ）はｆ（ｉ）発生回路８２から発生され
る値をそれぞれ示している。

【０１１０】アドレス生成回路１１は、スタート信号に
よって動作を開始し、タイミングパルスを基準に処理を
行っていく。

【０１１１】インデックスカウンタ２４は、タイミング
パルスをインクリメントし、インデックス値ｉを更新し
ていく。インデックス値ｉは、ブロック開始位置信号の
発生タイミングで、その値が０に初期化する。すなわ
ち、２×３ブロックの場合には、０〜５までをカウント
すると、次に０に初期化される。

【０１１２】フラグＤは、スタート直後の最初のブロッ
クに対してのみｈｉｇｈとされ、以後はｌｏｗとされ
る。

【０１１３】論理アドレス出力は、フラグＤがｈｉｇｈ
となっている最初のブロックでは、その値がインデック
ス値ｉとなる。以後論理アドレス出力は、アドレス用テ
ーブル８１の出力値となる。また、アドレス用テーブル
８１に与えられるアドレス値は、ｆ（ｉ）発生回路８２
から発生される値である。

【０１１４】（第２の変形例）第２の変形例のアドレス
生成回路は、ｆ_k（ｉ）とｆ_k（ｉ−１）との間にある
“ｆ_k（ｉ）＝ｇ（ｆ_k（ｉ−１）＋ｆ_k（１）”という
関係を利用して、インタリーブメモリ１２に対する論理
アドレスであるｆ_k（ｉ）の算出を行っている。ここ
で、ｇ（ｉ）＝ｉ％（ｍ・ｎ）＋ｉ／（ｍ・ｎ）であ
る。また、ｆ_k（０）＝０である。

【０１１５】具体的には、ｆ_k（ｉ−１）の値を格納す
るアドレスレジスタ（ｃｕｒ）と、ｆ_k（１）を格納す
るオフセットレジスタ（ｏｆｆｓｅｔ）と、ｇ（ｉ）を
演算する回路と、ｆ（ｉ）を演算する回路とを用いて、
ｆ_k（ｉ）の算出を行う。その動作アルゴリズムは、以
下のようになる。

【０１１６】なお、Ｙ←Ｘは、Ｙレジスタに、Ｘレジスタの値を代入
することを示している。

【０１１７】具体的に、このようなアルゴリズムを実現
できる第２の変形例のアドレス生成回路９０を図１３に
示す。

【０１１８】アドレス生成回路９０は、この図１３に示
すように、タイミング制御部２１と、Ｄフリップフロッ
プ９１と、アドレスレジスタ９２と、オフセットレジス
タ９３と、加算回路９４と、ｇ（ｉ）発生回路９５と、
ｆ（ｉ）発生回路９６と、セレクタ９９と、論理アドレ
ス／実アドレス変換回路３４とを有している。

【０１１９】アドレスレジスタ９２には、入力端子ＩＤ
Ｔ、出力端子Ｑ、イネーブル端子ＥＮ、クリア端子ＣＬ
Ｒ、リセット端子ＲＳＴが設けられている。アドレスレ
ジスタ９２は、タイミング制御回路２１により生成され
たタイミングパルスがイネーブル端子ＥＮに入力され、
このタイミングパルスが供給されているときに、入力端
子ＩＤＴに入力されてきたデータを受け付けて１クロッ
ク分保持し、その保持しているデータを出力端子Ｑから
出力する。入力データは、ｇ（ｉ）発生回路９５から供
給される。出力データは、論理アドレスとして論理アド
レス／実アドレス変換回路３４及び加算回路９４に供給
される。また、アドレスレジスタ９２には、タイミング
制御回路２１により生成されたブロック開始位置信号が
ＣＬＲ端子に入力される。このクリア端子ＣＬＲにブロ
ック開始位置信号が供給されると、保持しているデータ
をクリアする。また、アドレスレジスタ９２には、タイ
ミング制御回路２１からスタート信号がリセット端子Ｒ
ＳＴに入力される。このリセット端子ＲＳＴにスタート
信号が供給されると、保持しているデータをリセットす
る。

【０１２０】オフセットレジスタ９３には、入力端子
Ｄ、出力端子Ｑ、イネーブル端子ＥＮ、リセット端子Ｒ
ＳＴが設けられている。オフセットレジスタ９３は、タ
イミング制御回路２１により生成されたブロック開始位
置信号がイネーブル端子ＥＮに入力され、このブロック
開始位置信号が供給されているときに、入力端子ＩＤＴ
に入力されてきたデータを受け付けそのデータを保持
し、その保持しているデータを出力する。入力データ
は、セレクタ９９から供給される。出力データは、加算
回路９４及びｆ（ｉ）発生回路９６に供給される。ま
た、オフセットレジスタ９３には、タイミング制御回路
２１からスタート信号がリセット端子ＲＳＴに入力され
る。このリセット端子ＲＳＴにスタート信号が供給され
ると、保持しているデータをリセットする。

【０１２１】加算回路９４は、アドレスレジスタ９２の
出力とオフセットレジスタ９３の出力とを加算する。

【０１２２】ｇ（ｉ）発生回路９５は、加算回路９４の
加算結果ｉに対して、上述したｇ（ｉ）＝ｉ％（ｍ・
ｎ）＋ｉ／（ｍ・ｎ）を演算する回路である。具体的な
回路構成は、図１４に示すように、入力された加算値ｉ
に対する（ｍ・ｍ）の剰余を演算する剰余回路１０１
と、入力された加算値ｉを（ｎ・ｍ）で割ったときの商
（整数値）を演算する除算回路１０２と、剰余回路１０
１の出力と除算回路１０２の出力とを加算する加算回路
１０３とから構成される。このｇ（ｉ）発生回路９５に
より演算された値は、アドレスレジスタ９２の入力端子
ＩＤＴに供給される。

【０１２３】ｆ（ｉ）発生回路９６は、オフセットカウ
ンタ９３から出力された値に対して、上述したｆ（ｉ）
を演算する回路である。具体的な回路構成は、図１１に
示した回路構成と同一である。このｆ（ｉ）発生回路９
６により演算された値は、セレクタ９９に供給される。

【０１２４】セレクタ９９には、値１と、ｆ（ｉ）発生
回路９６の出力値とが入力される。セレクタ９９は、フ
ラグＤ発生回路２２から出力されるフラグＤに応じて、
値１又はｆ（ｉ）発生回路９６の出力値のいずれか一方
を、オフセットレジスタ９３の入力データとして供給す
る。なお、フラグＤ発生回路２２は、スタート信号によ
りフラグＤを０に初期化し、リセット後の最初のインタ
リーブブロックのデータの処理が完了した時点（すなわ
ち、スタート信号の後、ブロック開始位置を示すブロッ
ク開始位置信号を２回受けた時点）で、フラグＤを１に
セットする。そして、以後、処理が停止するまで、この
フラグＤを１に保持したままにしておく。セレクタ９９
は、フラグＤが０のときには値１をオフセットレジスタ
９３に供給し、フラグＤが１のときにはｆ（ｉ）発生回
路９６の出力値をオフセットレジスタ９３に供給する。

【０１２５】Ｄフリップフロップ９１には、タイミング
パルスが入力され、このタイミングパルスを１クロック
分遅延させて、出力データのイネーブル信号を生成し、
出力する。

【０１２６】以下、各レジスタの動作について説明をす
る。

【０１２７】アドレスレジスタ９２は、以下のように動
作をする。（１）スタート信号が供給されると、内部に格納してい
る値を必ず０にクリア（２）インタリーブブロックの先頭タイミングで、内部
に格納している値を０にクリア（３）インタリーブブロ
ックの先頭以外のタイミングで、ｇ（ｉ）発生回路９５
からの出力値が入力され、内部に格納している値を更新オフセットレジスタ９３は、以下のように動作をする。（１）スタート信号が供給されると、内部に格納してい
る値を１にセットする（２）インタリーブブロックの先頭タイミングで、ｆ
（ｉ）発生回路９６からの出力値が入力され、内部に格
納している値を更新

【０１２８】つぎに、第２の変形例のアドレス生成回路
９０の動作を図１５のタイミングチャートを用いて説明
をする。この図１５に示すタイミングチャートは、一例
として、２×３のブロックインタリーバに適用した場合
について示している。

【０１２９】図１５中、（ａ）はブロック開始位置信
号、（ｂ）はインデックス値ｉ、（ｃ）はフラグＤ、
（ｄ）は出力される論理アドレス値、（ｅ）はオフセッ
トレジスタ９６から出力されるオフセット値をそれぞれ
示している。

【０１３０】アドレス生成回路９０は、スタート信号に
よって動作を開始し、タイミングパルスを基準に処理を
行っていく。インデックス値ｉは、ブロック開始位置信
号の発生タイミングで、その値が０に初期化される。す
なわち、２×３ブロックの場合には、０〜５までをカウ
ントすると、次に０に初期化される。

【０１３１】フラグＤは、スタート直後の最初のブロッ
クに対してのみｈｉｇｈとされ、以後はｌｏｗとされ
る。

【０１３２】論理アドレス出力は、フラグＤがｈｉｇｈ
となっている最初のブロックでは、その値がインデック
ス値ｉとなる。以後論理アドレス出力は、アドレスレジ
スタ９２の出力値となる。また、オフセットレジスタ９
６に与えられるアドレス値は、ｆ（ｉ）発生回路８２か
ら発生される値である。

【０１３３】（第３の変形例）第３の変形例は、発生す
る論理アドレスの値を、一定のブロック周期毎にリセッ
トするリセット機能を設けたアドレス生成回路である。

【０１３４】図７に示したアドレス生成回路１１、図１
０に示した第１の変形例のアドレス生成回路８０、及
び、図１３に示した第２の変形例のアドレス生成回路９
０では、動作開始時後の最初のインタリーブロックをイ
ンタリーブメモリ１２に書き込む場合、インデックスｉ
をそのまま論理アドレスとして出力している。すなわ
ち、論理アドレスの初期値としてｉを与えている。ここ
で、各アドレス生成回路は、ｋ番目のインタリーブブロ
ックに対する論理アドレスとして、ｆ_k（ｉ）を出力す
るが、このｆ_k（ｉ）は、一定の周期性を有している。
すなわち、ｆ_k（ｉ）＝ｉとなる場合が周期的に現れ
る。この第３の変形例は、処理を行ったインタリーブブ
ロックの数をカウントし、そのカウント値が一定の値と
なったときに、強制的に論理アドレスを初期値にリセッ
トする。このように一定の周期毎に強制的に発生する論
理アドレスを初期値にリセットすることによって、例え
ば、信号処理を行っている最中に何らかの原因でエラー
が発生し、正確な論理アドレスが算出できなくなった場
合であっても、そのエラー伝搬がその周期以上は続かな
いようにすることができる。

【０１３５】関数ｆ_k（ｉ）が周期性を持つことの証明
の概要を示す。

【０１３６】まず、関数ｆ_k（ｉ）は、次の２つの性質
を持つ。（１）ｆ_k（ｉ）＝ｆ_k（ｊ） (ｉ≠ｊ)となるｉ、ｊ、
ｋは存在しない。

【０１３７】存在するとインタリーブ処理においてデー
タを書き潰してしまうことから明らかである。（２）ｆ_k（ｉ）＝ｆ_l（ｉ）となるｋ、ｌ、ｉが存在す
る。ｆｋ、ｆｌの定義域、値域は有限のため、必ずｆ_k
（ｉ）＝ｆ_l（ｉ）となるｋ、ｌ、ｉが存在する。

【０１３８】（１）により０≦ｉ，ｊ＜ｍ×ｎをnodeと
して、ｊ←ｉ（ｊ＝ｆ_k（ｉ）が成立するとき）を有向
branchとする有向graphにおいて、合流するpathが存在
しないことが言える。また（２）により先の有向graph
における有向branchは必ず有限個の閉loopを形成するこ
とが分かる。

【０１３９】以上によりｆ_k（ｉ）は、各々の閉loopの
要素数の最小公倍数を周期とする周期性を持つことが言
える。

【０１４０】次に、周期ｐを求めるためのアルゴリズム
例を示す。（ステップＳ１）サイズｍ×ｎのテーブルＴを用意し、
Ｔ［ｉ］＝ｉとなるようにリセットする。（ステップＳ２）ｋ← １（ステップＳ３）ｆｏｒ（ｉ＝０；ｉ＜ｍ；ｉ＋＋）Ｔ
［ｉ］＝f（Ｔ［ｉ］）；（ステップＳ４）全てのｉについてＴ［ｉ］＝ｉならば
ｋが求める周期ｐ₀になっていなければ、ｋ←ｋ＋１を
して、（ステップＳ３）に戻る。

【０１４１】以上のようなステップＳ１〜ステップＳ４
までの処理を行うことによって周期ｐが求められる。ま
た、周期ｐを求めるための他のアルゴリズム例を示す。（ステップＳ１１）サイズｍ×ｎのテーブルＴを用意
し、全てのエントリを０にリセットする。（ステップＳ１２）サイズｍ×ｎテーブルＬを用意し、
全てのエントリを１にリセットする。（ステップＳ１３）ｋ←０；（ステップＳ１４）Ｔ［ｉ］＝＝０となる最小のｉ（０
≦ｉ＜ｍ×ｎ）に対して、以下の処理を行う。（ステップＳ１５）Ｔ［ｉ］←１（ステップＳ１６）ｉ←ｆ（ｉ）（ステップＳ１７）ｋ＋＋（ステップＳ１８）Ｔ［ｉ］＝＝０ならばステップＳ１
５へ戻り、Ｔ［ｉ］＝＝１ならばＬ［ｉ］＝＝ｋとして
ステップＳ１３に戻る。（ステップＳ１９）全てのｉ（０≦ｉ＜ｍ×ｎ）に対し
てＴ［ｉ］＝＝１となったときのＬ［ｉ］の最小公倍数
を求める。この最小公倍数が周期ｐとなる。

【０１４２】このようなリセット機能を具体的に適用し
た回路構成例を図１６〜図１８に示す。

【０１４３】図１６は、図７に示したアドレス生成回路
１１にリセット機能を設けた回路例である。この場合、
インタリーブブロックの開始位置を示すパルスを１周期
分カウントする周期カウンタ１１０を設ける。そして、
この周期カウンタ１１０から出力されるパルスを、フラ
グＤ生成回路２２に供給する。フラグＤ生成回路２２
は、周期カウンタ１１０からパルスが供給されると、フ
ラグＤを１とする。このように動作することによって、
１周期毎に、第２のセレクタ２９がインデックスカウン
タ２４から出力されたインデックス値ｉがそのまま論理
アドレスとして出力される。インデックス値ｉがそのま
ま論理アドレスとして出力されることによって、各回路
に以後起動時と同様の動作を行わせることができる。

【０１４４】図１７は、図１０に示した第１の変形例の
アドレス生成回路８０にリセット機能を設けた回路例で
ある。

【０１４５】この場合も同様に、インタリーブブロック
の開始位置を示すパルスを１周期分カウントする周期カ
ウンタ１１０を設ける。そして、この周期カウンタ１１
０から出力されるパルスを、フラグＤ生成回路２２に供
給する。フラグＤ生成回路２２は、周期カウンタ１１０
からパルスが供給されると、フラグＤを１とする。この
ようにすることによって、１周期毎に、第２のセレクタ
２９がインデックスカウンタ２４から出力されたインデ
ックス値ｉがそのまま論理アドレスとして出力される。
インデックス値ｉがそのまま論理アドレスとして出力さ
れることによって、各回路に以後起動時と同様の動作を
行わせることができる。

【０１４６】図１８は、図１３に示した第２の変形例の
アドレス生成回路９０にリセット機能を設けた回路例で
ある。

【０１４７】この場合、インタリーブブロックの開始位
置を示すパルスを１周期分カウントする周期カウンタ１
１０を設ける。そして、この周期カウンタ１１０からパ
ルスが出力されたタイミングで、ベアドレスレジスタ９
２及びオフセットレジスタ９３を以下のように制御す
る。

【０１４８】このようにすることによって、１周期毎に、第２のセレ
クタ２９がインデックスカウンタ２４から出力されたイ
ンデックス値ｉがそのまま論理アドレスとして出力され
る。インデックス値ｉがそのまま論理アドレスとして出
力されることによって、各回路に以後起動時と同様の動
作を行わせることができる。

【０１４９】

【発明の効果】本発明にかかるインタリーブ装置及びイ
ンタリーブ方法では、ｋ−１番目以前のインタリーブブ
ロックのｉ番目に配置されたデータが格納されていたア
ドレスに基づき、ｋ番目のインタリーブブロックのｉ番
目に読み出されるデータのアドレスを算出し、算出した
このアドレスからｋ番目に出力されるインタリーブブロ
ックのｉ番目のデータを読み出すとともに、ｋ＋１番目
に入力されるインタリーブブロックのｉ番目のデータを
算出した上記アドレスに書き込む。

【０１５０】このことにより本発明では、インタリーブ
を行う際に用いられるインタリーブメモリを削減するこ
とができる。

【図面の簡単な説明】

【図１】ブロックインタリーバにおけるインタリーブ規
則について説明をする図である。

【図２】ｍ×ｎ個のデータが格納可能なインタリーブメ
モリに付けられた論理アドレスについて説明をするため
の図である

【図３】１つの論理アドレスに対して、データの読み出
し及び書き込みを同時に行うことを説明するための図で
ある。

【図４】２×３のブロックインタリーブを行うインタリ
ーバの動作を説明するための図である

【図５】上記２×３のブロックインタリーブを行ったと
きに用いられるアドレスを示す図である。

【図６】インタリーバの構成図である。

【図７】アドレス生成回路の構成図である。

【図８】ｆ^-1（ｉ）発生回路の構成図である。

【図９】アドレス生成回路の動作を示すタイミングチャ
ートである。。

【図１０】第１の変形例のアドレス生成回路の構成図で
ある。

【図１１】ｆ（ｉ）発生回路の構成図である。

【図１２】上記第１の変形例のアドレス生成回路の動作
を示すタイミングチャートである。

【図１３】第２の変形例のアドレス生成回路の構成図で
ある。

【図１４】ｇ（ｉ）発生回路の構成図である。

【図１５】上記第２の変形例のアドレス生成回路の動作
を示すタイミングチャートである。

【図１６】図７で示したアドレス生成回路にリセット機
能を設けた第３の変形例のアドレス生成回路の構成図で
ある。

【図１７】図１０で示した第１の変形例のアドレス生成
回路にリセット機能を設けた第３の変形例のアドレス生
成回路の構成図である。

【図１８】図１０で示した第１の変形例のアドレス生成
回路にリセット機能を設けた第３の変形例のアドレス生
成回路の構成図である。

【図１９】連接符号について説明するための概念図であ
る。

【図２０】デジタル衛星放送で用いられるエラー訂正処
理を説明するための図である。

【図２１】デジタル衛星放送で用いられるインタリーバ
について説明するための図である。

【図２２】インタリーバによるバースエラーの分散につ
いて説明するための図である。

【図２３】インタリーブメモリに対するアクセス順序に
ついて説明をするための図である。

【図２４】２×３のブロックを用いるインタリーバのイ
ンタリーブメモリに対するアクセス順序について説明を
するための図である。

【図２５】ダブルバッファ方式のインタリーバの構成図
である。

【符号の説明】

１インタリーバ、１１，８０，９０アドレス生成回
路、１２入力バッファ、１３ダミーデータセレク
タ、１４インタリーブメモリ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B001 AB02 AC05 AD06 AE04 5J065 AA03 AB01 AC02 AE06 AF03 AG06 AH02 AH03 AH04 AH06 AH17 5K014 AA01 BA00 FA16 GA02

Claims

【特許請求の範囲】

【請求項１】ｍ×ｎ個のデータからなるインタリーブ
ブロック単位でブロックインタリーブを行うインタリー
ブ装置において、０〜（ｍ×ｎ−１）までの論理アドレスが設定され、１
インタリーブブロック分のデータを格納可能なインタリ
ーブメモリと、入力されたデータを上記インタリーブメモリに書き込
み、上記インタリーブメモリに書き込まれているデータ
を所定のインタリーブ規則に従い読み出すメモリ制御部
とを備え、上記メモリ制御部は、ｋ番目のインタリーブブロックのｉ番目に出力されるデ
ータの論理アドレスを関数ｆ_k（ｉ）＝ｆ（ｆ
_k-1（i））に基づき算出し、この論理アドレスと同一の
アドレスにｋ＋１番目のインタリーブブロックのｉ番目
に入力されるデータを書き込むことを特徴とするインタ
リーブ装置。ここで、ｆ（ｉ）＝ｎ×（ｉ％ｍ）＋（ｉ
／ｍ）とし、このｆ（ｉ）に対してｆ _k（ｉ）は以下の
ような関係を有する。ｆ₂（ｉ）＝ｆ（ｆ（ｉ））ｆ₃（ｉ）＝ｆ（ｆ₂（ｉ））ｆ₄（ｉ）＝ｆ（ｆ₃（ｉ））・・・ｆ_k-1（ｉ）＝ｆ（ｆ_k-2（ｉ））ｆ_k（ｉ）＝ｆ（ｆ_k-1（i））また、ｍ，ｎは、１以上の整数であり、（ｘ％ｙ）とは
ｘをｙで割った余りを表し、（ｘ／ｙ）とは、ｘをｙで
割った商の整数部分を表す。
【請求項２】上記メモリ制御部は、ｆ（ｉ）を演算するｆ（ｉ）発生回路と、０〜（ｍ×ｎ−１）までのテーブルアドレスが設定さ
れ、上記テーブルアドレス順に配列｛ｆ_k-1（ｉ）｝を
格納する第１のテーブルと、０〜（ｍ×ｎ−１）までのテーブルアドレスが設定さ
れ、上記テーブルアドレス順に配列｛ｆ_k（ｉ）｝を格
納する第２のテーブルとを有し、ｆ_k-1（ｆ（ｉ））を演算することにより、ｋ番目のイ
ンタリーブブロックのｉ番目に出力されるデータの論理
アドレスであるｆ_k（ｉ）を算出することを特徴とする
請求項１記載のインタリーブ装置。
【請求項３】上記メモリ制御部は、ｆ（ｉ）を演算するｆ（ｉ）発生回路と、０〜（ｍ×ｎ−１）までのテーブルアドレスが設定さ
れ、上記テーブルアドレス順に配列｛ｆ_k-1（ｉ）｝を
格納する第３のテーブルとを有し、ｆ（ｆ_k-1（ｉ））を演算することにより、ｋ番目のイ
ンタリーブブロックのｉ番目に出力されるデータの論理
アドレスであるｆ_k（ｉ）を算出することを特徴とする
請求項１記載のインタリーブ装置。
【請求項４】上記メモリ制御部は、ｆ（ｉ）を演算するｆ（ｉ）発生回路と、ｇ（ｉ）＝ｉ％（ｍ・ｎ）＋ｉ／（ｍ・ｎ）を算出する
ｇ（ｉ）発生回路と、ｆ_k（ｉ−１）を格納する第１のレジスタと、ｆ_k（１）を格納する第２のレジスタとを有し、ｇ（ｆ_k（ｉ−１）＋ｆ_k（１））を演算することによ
り、ｋ番目のインタリーブブロックのｉ番目に出力され
るデータの論理アドレスであるｆ_k（ｉ）を算出するこ
とを特徴とする請求項１記載のインタリーブ装置。
【請求項５】１番目のインタリーブブロックのｉ番目
にインタリーブメモリに入力される論理アドレスの初期
値を設定しておくことを特徴とする請求項１記載のイン
タリーブ装置。
【請求項６】１番目のインタリーブブロックのｉ番目
にインタリーブメモリに入力される論理アドレスをｉと
することを特徴とする請求項５記載のインタリーブ装
置。
【請求項７】一定数のインタリーブブロック毎に、論
理アドレスを上記初期値にリセットすることを特徴とす
る請求項５記載のインタリーブ装置。
【請求項８】ｍ×ｎ個のデータからなるインタリーブ
ブロック単位でブロックインタリーブを行うインタリー
ブ方法において、上記インタリーブメモリには、０〜（ｍ×ｎ−１）まで
の論理アドレスが設定され、入力されたデータをインタリーブメモリに書き込み、こ
のインタリーブメモリに書き込まれているデータを所定
のインタリーブ規則に従い読み出すときに、ｋ番目のインタリーブブロックのｉ番目に出力されるデ
ータの論理アドレスを関数ｆ_k（ｉ）＝ｆ（ｆ
_k-1（i））に基づき算出し、この論理アドレスと同一の
アドレスにｋ＋１番目のインタリーブブロックのｉ番目
に入力されるデータを書き込むことを特徴とするインタ
リーブ方法。ここで、ｆ（ｉ）＝ｎ×（ｉ％ｍ）＋（ｉ
／ｍ）とし、このｆ（ｉ）に対してｆ _k（ｉ）は以下の
ような関係を有する。ｆ₂（ｉ）＝ｆ（ｆ（ｉ））ｆ₃（ｉ）＝ｆ（ｆ₂（ｉ））ｆ₄（ｉ）＝ｆ（ｆ₃（ｉ））・・・ｆ_k-1（ｉ）＝ｆ（ｆ_k-2（ｉ））ｆ_k（ｉ）＝ｆ（ｆ_k-1（i））また、ｍ，ｎは、１以上の整数であり、（ｘ％ｙ）とは
ｘをｙで割った余りを表し、（ｘ／ｙ）とは、ｘをｙで
割った商の整数部分を表す。
【請求項９】ｆ_k-1（ｆ（ｉ））を演算することによ
り、ｋ番目のインタリーブブロックのｉ番目に出力され
るデータの論理アドレスであるｆ_k（ｉ）を算出するこ
とを特徴とする請求項８記載のインタリーブ方法。
【請求項１０】ｆ（ｆ_k-1（ｉ））を演算することに
より、ｋ番目のインタリーブブロックのｉ番目に出力さ
れるデータの論理アドレスであるｆ_k（ｉ）を算出する
ことを特徴とする請求項８記載のインタリーブ方法。
【請求項１１】ｇ（ｆ_k（ｉ−１）＋ｆ_k（１））を演
算することにより、ｋ番目のインタリーブブロックのｉ
番目に出力されるデータの論理アドレスであるｆ
_k（ｉ）を算出することを特徴とする請求項８記載のイ
ンタリーブ方法。
【請求項１２】１番目のインタリーブブロックのｉ番
目にインタリーブメモリに入力されるデータ対する論理
アドレスの初期値を設定しておくことを特徴とする請求
項８記載のインタリーブ方法。
【請求項１３】１番目のインタリーブブロックのｉ番
目にインタリーブメモリに入力される論理アドレスをｉ
とすることを特徴とする請求項１２記載のインタリーブ
方法。
【請求項１４】一定数のインタリーブブロック毎に、
論理アドレスを上記初期値にリセットすることを特徴と
する請求項１２記載のインタリーブ方法。