JP3123182B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- polysilicon film
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に駆動能力を向上させたポリシリコン
薄膜トランジスタ（ＴＦＴ）及びその製造方法に関する
ものである。
造方法に係り、特に駆動能力を向上させたポリシリコン
薄膜トランジスタ（ＴＦＴ）及びその製造方法に関する
ものである。
【０００２】
【従来の技術】近年、アクティブ層をポリシリコン（ｐ
ｏｌｙ−Ｓｉ）等からなる薄膜にした構造の薄膜トラン
ジスタ（ＴＦＴ）がＬＣＤ（液晶表示装置）駆動やＳＲ
ＡＭ等のメモリの負荷として用いられる。
ｏｌｙ−Ｓｉ）等からなる薄膜にした構造の薄膜トラン
ジスタ（ＴＦＴ）がＬＣＤ（液晶表示装置）駆動やＳＲ
ＡＭ等のメモリの負荷として用いられる。
【０００３】このようなＴＦＴは、基本的にはゲート電
極上に形成されたゲート絶縁膜、ソース／ドレイン領域
を有する半導体薄膜、そしてソース／ドレインの各電極
から構成される。
極上に形成されたゲート絶縁膜、ソース／ドレイン領域
を有する半導体薄膜、そしてソース／ドレインの各電極
から構成される。
【０００４】図３に従来のＴＦＴの製造工程の一例を示
す。まず、図３（ａ）に示すように、ＳｉＯ2等の絶縁
基板１上にｐｏｌｙ−Ｓｉからなるゲート電極２を形成
した後、ＳｉＯ2等からなるゲート絶縁膜３、その上に
約４０ｎｍのポリシリコン（ｐｏｌｙ−Ｓｉ）膜４を形
成する。
す。まず、図３（ａ）に示すように、ＳｉＯ2等の絶縁
基板１上にｐｏｌｙ−Ｓｉからなるゲート電極２を形成
した後、ＳｉＯ2等からなるゲート絶縁膜３、その上に
約４０ｎｍのポリシリコン（ｐｏｌｙ−Ｓｉ）膜４を形
成する。
【０００５】次に、図３（ｂ）に示すように、熱酸化に
よりｐｏｌｙ−Ｓｉ膜４の表面を酸化して２０〜３０ｎ
ｍのＳｉＯ2膜５を形成する。この酸化は１０〜２０ｎ
ｍの厚さのｐｏｌｙ−Ｓｉ膜４ａを残存させる。
よりｐｏｌｙ−Ｓｉ膜４の表面を酸化して２０〜３０ｎ
ｍのＳｉＯ2膜５を形成する。この酸化は１０〜２０ｎ
ｍの厚さのｐｏｌｙ−Ｓｉ膜４ａを残存させる。
【０００６】次に、図３（ｃ）に示すように、ＳｉＯ2
膜５上で、しかもゲート電極２上方にレジスト６を配
し、そのレジスト６をマスクとしてＢＦ2 +をイオン注入
（ＩＩ）してソース領域７ａ、ドレイン領域７ｂをｐｏ
ｌｙ−Ｓｉ膜４ａ内に形成する。この後、レジストを除
去し、図示はしないが層間絶縁膜を形成し、コンタクト
ホールを開孔し、コンタクト用のＡｌ電極を形成し、最
後にパッシベーションｐ（プラズマ）−ＳｉＮを堆積
し、シンターを行なうことにより、ｐｏｌｙ−ＳｉＴＦ
Ｔの水素化を行ってＴＦＴを完成させていた。
膜５上で、しかもゲート電極２上方にレジスト６を配
し、そのレジスト６をマスクとしてＢＦ2 +をイオン注入
（ＩＩ）してソース領域７ａ、ドレイン領域７ｂをｐｏ
ｌｙ−Ｓｉ膜４ａ内に形成する。この後、レジストを除
去し、図示はしないが層間絶縁膜を形成し、コンタクト
ホールを開孔し、コンタクト用のＡｌ電極を形成し、最
後にパッシベーションｐ（プラズマ）−ＳｉＮを堆積
し、シンターを行なうことにより、ｐｏｌｙ−ＳｉＴＦ
Ｔの水素化を行ってＴＦＴを完成させていた。
【０００７】
【発明が解決しようとする課題】上記方法によって得ら
れた構造のｐｏｌｙ−Ｓｉ ＴＦＴは、ソース領域７ａ
とドレイン領域７ｂ間のチャネル領域のｐｏｌｙ−Ｓｉ
膜厚は１０〜２０ｎｍと薄くでき、リーク電流が小と良
好である。しかしながら、ソース領域７ａとドレイン領
域７ｂもチャネル領域の厚さと同様に薄いため、ソース
（Ｓ）／ドレイン（Ｄ）の寄生抵抗が増大し、ＯＮ電流
が低下する。
れた構造のｐｏｌｙ−Ｓｉ ＴＦＴは、ソース領域７ａ
とドレイン領域７ｂ間のチャネル領域のｐｏｌｙ−Ｓｉ
膜厚は１０〜２０ｎｍと薄くでき、リーク電流が小と良
好である。しかしながら、ソース領域７ａとドレイン領
域７ｂもチャネル領域の厚さと同様に薄いため、ソース
（Ｓ）／ドレイン（Ｄ）の寄生抵抗が増大し、ＯＮ電流
が低下する。
【０００８】そこで、本発明は、低リーク電流を保持し
た状態で、ソース／ドレインの寄生抵抗を低下させてＯ
Ｎ電流を増大させたポリシリコン薄膜トランジスタを製
造することを目的とする。
た状態で、ソース／ドレインの寄生抵抗を低下させてＯ
Ｎ電流を増大させたポリシリコン薄膜トランジスタを製
造することを目的とする。
【０００９】
【課題を解決するための手段】上記課題は本発明によれ
ば、絶縁基板上に形成されたポリシリコン薄膜トランジ
スタであって、ソース領域及びドレイン領域を有する前
記ポリシリコン膜表面上に窒化膜を有し、チャネル領域
を有するポリシリコン膜の膜厚が、表面上に前記窒化膜
を有する前記ポリシリコン膜の膜厚より薄く且つ該チャ
ネル領域を有するポリシリコン膜表面に酸化膜が形成さ
れてなることを特徴とする半導体装置によって解決され
る。
ば、絶縁基板上に形成されたポリシリコン薄膜トランジ
スタであって、ソース領域及びドレイン領域を有する前
記ポリシリコン膜表面上に窒化膜を有し、チャネル領域
を有するポリシリコン膜の膜厚が、表面上に前記窒化膜
を有する前記ポリシリコン膜の膜厚より薄く且つ該チャ
ネル領域を有するポリシリコン膜表面に酸化膜が形成さ
れてなることを特徴とする半導体装置によって解決され
る。
【００１０】更に、上記課題は本発明によれば、絶縁基
板上にゲート電極、ゲート絶縁膜及びポリシリコン膜を
順次形成する工程、前記ポリシリコン膜表面を薄く窒化
して窒化膜を形成する工程、前記ゲート電極上方の窒化
膜部及びポリシリコン膜部の一部を除去して溝を形成す
る工程、前記溝内に窒化膜を形成した後、該酸化膜をマ
スクとしてイオン注入しソース領域及びドレイン領域を
ポリシリコン膜内に形成する工程、を含むことを特徴と
する半導体装置の製造方法によって解決される。
板上にゲート電極、ゲート絶縁膜及びポリシリコン膜を
順次形成する工程、前記ポリシリコン膜表面を薄く窒化
して窒化膜を形成する工程、前記ゲート電極上方の窒化
膜部及びポリシリコン膜部の一部を除去して溝を形成す
る工程、前記溝内に窒化膜を形成した後、該酸化膜をマ
スクとしてイオン注入しソース領域及びドレイン領域を
ポリシリコン膜内に形成する工程、を含むことを特徴と
する半導体装置の製造方法によって解決される。
【００１１】
【作用】本発明によれば、絶縁基板上に形成されるポリ
シリコン（ｐｏｌｙ−Ｓｉ）ＴＦＴにおいて、図２
（ａ）に示すように、ポリシリコン膜１４の表面に急速
窒化（ＲＴＮ）法を用いて非常に薄く窒化膜１６を形成
した後、ゲート電極１２上方のｐｏｌｙ−Ｓｉ膜１４
（窒化膜１６も）を一部除去し、その部分に酸化膜（Ｓ
ｉＯ2膜）１５を形成しているため、チャネル部ではポ
リシリコン膜１４の厚さを薄く、ソース（Ｓ）、ドレイ
ン（Ｄ）部ではポリシリコン膜１４の厚さを厚くするこ
とができるため、リーク電流を小にし、しかもソース、
ドレイン領域の寄生抵抗を低減できるため、ＯＮ電流も
改善することができる。
シリコン（ｐｏｌｙ−Ｓｉ）ＴＦＴにおいて、図２
（ａ）に示すように、ポリシリコン膜１４の表面に急速
窒化（ＲＴＮ）法を用いて非常に薄く窒化膜１６を形成
した後、ゲート電極１２上方のｐｏｌｙ−Ｓｉ膜１４
（窒化膜１６も）を一部除去し、その部分に酸化膜（Ｓ
ｉＯ2膜）１５を形成しているため、チャネル部ではポ
リシリコン膜１４の厚さを薄く、ソース（Ｓ）、ドレイ
ン（Ｄ）部ではポリシリコン膜１４の厚さを厚くするこ
とができるため、リーク電流を小にし、しかもソース、
ドレイン領域の寄生抵抗を低減できるため、ＯＮ電流も
改善することができる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１３】図１及び図２は、本発明に係るｐｏｌｙ−
Ｓｉ ＴＦＴ及びその製造方法を適用した一実施例をそ
れぞれ示す断面図及び工程断面図である。
Ｓｉ ＴＦＴ及びその製造方法を適用した一実施例をそ
れぞれ示す断面図及び工程断面図である。
【００１４】本発明に係るｐｏｌｙ−Ｓｉ ＴＦＴは、
図１に示すように絶縁基板１１上に形成されたゲート電
極１２、絶縁基板１１とゲート電極１２を覆うゲート絶
縁膜１３、アクティブ層としてのポリシリコン（ｐｏｌ
ｙ−Ｓｉ）膜１４、ｐｏｌｙ−Ｓｉ膜１４の表面を窒化
して形成した窒化膜（ＳｉＮ）１６、ゲート電極１２上
方で且つｐｏｌｙ−Ｓｉ膜の一部を除去して形成された
ＳｉＯ2膜１５、層間絶縁膜１８、取り出し電極２０、
そして上面を覆うプラズマ窒化膜（ＳｉＮ）２１から構
成されている。
図１に示すように絶縁基板１１上に形成されたゲート電
極１２、絶縁基板１１とゲート電極１２を覆うゲート絶
縁膜１３、アクティブ層としてのポリシリコン（ｐｏｌ
ｙ−Ｓｉ）膜１４、ｐｏｌｙ−Ｓｉ膜１４の表面を窒化
して形成した窒化膜（ＳｉＮ）１６、ゲート電極１２上
方で且つｐｏｌｙ−Ｓｉ膜の一部を除去して形成された
ＳｉＯ2膜１５、層間絶縁膜１８、取り出し電極２０、
そして上面を覆うプラズマ窒化膜（ＳｉＮ）２１から構
成されている。
【００１５】上記ＴＦＴ構造でゲート電極上方のｐｏｌ
ｙ−Ｓｉ膜１４の厚さＷ１を約１５ｎｍとし、その両側
のｐｏｌｙ−Ｓｉ膜１４の厚さＷ２を約３０〜３５ｎ
ｍ、その表面の窒化膜１６の厚さを５〜１０ｎｍ程度と
した。
ｙ−Ｓｉ膜１４の厚さＷ１を約１５ｎｍとし、その両側
のｐｏｌｙ−Ｓｉ膜１４の厚さＷ２を約３０〜３５ｎ
ｍ、その表面の窒化膜１６の厚さを５〜１０ｎｍ程度と
した。
【００１６】このようなｐｏｌｙ−Ｓｉ ＴＦＴは、ｐ
ｏｌｙ−Ｓｉ膜１４のチャネル部（厚さＷ１の部分）は
薄くなっているため、リーク電流を小にし、一方ソース
／ドレイン領域（厚さＷ２の部分）は厚く形成されてい
るため、寄生抵抗の増大が抑制され、ＯＮ電流が改善さ
れる。
ｏｌｙ−Ｓｉ膜１４のチャネル部（厚さＷ１の部分）は
薄くなっているため、リーク電流を小にし、一方ソース
／ドレイン領域（厚さＷ２の部分）は厚く形成されてい
るため、寄生抵抗の増大が抑制され、ＯＮ電流が改善さ
れる。
【００１７】以下、図１に示したｐｏｌｙ−Ｓｉ ＴＦ
Ｔの製造方法を図２に基づいて説明する。
Ｔの製造方法を図２に基づいて説明する。
【００１８】まず、図２（ａ）に示すように、ＳｉＯ2
からなる絶縁基板１１上に、Ｐ+ｐｏｌｙ−Ｓｉからな
るゲート電極１２をＣＶＤ法によるｐｏｌｙ−Ｓｉの堆
積、ＢＦ２+のイオン注入、リソグラフィ技術によるパ
ターンニングによって形成し、その後全面に約３０ｎｍ
の厚さにＳｉＯ2からなるゲート絶縁膜１３を形成す
る。次に、ゲート絶縁膜１３上にＣＶＤ法によって５５
０℃の温度、０．６Ｔｏｒｒの温度でアモルファス（非
晶質）シリコン（ａ−Ｓｉ）を堆積し、そのａ−Ｓｉを
６００℃の温度で１０時間アニールすることにより、固
相結晶化する。ポリシリコン（ｐｏｌｙ−Ｓｉ）膜１４
は４０ｎｍの厚さである。その後表面を１０５０℃の温
度で急速窒化（ＲＴＮ）を行い、５〜１０ｎｍの厚さの
窒化膜１６を形成する。
からなる絶縁基板１１上に、Ｐ+ｐｏｌｙ−Ｓｉからな
るゲート電極１２をＣＶＤ法によるｐｏｌｙ−Ｓｉの堆
積、ＢＦ２+のイオン注入、リソグラフィ技術によるパ
ターンニングによって形成し、その後全面に約３０ｎｍ
の厚さにＳｉＯ2からなるゲート絶縁膜１３を形成す
る。次に、ゲート絶縁膜１３上にＣＶＤ法によって５５
０℃の温度、０．６Ｔｏｒｒの温度でアモルファス（非
晶質）シリコン（ａ−Ｓｉ）を堆積し、そのａ−Ｓｉを
６００℃の温度で１０時間アニールすることにより、固
相結晶化する。ポリシリコン（ｐｏｌｙ−Ｓｉ）膜１４
は４０ｎｍの厚さである。その後表面を１０５０℃の温
度で急速窒化（ＲＴＮ）を行い、５〜１０ｎｍの厚さの
窒化膜１６を形成する。
【００１９】次に、ゲート電極１２上のｐｏｌｙ−Ｓｉ
膜１４部を露出するようにレジスト（図示せず）を塗布
した後、レジストをマスクとして例えばホットリン酸に
よるウエットエッチングによりゲート上方のｐｏｌｙ−
Ｓｉの窒化層とｐｏｌｙ−Ｓｉの一部を除去する（図２
（ｂ））。
膜１４部を露出するようにレジスト（図示せず）を塗布
した後、レジストをマスクとして例えばホットリン酸に
よるウエットエッチングによりゲート上方のｐｏｌｙ−
Ｓｉの窒化層とｐｏｌｙ−Ｓｉの一部を除去する（図２
（ｂ））。
【００２０】次に、図２（ｃ）に示すように、８００〜
８５０℃の温度で、例えばウェット酸化を行い約２０〜
２５ｎｍの厚さのＳｉＯ2膜１５を形成する（この際、
ゲート上以外のｐｏｌｙ−Ｓｉ層表面は窒化されている
のでゲート上に比べてそれ程酸化されない）。ＳｉＯ2
膜１５を形成した後、このＳｉＯ2膜１５をマスクとし
てＢＦ2 +をイオン注入しアニールすることによって、ポ
リシリコン（ｐｏｌｙ−Ｓｉ）膜１４にソース（Ｓ）、
ドレイン（Ｄ）の各領域を形成する。
８５０℃の温度で、例えばウェット酸化を行い約２０〜
２５ｎｍの厚さのＳｉＯ2膜１５を形成する（この際、
ゲート上以外のｐｏｌｙ−Ｓｉ層表面は窒化されている
のでゲート上に比べてそれ程酸化されない）。ＳｉＯ2
膜１５を形成した後、このＳｉＯ2膜１５をマスクとし
てＢＦ2 +をイオン注入しアニールすることによって、ポ
リシリコン（ｐｏｌｙ−Ｓｉ）膜１４にソース（Ｓ）、
ドレイン（Ｄ）の各領域を形成する。
【００２１】続いて、図２（ｄ）に示すように、層間絶
縁膜１８をＣＶＤ法等により形成し、その後リソグラフ
ィー技術を用いてコンタクトホール１９を形成する。
縁膜１８をＣＶＤ法等により形成し、その後リソグラフ
ィー技術を用いてコンタクトホール１９を形成する。
【００２２】その後、図１に示したように、Ａｌを蒸着
そしてパターニングすることにより取り出し電極２０を
形成し、次に例えばＳｉＨ4とＮＨ3との混合ガスを反応
ガスとして用いたプラズマＣＶＤ法によりプラズマ窒化
膜（ｐ−ＳｉＮ）２１を形成し、例えば４００℃の温度
で所定時間アニール（シンター）を行ってＴＦＴを水素
化しｐｏｌｙ−Ｓｉ ＴＦＴを完成させる。
そしてパターニングすることにより取り出し電極２０を
形成し、次に例えばＳｉＨ4とＮＨ3との混合ガスを反応
ガスとして用いたプラズマＣＶＤ法によりプラズマ窒化
膜（ｐ−ＳｉＮ）２１を形成し、例えば４００℃の温度
で所定時間アニール（シンター）を行ってＴＦＴを水素
化しｐｏｌｙ−Ｓｉ ＴＦＴを完成させる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
ポリシリコン膜のチャネル領域に比較してソース領域及
びドレイン領域の酸化をより防止することができるた
め、チャネル領域よりソース及びドレイン領域のポリシ
リコン膜を厚く維持することができ、酸化によるソース
及びドレイン領域の寄生抵抗の増加を防止することがで
き、ＯＮ電流も改善できる。
ポリシリコン膜のチャネル領域に比較してソース領域及
びドレイン領域の酸化をより防止することができるた
め、チャネル領域よりソース及びドレイン領域のポリシ
リコン膜を厚く維持することができ、酸化によるソース
及びドレイン領域の寄生抵抗の増加を防止することがで
き、ＯＮ電流も改善できる。
【図１】本発明に係るｐｏｌｙ−Ｓｉ ＴＦＴの一実施
例を示す断面図である。
例を示す断面図である。
【図２】図１に示したｐｏｌｙ−Ｓｉ ＴＦＴの製造方
法の一実施例を示す工程断面図である。
法の一実施例を示す工程断面図である。
【図３】従来例を説明するための工程断面図である。
１，１１ 絶縁基板 ２，１２ ゲート電極 ３，１３ ゲート絶縁膜 ４，４ａ，１４ ポリシリコン（ｐｏｌｙ−Ｓｉ）膜 ５，１５ ＳｉＯ2膜 ６ レジスト ７ａ ソース領域 ７ｂ ドレイン領域 １６ 窒化膜（ＳｉＮ） １７ 溝 １８ 層間絶縁膜 １９ コンタクトホール ２０ 取り出し電極 ２１ プラズマ窒化膜（ＳｉＮ）
Claims (3)
- 【請求項１】 絶縁基板上に形成されたポリシリコン薄
膜トランジスタであって、ソース領域及びドレイン領域
を有する前記ポリシリコン膜表面上に窒化膜を有し、チ
ャネル領域を有するポリシリコン膜の膜厚が、表面上に
前記窒化膜を有する前記ポリシリコン膜の膜厚より薄く
且つ該チャネル領域を有するポリシリコン膜表面に酸化
膜が形成されてなることを特徴とする半導体装置。 - 【請求項２】 絶縁基板上にゲート電極、ゲート絶縁膜
及びポリシリコン膜を順次形成する工程、 前記ポリシリコン膜表面を薄く窒化して窒化膜を形成す
る工程、 前記ゲート電極上方の前記窒化膜部及び前記ポリシリコ
ン膜部の一部を除去して溝を形成する工程、 前記溝内に酸化膜を形成した後、該酸化膜をマスクとし
てイオン注入しソース領域及びドレイン領域を前記ポリ
シリコン膜内に形成する工程、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記窒化膜の形成を急速窒化法により行
なうことを特徴とする請求項２記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04017595A JP3123182B2 (ja) | 1992-02-03 | 1992-02-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04017595A JP3123182B2 (ja) | 1992-02-03 | 1992-02-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218424A JPH05218424A (ja) | 1993-08-27 |
| JP3123182B2 true JP3123182B2 (ja) | 2001-01-09 |
Family
ID=11948250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04017595A Expired - Fee Related JP3123182B2 (ja) | 1992-02-03 | 1992-02-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123182B2 (ja) |
-
1992
- 1992-02-03 JP JP04017595A patent/JP3123182B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05218424A (ja) | 1993-08-27 |
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