JPH04251495A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マルチポートスタテ
ィックＲＡＭ等として好適な半導体集積装置に係り、特
に、単一線からなるビット線を有するメモリアレイを備
えた半導体装置に関する。

【０００２】

【従来の技術】読出用ビット線を複数本備えたマルチポ
ート・スタティックＲＡＭの一例を図１０に示す。同図
に示されるように、このスタティックＲＡＭにあっては
、ライトポートとして１対のビット線対（Ｗ、反転Ｗ）
を、またリードポートとして２対のビット線対（ＢＬｍ
、反転ＢＬｍ）、（ＢＬｎ、反転ＢＬｎ）をそれぞれ設
けるとともに、３本のワード線（Ｗｏｒｄ　　Ｗ、Ｗｏ
ｒｄ　　Ｒａ、Ｗｏｒｄ　　Ｒｂ）をデコーダに接続す
ることにより、同一サイクルで互いに異なる３つのアド
レスの１つにデータを書き込み、その他２つのアドレス
からそのデータを同時にリードできるようになっている
（Ｗ＋Ｒ＋Ｒ　　３ポートの例）。

【０００３】読出用ビット線を複数本備えたマルチポー
ト・スタティックＲＡＭの他の一例を図１１に示す。同
図に示されるように、このスタティックＲＡＭにあって
は、ライトポートを１対のビット線対（Ｗ、反転Ｗ）と
して、リードポートは単一線で構成（ＢＬｎ、反転ＢＬ
ｍ）することにより、図１０と同様の機能を実現してい
る（Ｗ＋Ｒ＋Ｒ３ポートの例）。

【０００４】図１０に示されるスタティックＲＡＭの場
合、リードポートのビット線対ＢＬｎ、反転ＢＬｎを差
動増幅器の各入力に接続することにより、ビット線対の
電圧振幅を抑えてビット線電流を減らし、データを高速
に読み出すことができるが、その反面、１セル当たりの
素子数が多いことから高集積化には問題がある。他方、
図１１に示されるスタティックＲＡＭの場合、１セル当
たりの素子数が少ないことから高集積化には有利ではあ
るが、その反面、リードポートのビット線が１本である
ことから、データを読み出すには差動増幅器を接続する
ことができず、単ビット型のセンスアンプを使用せざる
を得ない。単ビット型のセンスアンプを動作させるため
には、リードポートのビット線電圧振幅を差動型センス
アンプよりも大きくせねばならず、必然的にビット線電
流が増大すると共にデータ読出速度の高速化に支障とな
る。

【０００５】

【発明が解決しようとする課題】上述のように、マルチ
ポート・スタティック・ＲＡＭを高集積化するためには
図１１のようなセル構造が有利であるが、この様なセル
構造の場合、リードポートのビット線が１本であること
から単ビット型のセンスアンプを接続せざるを得ず、そ
の結果、ビット線電流の増加とデータ読出速度の低下が
招来されるという問題点があった。

【０００６】この発明は、上述の問題点に鑑みて成され
たものであり、その目的とするところは、以上説明した
図１１のマルチポート・スタティックＲＡＭのように、
１つのリードポートのビット線が単一線であるメモリセ
ルを有する半導体記憶装置において、リードポートのビ
ット線電流を減少させるとともに、データ読出速度の高
速化を図ることにある。

【０００７】

【課題を解決するための手段】請求項１の発明の原理説
明図を図１に示す。同図に示されるように、この半導体
記憶装置は、単一線からなる独自のビット線（ＢＬａｌ
、ＢＬｂｌ）、（ＢＬａｒ、ＢＬｂｒ）をそれぞれ有し
、かつ一方にはワード線の上位側（Ｐ１ａ、Ｐ１ｂ）が
、他方にはワード線の下位側（Ｐ２ａ、Ｐ２ｂ）がそれ
ぞれ割り当てられた２個のメモリアレイ（ＭＡ１、ＭＡ
２）と、前記ワード線上位側のメモリアレイ（ＭＡ１）
と前記ワード線下位側のメモリアレイ（ＭＡ２）との間
にあって、両者のビット線電圧の差により動作する差動
型センスアンプ（ＳＡ１ａ、ＳＡ１ｂ）と、前記差動型
センスアンプの出力に基いて各メモリセル（ＭＣ１〜Ｍ
Ｃｎ）の読出データ（Ｏａ、Ｏｂ）を形成するデータ形
成回路（ＥＣ１ａ、ＥＣ１ｂ）と、を具備することを特
徴とするものである。

【０００８】請求項２の発明の原理説明図を図３に示す
。同図に示されるように、この半導体記憶装置は、単一
線からなるビット線（ＢＬａｌ、ＢＬｂｌ）を有するメ
モリアレイ（ＭＡ１）と、一方の入力には前記メモリア
レイ（ＭＡ１）のビット線（ＢＬａｌ）が接続され、他
方の入力には静電容量（Ｃ１）が接続された差動型のセ
ンスアンプ（ＳＡ１）と、前記ビット線の電位と前記静
電容量の電位とを同電位に設定可能なイコライザ回路（
図ではイコライザトランジスタＴ１）と、を具備するこ
とを特徴とするものである。

【０００９】

【作用】請求項１の発明の作用説明図を図２に示す。こ
の発明では、各リードポートのビット線が単一線であり
、また各リードアドレスも１サイクルに１つであること
から、２個のメモリアレイＭＡ１、ＭＡ２のビット線Ｂ
Ｌａｒ、ＢＬａｌ間に電位差が生ずるか否かをセンスア
ンプＳＡ１ａで検出し、さらにデータ形成部ＥＣ１ａで
この検出結果をその時点で選択されたアドレス信号と比
較することにより、読出データＯａを形成するようにし
ている。

【００１０】すなわち、この発明によれば、メモリの読
みだし時にビット線ＢＬａｒとＢＬａｌ間の電位差を差
動型センスアンプＳＡ１ａで検出するため、ビット線の
電圧振幅が小さくてもデータを読み出すことができる。 そのため、ビット線の電圧振幅が小さくて済むことから
、インバータ型のセンスアンプを使用する場合に比べ、
ビット線電流とリードデータを検出する時間が速くなり
、図１０のようなメモリセルと比較しても、さほど読出
時間および消費電流を悪化することなく、メモリアレイ
面積を減少させることができる。

【００１１】請求項２の発明の作用説明図を図４に示す
。この発明では、ビット線ＢＬａｌをプリチャージする
とき、イコライザパルスＰＥによりイコライザトランジ
スタＴ１をオンすることにより、差動型センスアンプＳ
Ａ１の各入力をプリチャージ電位にイコライズする。 その後、ビット線ＢＬａｌ及びセンスアンプＳＡ１の入
力が十分にプリチャージされてからプリチャージトラン
ジスタＴ２及びイコライザトランジスタＴ１をオフとし
、ワード線Ｐ１ａを選択する。

【００１２】この時、リードポートのビット線ＢＬａ１
が仮にディスチャージされていれば、センスアンプＳＡ
１の入力ＩＮ２はプリチャージ電位よりも低下するのに
対し、センスアンプＳＡ１の入力ＩＮ１にはプリチャー
ジ電位が保持されているため、両者の電位差が増幅され
てセンスアンプＳＡ１の出力Ｓｏｕｔに所定の高電位が
表れる。この時のＳｏｕｔレベルをＶ１とする。

【００１３】これに対して、リードポートのビット線Ｂ
Ｌａ１がディスチャージされていなければ、センスアン
プＳＡ１の入力ＩＮ２はプリチャージ電位に保持されて
いるため、センスアンプＳＡ１の出力Ｓｏｕｔは所定の
低電位となる。この時のＳｏｕｔレベルをＶ２とする。 従って、センスアンプＳＡ１の出力ＳｏｕｔがＶ１の時
には“Ｈ”となり、かつセンスアンプＳＡ１の出力Ｓｏ
ｕｔがＶ２の時には“Ｌ”となるように、センスアンプ
次段のインバータＩＶのスレショルドレベルＶｔｈを設
定することにより、該当メモリセルからデータを読み出
すことができる。

【００１４】なお、この請求項２の発明の場合、ビット
線電圧を低振幅とすることはできるものの、請求項１の
発明と比較すれば、ビット線が分割されていない分だけ
、ビット線容量・抵抗共に大きく、そのためプリチャー
ジ、ディスチャージ共に若干の遅れが生ずる。しかしな
がら、請求項１の発明の場合には、センスアンプをメモ
リアレイの中間に配置するのでレイアウトが複雑になる
のに比べ、請求項２の発明の場合には、センスアンプを
メモリアレイの端部に配置できるため、レイアウトが簡
単になるという利点がある。

【００１５】

【実施例】本発明の第１実施例の構成図を図５に、その
動作説明図を図６に示す。同図に示されるようにこの半
導体記憶装置は、単一線からなる独自のビット線ＢＬ１
、ＢＬ２をそれぞれ有し、かつ一方にはワード線の上位
側半分（〜ＷＮ）が、他方にはワード線の下位側半分（
Ｗ１〜）がそれぞれ割り当てられた２個のメモリアレイ
ＭＡ１、ＭＡ２と、前記ワード線上位側のメモリアレイ
ＭＡ２と前記ワード線下位側のメモリアレイＭＡ１との
間にあって、両者のビット線電圧の差により動作する差
動型センスアンプＳＡ１〜ＳＡＮと、前記差動型センス
アンプの出力ＳＡＯとアドレス情報（この場合、アドレ
ス最上位ビットＭＡＢの内容）とに基いて各メモリセル
ＭＣ１〜ＭＣＮの記憶内容に相当する読出データＤＡＴ
Ａを形成するデータ形成回路ＥＤＮ（図では、Ｅ−ＮＯ
Ｒで構成される）と、を具備するものである。

【００１６】尚、図に示される半導体記憶装置は図１１
に示した３ポート・スタティックＲＡＭであり、各リー
ドポートのビット線は１本であるが、説明の便宜上この
図ではビット線の動作をわかり易くするため、メモリセ
ルＭＣ１〜ＭＣＮについてはトランジスタＴ１と容量Ｃ
１で等価的に表すものとする。図５において、アドレス
デコーダＡＤに対してアドレス信号を入力するとともに
、端子ＰＣＬＫにプリチャージ信号を入力して、ビット
線ＢＬ１、ＢＬ２を任意の電位にプリチャージする。

【００１７】次いで、プリチャージ信号が終了するとと
もに、端子ＬＧを“Ｈ”レベルにしてセンスアンプを活
性化させる。このとき、ビット線ＢＬ１、ＢＬ２は同電
位となり、センスアンプＳＡ１の出力ＳＡＯは電源電圧
レベルに達しない。このとき、出力ＳＡＯの値は、デー
タ形成回路ＥＤＮのＥＯＲのしきい値（ＶＴＨ）よりも
低く（“Ｌ”）なるように設計しなければならない。

【００１８】今仮に、アドレス最上位ビットＭＡＢが“
Ｌ”で、かつアドレスデコーダＡＤのデコード信号がＷ
１に出力されたものと想定すると、メモリセルＣ１が選
択されトランジスタＴ１がオンする。このとき、容量Ｃ
１に電荷がチャージされていると、ビット線ＢＬ１の電
位は変化せず、ＢＬ２の電位も変化しない。その結果、
センスアンプの出力信号ＳＡＯは“Ｌ”のままデータ形
成回路ＥＤＮに取り込まれる。一方、アドレス信号ＭＡ
Ｂは“Ｌ”であるから、データ形成回路ＥＤＮの出力信
号ＤＡＴＡには“Ｈ”が出力される。

【００１９】また、前記の状態において、容量Ｃ１に電
荷がチャージされていない場合には、ビット線ＢＬ１の
電位は容量Ｃ１の電荷分だけ低下することとなり、ビッ
ト線ＢＬ２との間に電位差を生じ、センスアンプの出力
信号ＳＡＯはデータ形成回路ＥＤＮに入力され、出力信
号ＤＡＴＡは“Ｌ”レベルとなる。次に、アドレス最上
位ビットＭＡＢが“Ｈ”で、アドレスデコーダＡＤのデ
コード信号がワード線ＷＮに出力された場合について説
明する。前述のように、端子ＰＣＬＫにプリチャージ開
始信号を印加するとともに、アドレスデコーダＡＤには
アドレス信号を印加する。すると、ビット線ＢＬ１、Ｂ
Ｌ２は、プリチャージトランジスタＰＥ１、ＰＥ２を介
して任意の電位までプリチャージされる。

【００２０】このとき、ビット線ＢＬ１、ＢＬ２は同電
位なのでセンスアンプの出力信号ＳＡＯは“Ｌ”となる
が、アドレス最上位ビットＭＡＢが“Ｈ”であるため、
インバータＥＩ１により反転された信号ＭＡＢ（“Ｌ”
）によりバイアス用トランジスタＥＰ１がオンし、セン
スアンプの出力信号ＳＡＯの電位は“Ｈ”レベル（ＥＲ
Ｏが最低限“Ｈ”レベルと認識する電圧）にプルアップ
される。

【００２１】このとき、アドレスデコーダＡＤの出力が
ワード線ＷＮに出力されていれば、トランジスタＴＮが
オンしする。そして、容量ＣＮに電荷がチャージされて
いれば、ビット線ＢＬ２の電位は変化せず、センスアン
プの出力ＳＡＯはトランジスタＥＰ１により“Ｈ”レベ
ルに保たれたままとなるため、データ形成回路ＥＤＮの
出力信号ＤＡＴＡは“Ｈ”となる。

【００２２】一方、容量ＣＮに電荷がチャージされてい
ない場合には、ビット線ＢＬ２の電位は容量ＣＮの電荷
分だけ低下し、ビット線ＢＬ１、ＢＬ２の間に電位差が
生じてセンスアンプの出力信号は“Ｌ”レベルとなり、
データ形成回路ＥＤＮの出力信号ＤＡＴＡは“Ｌ”とな
る。この場合、トランジスタＥＰ１とセンスアンプＳＡ
１のレシオを調節して大電流が流れないように設計する
ことが好ましい。

【００２３】次に、本発明の第２実施例の構成図を図７
に示す。この実施例では、ＭＯＳＦＥＴからなるトラン
スファゲートＴＧ１、ＴＧ２を用いてデータ形成回路Ｅ
ＤＮを構成している。ビット線をプリチャージした後、
ビット線をディスチャージするまでの動作については前
記第１実施例と同様であるが、本実施例では入力された
リードアドレスの最上位ビットＭＡＢの内容を基に、選
択されたメモリアレイ側のトランスファゲートＴＧ１、
ＴＧ２を開けることにより、センスアンプＳＡの両出力
のいずれかをリードデータＤＡＴＡとして出力するよう
にしている。

【００２４】次に、本発明の第３実施例の構成図を図８
に、その動作説明図を図９に示す。この実施例ではしき
い値Ｖｔｈの異なる２個のインバータＩＶ０１、ＩＶ０
２とＥーＯＲとにより、データ形成回路ＥＤＮを構成し
ている。ビット線をプリチャージした後、ビット線をデ
ィスチャージするまでの動作については前記第１実施例
と同様であるが、本実施例では図８に示されるように、
２個のインバータＩＶ０１、ＩＶ０２のしきい値の違い
を利用してセンスアンプＳＡ１の出力ＳＡＯを“Ｈ”と
“Ｌ”とに識別し、リードデータＤＡＴＡの形成を行っ
ている。

【００２５】このように、以上の実施例半導体記憶装置
によれば、メモリアレイを２分割した間に差動型センス
アンプを配置し、その入力のそれぞれに分割したビット
線の一端を接続し、データ形成回路をセンスアンプの出
力に接続することで、従来の単ビットセンス型のアンプ
を採用するよりも、ビット線電圧振幅が少なくなり、そ
の結果としてビット線電流減少による低消費電力化とリ
ードアクセス時間の短縮が計れる。

【００２６】また、請求項２の発明によれば、以上各実
施例の効果に加え、レイアウト設計の簡素化を計ること
ができる。なお、以上の各実施例では本発明をマルチポ
ート・スタティックＲＡＭに適用したが、本発明は１つ
のリードポートのビット線が単一線であるメモリセルを
有する半導体記憶装置に広く応用が可能である。

【００２７】

【発明の効果】以上の説明で明らかなように、請求項１
の発明によれば、高集積化マルチポート・スタティック
ＲＡＭのように、１つのリードポートのビット線が単一
線であるメモリセルを有する半導体記憶装置において、
リードポートのビット線電流を減少させて消費電力を低
減するとともに、データ読出速度の高速化を図ることが
できる。

【００２８】さらに、請求項２の発明によれば、以上請
求項１の発明の効果に加え、そのレイアウト設計が容易
となる。

【図面の簡単な説明】

【図１】請求項１の発明の原理説明図である。

【図２】請求項１の発明の作用説明図である。

【図３】請求項２の発明の原理説明図である。

【図４】請求項２の発明の作用説明図である。

【図５】第１実施例の構成図である。

【図６】第１実施例の動作説明図である。

【図７】第２実施例の構成図である。

【図８】第３実施例の構成図である。

【図９】第３実施例の動作説明図である。

【図１０】従来装置の構成図である。

【図１１】従来装置の構成図である。

【符号の説明】

ＭＡ１、ＭＡ２…メモリアレイ ＭＣ１、ＭＣｎ…メモリセル ＢＬａｌ、ＢＬｂｌ、ＢＬａｒ、ＢＬｂｒ…ビット線Ｓ
Ａ１ａ、ＳＡ１ｂ…センスアンプ Ｏａ、Ｏｂ…読出データ ＥＣ１ａ、ＥＣ１ｂ…データ形成部 ＭＡＢ…アドレス最上位信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　単一線からなる独自のビット線（ＢＬ
   ａｌ、ＢＬｂｌ）、（ＢＬａｒ、ＢＬｂｒ）をそれぞれ
   有し、かつ一方にはワード線の上位側（Ｐ１ａ、Ｐ１ｂ
   ）が、他方にはワード線の下位側（Ｐ２ａ、Ｐ２ｂ）が
   それぞれ割り当てられた２個のメモリアレイ（ＭＡ１、
   ＭＡ２）と、前記ワード線上位側のメモリアレイ（ＭＡ
   ２）と前記ワード線下位側のメモリアレイ（ＭＡ１）と
   の間にあって、両者のビット線電圧の差により動作する
   差動型センスアンプ（ＳＡ１ａ、ＳＡ１ｂ）と、前記差
   動型センスアンプの出力に基いて各メモリセルの記憶内
   容を形成するデータ形成回路（ＥＣ１ａ、ＥＣ１ｂ）と
   、を具備することを特徴とする半導体記憶装置。
2. 【請求項２】　　単一線からなるビット線（ＢＬａｌ、
   ＢＬｂｌ）を有するメモリアレイ（ＭＡ１）と、一方の
   入力には前記メモリアレイのビット線（ＢＬａｌ）が接
   続され、他方の入力には静電容量（Ｃ１）が接続された
   差動型のセンスアンプ（ＳＡ１）と、前記ビット線の電
   位と前記静電容量の電位とを同電位に設定可能なイコラ
   イザ回路（Ｔ１）と、を具備することを特徴とする半導
   体記憶装置。