JP3116505B2 - フラッシュ・メモリ - Google Patents
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Description
【0001】
【産業上の利用分野】本発明は、電気的な消去及び書き
込みが可能な不揮発性半導体記憶装置であるEEPRO
M(Electrically Erasable and Programmable Read On
ly Memory)のうち、セル・トランジスタに書き込まれ
ているデータの消去を全セル・トランジスタあるいはセ
ル・トランジスタをブロック化してなるブロックを単位
として行う、いわゆるフラッシュ・メモリに関する。
込みが可能な不揮発性半導体記憶装置であるEEPRO
M(Electrically Erasable and Programmable Read On
ly Memory)のうち、セル・トランジスタに書き込まれ
ているデータの消去を全セル・トランジスタあるいはセ
ル・トランジスタをブロック化してなるブロックを単位
として行う、いわゆるフラッシュ・メモリに関する。
【0002】
【従来の技術】従来、フラッシュ・メモリとして図6に
その要部を示すようなものが知られている。図中、
111、11n、121、12nはセル・トランジスタ、21、
22はワード線、X1、X2はワード線選択信号、31、3
nはビット線、41、4nはビット線選択用のnMOSト
ランジスタ(以下、nMOSという)、Y1、Ynはビッ
ト線選択信号、5はセンスアンプ、6はソース線、7は
ソース電源回路である。
その要部を示すようなものが知られている。図中、
111、11n、121、12nはセル・トランジスタ、21、
22はワード線、X1、X2はワード線選択信号、31、3
nはビット線、41、4nはビット線選択用のnMOSト
ランジスタ(以下、nMOSという)、Y1、Ynはビッ
ト線選択信号、5はセンスアンプ、6はソース線、7は
ソース電源回路である。
【0003】ここに、セル・トランジスタ111、11n、
121、12nは、図7にその概略的断面図を示すように構
成されている。図中、8はP型シリコン基板、9はN+
拡散層からなるドレイン、10はN+拡散層からなるソ
ース、11はフローティングゲート、12はコントロー
ルゲート(ワード線)、VCGはコントロールゲート電
圧、VDはドレイン電圧、VSはソース電圧である。
121、12nは、図7にその概略的断面図を示すように構
成されている。図中、8はP型シリコン基板、9はN+
拡散層からなるドレイン、10はN+拡散層からなるソ
ース、11はフローティングゲート、12はコントロー
ルゲート(ワード線)、VCGはコントロールゲート電
圧、VDはドレイン電圧、VSはソース電圧である。
【0004】これらセル・トランジスタ111、11n、1
21、12nにおいて、書込みは、例えば、VCG=12
[V]、VD=6[V]、VS=0[V]とし、ドレイン
9の近傍のアバランシェ・ブレークダウンによって発生
する電子をフローティングゲート11に注入することに
より行われる。
21、12nにおいて、書込みは、例えば、VCG=12
[V]、VD=6[V]、VS=0[V]とし、ドレイン
9の近傍のアバランシェ・ブレークダウンによって発生
する電子をフローティングゲート11に注入することに
より行われる。
【0005】これに対して、読出しは、例えば、VCG=
5[V]、VD=1[V]、VS=0[V]とし、ドレイ
ン電流が流れるか否かを電圧変化として検出し、これを
増幅することにより行われる。
5[V]、VD=1[V]、VS=0[V]とし、ドレイ
ン電流が流れるか否かを電圧変化として検出し、これを
増幅することにより行われる。
【0006】また、消去は、ドレイン9を開放とし、例
えば、VCG=0[V]、VS=12[V]として、F−
N(Fowler-Nordhein)トンネル現象によってフローテ
ィングゲート11からソース10に電子を引き抜くこと
によって行われる。
えば、VCG=0[V]、VS=12[V]として、F−
N(Fowler-Nordhein)トンネル現象によってフローテ
ィングゲート11からソース10に電子を引き抜くこと
によって行われる。
【0007】
【発明が解決しようとする課題】かかるフラッシュ・メ
モリにおいては、消去時、ソース接合付近でバンド間ト
ンネル電流が発生し、その際に発生するホール(正孔)
がフローティングゲート11の下方の酸化膜に入り込
み、セル・トランジスタの特性を劣化させることが知ら
れている。
モリにおいては、消去時、ソース接合付近でバンド間ト
ンネル電流が発生し、その際に発生するホール(正孔)
がフローティングゲート11の下方の酸化膜に入り込
み、セル・トランジスタの特性を劣化させることが知ら
れている。
【0008】図8は、この点をより詳しく説明するため
の図であり、ドレイン9を開放として、ソース10に印
加するソース電圧VSを可変した場合におけるソース1
0に流れ込む電流を示すソース電流曲線及びフローティ
ングゲート11に流れる電流を示すゲート電流曲線を示
している。
の図であり、ドレイン9を開放として、ソース10に印
加するソース電圧VSを可変した場合におけるソース1
0に流れ込む電流を示すソース電流曲線及びフローティ
ングゲート11に流れる電流を示すゲート電流曲線を示
している。
【0009】なお、ゲート電流は図9に示すようにして
測定されるものであり、13は直流電源、14は電流計
である。また、図8において、VSCはゲート電流が流れ
始める時点でのソース電圧VSの値、Iscはゲート電流
が流れ始める時点でのソース電流の値である。
測定されるものであり、13は直流電源、14は電流計
である。また、図8において、VSCはゲート電流が流れ
始める時点でのソース電圧VSの値、Iscはゲート電流
が流れ始める時点でのソース電流の値である。
【0010】即ち、フラッシュ・メモリにおいては、ソ
ース電圧VSがVSC以上になると、ホールがフローティ
ングゲート11の下方の酸化膜に入り込み易くなり、セ
ル・トランジスタの特性を劣化させることになる。
ース電圧VSがVSC以上になると、ホールがフローティ
ングゲート11の下方の酸化膜に入り込み易くなり、セ
ル・トランジスタの特性を劣化させることになる。
【0011】換言すれば、消去時、ソース電流がISCを
越えないようにソース電圧VSを設定する場合には、フ
ローティングゲート11の下方の酸化膜にホールが注入
されないようにでき、セル・トランジスタの特性劣化を
抑制し、書換え回数を増やすことができる。
越えないようにソース電圧VSを設定する場合には、フ
ローティングゲート11の下方の酸化膜にホールが注入
されないようにでき、セル・トランジスタの特性劣化を
抑制し、書換え回数を増やすことができる。
【0012】しかし、このようにする場合には、消去電
圧が低いことから、消去動作の回数を増加しなければ、
完全な消去を行うことができなくなる。そこで、消去時
において、ソース電圧VSをどの程度にするかは、書換
えの保証回数と、消去効率との関係により決定されるこ
とになる。
圧が低いことから、消去動作の回数を増加しなければ、
完全な消去を行うことができなくなる。そこで、消去時
において、ソース電圧VSをどの程度にするかは、書換
えの保証回数と、消去効率との関係により決定されるこ
とになる。
【0013】ここに、例えば、本来的な記憶に使用され
るセル・トランジスタを配列してなるリアル・セル・ブ
ロックのほか、試験用のセル・トランジスタを配列して
なる試験用セル・ブロックを設ける場合には、リアル・
セル・ブロックのセル・トランジスタに流れる消去電流
と、試験用セル・ブロックに流れる消去電流とが同一に
なるようにしなければ、書換え回数を高精度で保証する
ことができない。
るセル・トランジスタを配列してなるリアル・セル・ブ
ロックのほか、試験用のセル・トランジスタを配列して
なる試験用セル・ブロックを設ける場合には、リアル・
セル・ブロックのセル・トランジスタに流れる消去電流
と、試験用セル・ブロックに流れる消去電流とが同一に
なるようにしなければ、書換え回数を高精度で保証する
ことができない。
【0014】また、複数のリアル・セル・ブロックを設
ける場合や、リアル・セル・ブロックのほか、冗長用の
セル・トランジスタを配列してなる冗長セル・ブロック
を設ける場合には、各ブロックのセル・トランジスタに
流れる消去電流を同一としなければ、消去時間を同一と
することができず、一括消去を行う場合、過剰消去のセ
ル・トランジスタが発生してしまう場合がある。
ける場合や、リアル・セル・ブロックのほか、冗長用の
セル・トランジスタを配列してなる冗長セル・ブロック
を設ける場合には、各ブロックのセル・トランジスタに
流れる消去電流を同一としなければ、消去時間を同一と
することができず、一括消去を行う場合、過剰消去のセ
ル・トランジスタが発生してしまう場合がある。
【0015】本発明は、かかる点に鑑み、リアル・セル
・ブロックのほか、試験用セル・ブロックを設ける場合
には、リアル・セル・ブロックのセル・トランジスタに
流れる消去電流と、試験用セル・ブロックのセル・トラ
ンジスタに流れる消去電流とを同一にし、書換え回数を
高精度で保証することができるようにすると共に、複数
のリアル・セル・ブロックを設ける場合や、リアル・セ
ル・ブロックのほか、冗長セル・ブロックを設ける場合
には、各ブロックのセル・トランジスタに流れる消去電
流を同一とし、一括消去を行う場合に、過剰消去のセル
・トランジスタが発生しないようにしたフラッシュ・メ
モリを提供することを目的とする。
・ブロックのほか、試験用セル・ブロックを設ける場合
には、リアル・セル・ブロックのセル・トランジスタに
流れる消去電流と、試験用セル・ブロックのセル・トラ
ンジスタに流れる消去電流とを同一にし、書換え回数を
高精度で保証することができるようにすると共に、複数
のリアル・セル・ブロックを設ける場合や、リアル・セ
ル・ブロックのほか、冗長セル・ブロックを設ける場合
には、各ブロックのセル・トランジスタに流れる消去電
流を同一とし、一括消去を行う場合に、過剰消去のセル
・トランジスタが発生しないようにしたフラッシュ・メ
モリを提供することを目的とする。
【0016】
【課題を解決するための手段】本発明によるフラッシュ
・メモリは、ソース線を共通にしてなる複数のセル・ト
ランジスタからなる複数のブロックの各々にセル・トラ
ンジスタの数の比に対応した電流供給能力を備えるソー
ス電圧供給回路を接続して構成される。
・メモリは、ソース線を共通にしてなる複数のセル・ト
ランジスタからなる複数のブロックの各々にセル・トラ
ンジスタの数の比に対応した電流供給能力を備えるソー
ス電圧供給回路を接続して構成される。
【0017】
【作用】本発明においては、ソース線を共通にしてなる
複数のセル・トランジスタからなる複数のブロックの各
々にセル・トランジスタの数の比に対応した電流供給能
力を備えるソース電圧供給回路を接続するとしているの
で、各ブロックのセル・トランジスタに流れる消去電流
を同一にすることができる。
複数のセル・トランジスタからなる複数のブロックの各
々にセル・トランジスタの数の比に対応した電流供給能
力を備えるソース電圧供給回路を接続するとしているの
で、各ブロックのセル・トランジスタに流れる消去電流
を同一にすることができる。
【0018】したがって、例えば、リアル・セル・ブロ
ックのほか、試験用セル・ブロックを設ける場合には、
リアル・セル・ブロックのセル・トランジスタに流れる
消去電流と、試験用セル・ブロックのセル・トランジス
タに流れる消去電流とを同一にし、書換え回数を高精度
で保証することができる。
ックのほか、試験用セル・ブロックを設ける場合には、
リアル・セル・ブロックのセル・トランジスタに流れる
消去電流と、試験用セル・ブロックのセル・トランジス
タに流れる消去電流とを同一にし、書換え回数を高精度
で保証することができる。
【0019】また、例えば、複数のリアル・セル・ブロ
ックを設ける場合や、リアル・セル・ブロックのほか、
冗長セル・ブロックを設ける場合には、各ブロックのセ
ル・トランジスタに流れる消去電流を同一とし、一括消
去を行う場合に、過剰消去のセル・トランジスタが発生
しないようにすることができる。
ックを設ける場合や、リアル・セル・ブロックのほか、
冗長セル・ブロックを設ける場合には、各ブロックのセ
ル・トランジスタに流れる消去電流を同一とし、一括消
去を行う場合に、過剰消去のセル・トランジスタが発生
しないようにすることができる。
【0020】
【実施例】図1は本発明の一実施例の要部を示す回路図
であり、図中、15はセル・トランジスタの数をN1と
するリアル・セル・ブロック、16はセル・トランジス
タの数をN2とするリアル・セル・ブロック、17はセ
ル・トランジスタの数をN3とする試験用セル・ブロッ
ク、18はセル・トランジスタの数をN4とする冗長セ
ル・ブロックである。
であり、図中、15はセル・トランジスタの数をN1と
するリアル・セル・ブロック、16はセル・トランジス
タの数をN2とするリアル・セル・ブロック、17はセ
ル・トランジスタの数をN3とする試験用セル・ブロッ
ク、18はセル・トランジスタの数をN4とする冗長セ
ル・ブロックである。
【0021】また、19はリアル・セル・ブロック15
のセル・トランジスタに共通に接続されているソース
線、20はリアル・セル・ブロック16のセル・トラン
ジスタに共通に接続されているソース線、21は試験用
セル・ブロック17のセル・トランジスタに共通に接続
されているソース線、22は冗長セル・ブロック16の
セル・トランジスタに共通に接続されているソース線で
ある。
のセル・トランジスタに共通に接続されているソース
線、20はリアル・セル・ブロック16のセル・トラン
ジスタに共通に接続されているソース線、21は試験用
セル・ブロック17のセル・トランジスタに共通に接続
されているソース線、22は冗長セル・ブロック16の
セル・トランジスタに共通に接続されているソース線で
ある。
【0022】また、23はリアル・セル・ブロック15
に対応して設けられた電流駆動能力をP1とするソース
電源回路、24はリアル・セル・ブロック16に対応し
て設けられた電流駆動能力をP2とするソース電源回
路、25は試験用セル・ブロック17に対応して設けら
れた電流駆動能力をP3とするソース電源回路、26は
冗長セル・ブロック18に対応して設けられた電流駆動
能力をP4とするソース電源回路である。
に対応して設けられた電流駆動能力をP1とするソース
電源回路、24はリアル・セル・ブロック16に対応し
て設けられた電流駆動能力をP2とするソース電源回
路、25は試験用セル・ブロック17に対応して設けら
れた電流駆動能力をP3とするソース電源回路、26は
冗長セル・ブロック18に対応して設けられた電流駆動
能力をP4とするソース電源回路である。
【0023】また、27〜30はブロック選択用のnM
OS、S1〜S4はブロック選択信号、31は読み出し
たデータを増幅するセンスアンプ、32は書込み用の電
圧を供給する書込み回路である。
OS、S1〜S4はブロック選択信号、31は読み出し
たデータを増幅するセンスアンプ、32は書込み用の電
圧を供給する書込み回路である。
【0024】ここに、ソース電源回路23は、図2にそ
の回路図を示すように構成されており、33は消去信号
ERS1が入力される消去信号入力端子、34は電源電
圧VCC、例えば、5[V]を供給するVCC電源線、
35〜37は消去用の高電圧VPP、例えば、12
[V]を供給するVPP供給線、38〜41はnMO
S、42〜44はpMOSトランジスタ(以下、pMO
Sという)である。なお、nMOS40は、チャネル長
をL、チャネル幅をW1とする電流制御用に設けられた
トランジスタである。
の回路図を示すように構成されており、33は消去信号
ERS1が入力される消去信号入力端子、34は電源電
圧VCC、例えば、5[V]を供給するVCC電源線、
35〜37は消去用の高電圧VPP、例えば、12
[V]を供給するVPP供給線、38〜41はnMO
S、42〜44はpMOSトランジスタ(以下、pMO
Sという)である。なお、nMOS40は、チャネル長
をL、チャネル幅をW1とする電流制御用に設けられた
トランジスタである。
【0025】また、ソース電源回路24は、図3にその
回路図を示すように構成されており、45は消去信号E
RS2が入力される消去信号入力端子、46はVCC電
源線、47〜49はVPP供給線、50〜53はnMO
S、54〜56はpMOSである。なお、nMOS52
は、チャネル長をL、チャネル幅をW2とする電流制御
用に設けられたトランジスタである。
回路図を示すように構成されており、45は消去信号E
RS2が入力される消去信号入力端子、46はVCC電
源線、47〜49はVPP供給線、50〜53はnMO
S、54〜56はpMOSである。なお、nMOS52
は、チャネル長をL、チャネル幅をW2とする電流制御
用に設けられたトランジスタである。
【0026】また、ソース電源回路25は、図4にその
回路図を示すように構成されており、57は消去信号E
RS3が入力される消去信号入力端子、58はVCC電
源線、59〜61はVPP供給線、62〜65はnMO
S、66〜68はpMOSである。なお、nMOS64
は、チャネル長をL、チャネル幅をW3とする電流制御
用に設けられたトランジスタである。
回路図を示すように構成されており、57は消去信号E
RS3が入力される消去信号入力端子、58はVCC電
源線、59〜61はVPP供給線、62〜65はnMO
S、66〜68はpMOSである。なお、nMOS64
は、チャネル長をL、チャネル幅をW3とする電流制御
用に設けられたトランジスタである。
【0027】また、ソース電源回路26は、図5にその
回路図を示すように構成されており、69は消去信号E
RS4が入力される消去信号入力端子、70はVCC電
源線、71〜73はVPP供給線、74〜77はnMO
S、78〜80はpMOSである。なお、nMOS76
は、チャネル長をL、チャネル幅をW4とする電流制御
用に設けられたトランジスタである。
回路図を示すように構成されており、69は消去信号E
RS4が入力される消去信号入力端子、70はVCC電
源線、71〜73はVPP供給線、74〜77はnMO
S、78〜80はpMOSである。なお、nMOS76
は、チャネル長をL、チャネル幅をW4とする電流制御
用に設けられたトランジスタである。
【0028】ここに、ソース電源回路23においては、
消去信号ERS1がLレベル、即ち、0[V]の場合、
ノード81のレベルは0[V]となり、pMOS43が
ON、nMOS39がOFFとなる。この結果、ノード
82のレベルはVPPとなり、pMOS42、44がO
FF、nMOS41がONとなり、ソース線19は0
[V]に設定される。
消去信号ERS1がLレベル、即ち、0[V]の場合、
ノード81のレベルは0[V]となり、pMOS43が
ON、nMOS39がOFFとなる。この結果、ノード
82のレベルはVPPとなり、pMOS42、44がO
FF、nMOS41がONとなり、ソース線19は0
[V]に設定される。
【0029】この状態から消去信号ERS1がHレベ
ル、即ち、5[V]に反転すると、ノード81のレベル
はVCCとなり、nMOS39がONとなる。この結
果、ノード82のレベルは0[V]に近づき、pMOS
42、44がON、nMOS41がOFFとなる。
ル、即ち、5[V]に反転すると、ノード81のレベル
はVCCとなり、nMOS39がONとなる。この結
果、ノード82のレベルは0[V]に近づき、pMOS
42、44がON、nMOS41がOFFとなる。
【0030】ここに、pMOS42がONとなることに
よりノード81のレベルはVPPに上昇し、pMOS4
3はOFFし、ノード82のレベルは完全0[V]とな
る。この結果、ソース線19には、VPP供給線37か
らpMOS44及びnMOS40を介して高電圧VPP
が供給される。なお、ソース電源回路24〜26も、同
様に動作する。
よりノード81のレベルはVPPに上昇し、pMOS4
3はOFFし、ノード82のレベルは完全0[V]とな
る。この結果、ソース線19には、VPP供給線37か
らpMOS44及びnMOS40を介して高電圧VPP
が供給される。なお、ソース電源回路24〜26も、同
様に動作する。
【0031】ここに、本実施例においては、電流制御用
のnMOS40、52、64、76のチャネル幅W1、
W2、W3、W4は、W1/N1=W2/N2=W3/N3=W4
/N4とされている。なお、N1、N2、N3、N4は前述
したようにリアル・セル・トランジスタ15、16、試
験用セル・ブロック17、冗長セル・ブロック18のセ
ル・トランジスタの数である。
のnMOS40、52、64、76のチャネル幅W1、
W2、W3、W4は、W1/N1=W2/N2=W3/N3=W4
/N4とされている。なお、N1、N2、N3、N4は前述
したようにリアル・セル・トランジスタ15、16、試
験用セル・ブロック17、冗長セル・ブロック18のセ
ル・トランジスタの数である。
【0032】換言すれば、ソース電源回路23、24、
25、26の電流供給能力P1:P2:P3:P4は、P1
/N1=P2/N2=P3/N3=P4/N4とされており、
リアル・セル・ブロック15、16、試験用セル・ブロ
ック17、冗長セル・ブロック18のセル・トランジス
タ1個あたりに流れる消去電流が等しくなるように構成
されている。
25、26の電流供給能力P1:P2:P3:P4は、P1
/N1=P2/N2=P3/N3=P4/N4とされており、
リアル・セル・ブロック15、16、試験用セル・ブロ
ック17、冗長セル・ブロック18のセル・トランジス
タ1個あたりに流れる消去電流が等しくなるように構成
されている。
【0033】このように、本実施例によれば、試験用セ
ル・ブロック17のセル・トランジスタに流れる消去電
流と、リアル・セル・ブロック15、16及び冗長セル
・ブロック18のセル・トランジスタに流れる消去電流
とが同一となるようにされているので、試験用セル・ブ
ロック17を使用して書換え試験を行う場合、書換え回
数を高精度で保証することができる。
ル・ブロック17のセル・トランジスタに流れる消去電
流と、リアル・セル・ブロック15、16及び冗長セル
・ブロック18のセル・トランジスタに流れる消去電流
とが同一となるようにされているので、試験用セル・ブ
ロック17を使用して書換え試験を行う場合、書換え回
数を高精度で保証することができる。
【0034】また、記憶用のセル・ブロックとして、リ
アル・セル・ブロック15、16を使用する場合にし
ろ、リアル・セル・ブロック15及び冗長セル・ブロッ
ク18を使用する場合にしろ、又はリアル・セル・ブロ
ック16及び冗長セル・ブロック18を使用する場合に
しろ、各ブロックのセル・トランジスタに流れる消去電
流は同一とされているので、一括消去を行う場合に、過
剰消去のセル・トランジスタが発生しないようにするこ
とができる。
アル・セル・ブロック15、16を使用する場合にし
ろ、リアル・セル・ブロック15及び冗長セル・ブロッ
ク18を使用する場合にしろ、又はリアル・セル・ブロ
ック16及び冗長セル・ブロック18を使用する場合に
しろ、各ブロックのセル・トランジスタに流れる消去電
流は同一とされているので、一括消去を行う場合に、過
剰消去のセル・トランジスタが発生しないようにするこ
とができる。
【0035】
【発明の効果】以上のように、本発明によれば、ソース
線を共通にしてなる複数のセル・トランジスタからなる
複数のブロックの各々にセル・トランジスタの数の比に
対応した電流供給能力を備えるソース電源回路を接続す
るという構成を採用したことにより、各ブロックのセル
・トランジスタに流れる消去電流を同一にすることがで
きるので、例えば、リアル・セル・ブロックのほか、試
験用セル・ブロックを設ける場合には、リアル・セル・
ブロックのセル・トランジスタに流れる消去電流と、試
験用セル・ブロックのセル・トランジスタに流れる消去
電流とを同一にし、書換え回数を高精度で保証すること
ができ、また、例えば、複数のリアル・セル・ブロック
を設ける場合や、リアル・セル・ブロックのほか、冗長
セル・ブロックを設ける場合には、各ブロックのセル・
トランジスタに流れる消去電流を同一とし、一括消去を
行う場合に、過剰消去のセル・トランジスタが発生しな
いようにすることができる。
線を共通にしてなる複数のセル・トランジスタからなる
複数のブロックの各々にセル・トランジスタの数の比に
対応した電流供給能力を備えるソース電源回路を接続す
るという構成を採用したことにより、各ブロックのセル
・トランジスタに流れる消去電流を同一にすることがで
きるので、例えば、リアル・セル・ブロックのほか、試
験用セル・ブロックを設ける場合には、リアル・セル・
ブロックのセル・トランジスタに流れる消去電流と、試
験用セル・ブロックのセル・トランジスタに流れる消去
電流とを同一にし、書換え回数を高精度で保証すること
ができ、また、例えば、複数のリアル・セル・ブロック
を設ける場合や、リアル・セル・ブロックのほか、冗長
セル・ブロックを設ける場合には、各ブロックのセル・
トランジスタに流れる消去電流を同一とし、一括消去を
行う場合に、過剰消去のセル・トランジスタが発生しな
いようにすることができる。
【図1】本発明の一実施例の要部を示す回路図である。
【図2】本発明の一実施例を構成するソース電源回路を
示す回路図である。
示す回路図である。
【図3】本発明の一実施例を構成するソース電源回路を
示す回路図である。
示す回路図である。
【図4】本発明の一実施例を構成するソース電源回路を
示す回路図である。
示す回路図である。
【図5】本発明の一実施例を構成するソース電源回路を
示す回路図である。
示す回路図である。
【図6】従来のフラッシュ・メモリの要部を示す回路図
である。
である。
【図7】セル・トランジスタを示す概略的断面図であ
る。
る。
【図8】ソース電流曲線及びゲート電流曲線を示す図で
ある。
ある。
【図9】ゲート電流の測定方法を示す図である。
19〜22 ソース線
Claims (4)
- 【請求項1】ソース線を共通にしてなる複数のセル・ト
ランジスタからなる複数のブロックの各々にセル・トラ
ンジスタの数の比にほぼ対応した電流供給能力を備える
ソース電源回路を接続して構成されていることを特徴と
するフラッシュ・メモリ。 - 【請求項2】前記複数のブロックは、本来的な記憶に使
用されるセル・トランジスタを配列してなる一又は複数
のリアル・セル・ブロック及び試験用のセル・トランジ
スタを配列してなる一又は複数の試験用セル・ブロック
であることを特徴とする請求項1記載のフラッシュ・メ
モリ。 - 【請求項3】前記複数のブロックは、本来的な記憶に使
用されるセル・トランジスタを配列してなる一又は複数
のリアル・セル・ブロック及び冗長用のセル・トランジ
スタを配列してなる一又は複数の冗長セル・ブロックで
あることを特徴とする請求項1記載のフラッシュ・メモ
リ。 - 【請求項4】前記複数のブロックは、本来的な記憶に使
用されるセル・トランジスタを配列してなる複数のリア
ル・セル・ブロックであることを特徴とする請求項1記
載のフラッシュ・メモリ。
Priority Applications (18)
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---|---|---|---|
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EP01109363A EP1126474B1 (en) | 1991-11-20 | 1992-11-20 | Semiconductor memory device |
EP01109361A EP1126472B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device |
EP01109362A EP1126473B1 (en) | 1991-11-20 | 1992-11-20 | Semiconductor memory device |
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Application Number | Priority Date | Filing Date | Title |
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JPH05189983A JPH05189983A (ja) | 1993-07-30 |
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Family Applications (1)
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JP421692A Expired - Fee Related JP3116505B2 (ja) | 1991-11-20 | 1992-01-13 | フラッシュ・メモリ |
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Country | Link |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
-
1992
- 1992-01-13 JP JP421692A patent/JP3116505B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH05189983A (ja) | 1993-07-30 |
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