JP3116487B2

JP3116487B2 - 半導体エピタキシャル基板の製造方法

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Publication number: JP3116487B2
Application number: JP03334065A
Authority: JP
Inventors: 律夫滝澤; 秀夫神戸; 卓久日下; 修二島; 正典大橋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-11-22
Filing date: 1991-11-22
Publication date: 2000-12-11
Anticipated expiration: 2015-12-11
Also published as: JPH05144751A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体エピタキシャル
基板の製造方法に関するものである。

【０００２】

【従来の技術】シリコン半導体デバイスの多くは、単結
晶シリコン基板に形成されているか、または単結晶シリ
コン基板上あるいはその他の基板上にエピタキシャル成
長させたシリコンエピタキシャル層に形成されている。
このうち、シリコンエピタキシャル層に形成した半導体
デバイスの特徴としては、（１）基板と異なる抵抗率を有するデバイス活性層をシ
リコンエピタキシャル層で形成することが可能なため
に、デバイス設計の自由度が大きくなる。（２）基板の材質とは異なった材質の単結晶薄膜を成膜
することができるので、高速スイッチングデバイスのよ
うないわゆる新機能デバイスを形成することが可能にな
る。等の利点がある。またシリコンエピタキシャル層の特徴
としては、（１）酸素（Ｏ）濃度や炭素（Ｃ）濃度が低い、高純度
単結晶薄膜を任意の厚さに成膜することが可能である。（２）基板（例えばウエハ）の大口径化に対して、容易
に対応することが可能である。等の利点がある。このため現在では、高耐圧トランジス
タやバイポーラトランジスタ等がシリコンエピタキシャ
ル層に形成されている。

【０００３】上記シリコンエピタキシャル層は、ほとん
どが還元法や熱分解法による化学的気相成長法によって
形成されている。次にシリコンエピタキシャル層の形成
方法の一例として、還元法によるエピタキシャル成長法
を図７により説明する。

【０００４】図では、反応ガスに三塩化シラン（ＳｉＨ
Ｃｌ₃）と水素（Ｈ₂）とを用いた還元法によるシリコ
ンエピタキシャル成長法を説明する。図に示すように、
まず洗浄処理７１を行う。この洗浄処理７１では、例え
ばＲＣＡ洗浄によって、シリコン基板（例えばシリコン
ウエハ）の表面を洗浄する。次いでエピタキシャル成長
装置の反応室内（以下反応室内と記す）に、洗浄したシ
リコン基板を装着する。続いて反応室内のガス置換処理
７２を行う。このガス置換処理７２では、まず反応室内
の空気を窒素（Ｎ₂）ガスで置換した後、さらに水素
（Ｈ₂）雰囲気に置換する。

【０００５】次いでシリコン基板とこのシリコン基板を
装着するサセプタとを加熱する。そしてサセプタの温度
を均一化するために、プリベーク（例えばサセプタを７
００℃〜９００℃の温度に５分〜１０分間保持する）７
３を行う。その後、シリコン基板を水素アニールする温
度まで加熱する。そして水素アニール７４を行って、シ
リコン基板の表面の自然酸化膜を水素で還元して除去す
る。このときの処理条件は、例えば、シリコン基板の温
度を９００℃ないし１１５０℃に加熱し、処理時間を１
０分に設定する。さらにライトエッチング７５を行う。
このライトエッチング７５では、反応室内に塩化水素
（ＨＣｌ）ガスを供給し、例えばシリコン基板の表面を
およそ１μｍ程度除去する。このライトエッチング７５
によって、シリコン基板の表面は清浄な表面になる。

【０００６】その後、パージ７６を行う。このパージ７
６では、反応室内の塩化水素ガスを排気して再び水素ガ
スを導入するとともに、反応室内の温度を例えば１１０
０℃にする。続いて反応室内を三塩化シラン（ＳｉＨＣ
ｌ₃）と水素（Ｈ₂）とよりなる原料ガス雰囲気に置換
する。次いで、エピタキシャル成長７７を行う。このエ
ピタキシャル成長７７では、シリコン基板の表面にシリ
コンエピタキシャル層を形成する。シリコンエピタキシ
ャル層が所定の膜厚（例えば膜厚が８μｍ）になった
ら、上記原料ガスの供給を停止し、反応室内に水素ガス
を供給する水素ガス置換７８を行う。その後、反応室内
を自然冷却する冷却処理７９を行う。この冷却処理７９
では、基板温度が２００℃程度になった時点で、反応室
内のガスを窒素ガスに置換する。その後、反応室内が室
温になってから大気解放して、シリコンエピタキシャル
層を形成したシリコン基板を取り出す。

【０００７】上記エピタキシャル成長法によって形成し
たシリコンエピタキシャル層は、チョクラルスキー（以
下ＣＺと記す）法によって形成した単結晶シリコン基板
に比較して、酸素濃度や炭素濃度が低く、酸化シリコン
膜耐圧が高いことが報告されている。ところが、シリコ
ンエピタキシャル層にＭＯＳキャパシタを形成した場合
には、ＭＯＳキャパシタの発生（ｇｅｎｅｒａｔｉｏ
ｎ）ライフタイムτが短い。発生ライフタイムτが短い
原因としては、エピタキシャル成長中に、原料ガス中に
含まれる微量の金属不純物が成長中のエピタキシャル層
中に混入したり、またはエピタキシャル成長装置より発
生する金属不純物が成長中のエピタキシャル層中に混入
する等の原因が報告されている。

【０００８】そこで、ＣＺ法によって形成された単結晶
シリコン基板とＭＣＺ（Ｍａｇｎｅｔｉｃ−ｆｉｅｌｄ
ＡｐｐｌｉｅｄＣＺ）法によって形成された単結晶
シリコン基板とについて、各シリコン基板に対してエピ
タキシャル成長装置を用いて水素アニールを行った後に
各シリコン基板の表層に熱酸化膜を形成した場合と、水
素アニールを行わないで各シリコン基板の表層に熱酸化
膜を形成した場合とにおける、各熱酸化膜中の金属不純
物を測定した。測定は、フッ化水素気相分解法と原子吸
光分析法とによって行った。その結果、水素アニールを
行った場合には、水素アニールを行わない場合よりも熱
酸化膜中の金属不純物〔例えば、鉄（Ｆｅ），クロム
（Ｃｒ），アルミニウム（Ａｌ），ナトリウム（Ｎａ）
等〕の濃度が上昇することが報告されている。したがっ
て、シリコンエピタキシャル層中の金属不純物が、熱酸
化膜中またはシリコン基板内部に侵入することが原因と
なって、半導体素子の発生ライフタイムτが短くなると
推定されている。〔Extended Abstracts of the 18
th（1986）International Conference on Solid St
ate Devices and Materials（Japan ），（1986）Ma
tsusita ，Wakatsuki ，Saito ，p.529-532 参照〕

【０００９】そこで、シリコンエピタキシャル層の半導
体素子形成領域より不純物を取り除くために、通常、ゲ
ッタリングを行う。ゲッタリングには、エクストリンシ
ックゲッタリング（以下ＥＧと略記する）とイントリン
シックゲッタリング（以下ＩＧと略記する）がある。シ
リコンエピタキシャル層のゲッタリングには、シリコン
基板の裏面に多結晶シリコン膜を形成するＥＧ、または
シリコンエピタキシャル層を形成する前のシリコン基板
にゲッターシンクを形成するＩＧが行われている。

【００１０】

【発明が解決しようとする課題】しかしながら、従来の
技術で説明したように、ゲッタリングを行っても、ＭＯ
Ｓキャパシタの発生ライフタイムは、ＣＺ法やＭＣＺ法
によって形成したシリコン基板に設けたＭＯＳキャパシ
タの発生ライフタイムよりも短い。

【００１１】本発明は、発生ライフタイムτに優れたエ
ピタキシャル基板の製造方法を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた方法である。すなわち、第１の工
程で、基板を加熱し、第２の工程で、基板の温度をエピ
タキシャル成長温度に調整した後に、基板上に半導体エ
ピタキシャル層を形成し、その後第３の工程で、上記処
理をした基板を、エピタキシャル成長温度の１／２以下
の温度に冷却するエピタキシャル成長プロセスを、複数
回繰り返して行う。または、上記エピタキシャル成長プ
ロセスを複数回繰り返して行う際に、２回目以降に行う
エピタキシャル成長プロセスの前に、形成した半導体エ
ピタキシャル層とともに基板を洗浄する洗浄プロセスを
行う。

【００１３】

【作用】上記半導体エピタキシャル基板の製造方法で
は、エピタキシャル成長プロセスを複数回繰り返して行
うことにより、複数層の半導体エピタキシャル層が形成
される。このため、半導体エピタキシャル層同士の界面
に残留している微小欠陥が２回目以降のエピタキシャル
成長プロセスで導入される不純物をゲッタリングする。
またエピタキシャル成長プロセスを複数回繰り返して行
うので、基板の熱処理時間が長くなる。このため、イン
トリンシックゲッタリングと同等の効果を生じて、基板
中に含まれる酸素の析出が加速される。さらに、エピタ
キシャル成長プロセスとその次のエピタキシャル成長プ
ロセスとの間に、洗浄プロセスを行うことにより、下層
エピタキシャル層の表面近傍に偏析した不純物が除去で
き次のエピタキシャル成長プロセスを行う半導体エピタ
キシャル層の表面が清浄になるので、２回目以降のエピ
タキシャル成長プロセスで堆積される半導体エピタキシ
ャル層中に不純物が混入し難くなる。

【００１４】

【実施例】本発明の第１の実施例を図１に示す製造シー
ケンス図により説明する。図では、一例として、反応ガ
スに三塩化シラン（ＳｉＨＣｌ₃）と水素（Ｈ₂）とを
用いた還元法によるシリコンエピタキシャル成長法を説
明する。図に示すように、基板（例えばシリコンウエ
ハ）の表面を洗浄する洗浄処理１１を行う。この洗浄処
理１１では、例えば、基板表面に付着した異物や有機付
着物等を除去するために、アンモニア水と過酸化水素水
との混合溶液（ＮＨ₄ＯＨ＋Ｈ₂Ｏ₂＋Ｈ₂Ｏ）による
洗浄を行った後、基板表面に付着した金属や金属化合物
等を除去するために、塩酸と過酸化水素水との混合溶液
（ＨＣｌ＋Ｈ₂Ｏ₂＋Ｈ₂Ｏ）による洗浄を行う。また
は塩酸と過酸化水素水との混合溶液で洗浄を行った後、
アンモニア水と過酸化水素水との混合溶液で洗浄を行っ
てもよい。上記洗浄処理１１は、基板表面に付着した異
物や反応生成物等または金属や金属化合物等を除去する
洗浄方法であれば、上記説明した洗浄方法に限定される
ことはない。例えば硝酸，硝酸とフッ酸との混合溶液，
硫酸と過酸化水素水との混合溶液，フッ酸水溶液または
塩酸等を用いた洗浄方法を単独または適宜組み合わせて
行うことが可能である。次いでエピタキシャル反応室内
（以下反応室内と記す）に、洗浄した基板を装着する。

【００１５】続いて第１の工程として、加熱工程１を行
う。この加熱工程１では、まず反応室内の空気を窒素
（Ｎ₂）雰囲気に置換し、さらに反応室内を水素
（Ｈ₂）雰囲気に置換するガス置換処理１２を行う。次
いで、反応室内の温度を７００℃〜９００℃に加熱し、
この加熱状態を例えば５分〜１０分間保持するプリベー
ク１３を行う。このプリベーク１３によって、基板と基
板を装着するサセプタとの温度を均一化する。その後さ
らに加熱して、水素アニール１４を行うことで、基板の
表面に形成されている自然酸化膜を水素によって還元し
て除去する。このときの水素アニール１４の処理条件
は、例えば、基板の温度を１１５０℃に加熱し、処理時
間を１０分に設定する。さらにライトエッチング１５を
行う。このライトエッチング１５では、反応室内に塩化
水素（ＨＣｌ）ガスを供給し、基板の表面を、例えば１
μｍ程度の深さだけ除去する。上記水素アニール１４と
ライトエッチング１５とによって、基板の表面は清浄な
表面になる。

【００１６】基板を装着するサセプタの温度が均一化さ
れる場合には、上記プリベーク１３を行う必要がない。
また上記半導体エピタキシャル層を形成する基板表面が
清浄であるならば、水素アニール１４とライトエッチン
グ１５のうちのどちらか一方の処理だけを行えばよい。
また、前記洗浄処理で半導体エピタキシャル層を形成す
る基板表面が十分に清浄であるならば、上記水素アニー
ル１４と上記ライトエッチング１５とを行う必要はな
い。

【００１７】その後第２の工程として、エピタキシャル
成長工程２を行う。この工程では、まずパージ１６を行
う。このパージ１６では、反応室内の塩化水素ガスを排
気してから、再び水素ガスを導入する。そして反応室内
の温度を１１００℃に調節する。続いて当該反応室内を
三塩化シラン（ＳｉＨＣｌ₃）と水素（Ｈ₂）とよりな
る原料ガス雰囲気に置換する。そして、半導体エピタキ
シャル成長１７を行って、基板の表面に半導体（シリコ
ン）エピタキシャル層を形成する。半導体エピタキシャ
ル層が所定の膜厚（例えば膜厚が４μｍ）になったら、
上記原料ガスの供給を停止する。

【００１８】次いで第３の工程として、冷却工程３を行
う。この工程では、まず反応室内を原料ガス雰囲気より
水素ガス雰囲気に置換するガス置換処理１８を行う。そ
の後反応室内の冷却処理１９を行う。この冷却処理１９
では、基板温度がエピタキシャル成長温度のおよそ１／
２以下になる温度（例えば２０℃）になるまで自然冷却
する。望ましくは、冷却温度が０℃以上１００℃以下に
なる温度まで、自然冷却する。

【００１９】その後、基板の温度が２０℃になった後、
反応室内を水素ガス雰囲気より高真空状態にする。次い
で、上記説明した第１の工程の加熱工程１ないし第３の
工程の冷却工程３よりなるエピタキシャル成長プロセス
４（５）を、例えば２回繰り返して行うことにより、基
板表面に所定の膜厚（例えば膜厚が８μｍ）の半導体エ
ピタキシャル層を形成する。なおエピタキシャル成長プ
ロセス４の繰り返し回数は、３回以上であっても差し支
えない。

【００２０】上記エピタキシャル成長法では、次のエピ
タキシャル成長プロセス５（４）を行うときに、反応室
内のガスを完全に新しい原料ガスに置換しなければなら
ない。ところがエピタキシャル成長装置の都合上、反応
室内のガスを完全に新しい原料ガスに置換できない場合
には、繰り返して行うエピタキシャル成長プロセス５を
行う前に、反応室内より半導体エピタキシャル層を形成
した基板を取り出して、反応室内をクリーニングする。
このとき、上記基板の半導体エピタキシャル層の表面
が、大気によって汚染されたり、自然酸化膜が形成され
たりする。このため、前記洗浄処理１１と同様の洗浄処
理によって、当該基板を洗浄してから、再び反応室内に
装着する。その後上記エピタキシャル成長プロセス５を
行う。

【００２１】上記第１の実施例では、複数層の半導体エ
ピタキシャル層が形成されるので、半導体エピタキシャ
ル層同士の界面に残留している微小欠陥が２回目以降の
エピタキシャル成長プロセスで導入される金属不純物を
ゲッタリングする。またエピタキシャル成長プロセスを
複数回繰り返して行うので、基板の熱処理時間が長くな
る。このため、イントリンシックゲッタリングと同等の
効果を生じて、基板中に含まれる酸素の析出が加速され
る。

【００２２】次に上記第１の実施例で説明したエピタキ
シャル成長プロセスを行って、まず４μｍの厚さのシリ
コンエピタキシャル成長層（Ｎ形）を形成し、続いてエ
ピタキシャル成長プロセスを繰り返して行って、さらに
４μｍの厚さのシリコンエピタキシャル成長層（Ｎ形）
を形成することによって、８μｍの厚さのシリコンエピ
タキシャル成長層（Ｎ形，シート抵抗が１０Ωｃｍ〜２
０Ωｃｍ）を形成した場合の、当該シリコンエピタキシ
ャル成長層の特性評価結果を図２，図３により説明す
る。

【００２３】まず、シリコンエピタキシャル成長層にＭ
ＯＳキャパシタを形成し、そのＭＯＳキャパシタの容量
の時間変化を測るＭＯＳＣ−ｔ法によって、空乏層の中
で少数キャリアが発生するまでの時間を示す発生（ｇｅ
ｎｅｒａｔｉｏｎ）ライフタイムτを求めた。この発生
ライフタイムτとエピタキシャル成長プロセスの繰り返
し回数との関係を図２に示す。図に示すように、上記第
１の実施例で説明したように、エピタキシャル成長プロ
セスを２回繰り返して行った場合には、従来のように１
回のエピタキシャル成長プロセスでシリコンエピタキシ
ャル成長層を形成した場合よりも、発生ライフタイムτ
の値がおよそ３．３倍になる。ちなみにエピタキシャル
成長プロセスを２回繰り返して行った場合には、ＣＺ法
によって形成した単結晶シリコンウエハの発生ライフタ
イムτの値に近い値になる。

【００２４】次に、上記ＭＯＳＣ−ｔ法によって求めた
表面発生速度Ｓ（ｃｍ／ｓ）とエピタキシャル成長プロ
セスの繰り返し回数との関係を図３に示す。図に示すよ
うに、上記実施例で説明したように、エピタキシャル成
長プロセスを２回繰り返して行った場合には、従来のよ
うに１回のエピタキシャル成長プロセスでシリコンエピ
タキシャル成長層を形成した場合よりも、表面発生速度
Ｓの値がおよそ２／３になる。ちなみにエピタキシャル
成長プロセスを２回繰り返して行った場合には、ＣＺ法
によって形成した単結晶シリコンウエハの表面発生速度
Ｓの値に近い値になる。

【００２５】次に本発明の第２の実施例を図４に示す製
造シーケンス図により説明する。図では一例として、前
記第１の実施例で説明したと同様に、反応ガスに三塩化
シラン（ＳｉＨＣｌ₃）と水素（Ｈ₂）とを用いた還元
法によるシリコンエピタキシャル成長法を説明する。な
お第１の実施例と同様の工程には同一番号を付す。

【００２６】図に示すように、まず前記第１の実施例で
説明したと同様のエピタキシャル成長プロセス４を行
う。このエピタキシャル成長プロセス４は、第１の工程
の加熱工程１として、洗浄処理１１，ガス置換処理１
２，プリベーク１３，水素アニール１４，ライトエッチ
ング１５を行った後、続いて第２の工程のエピタキシャ
ル成長工程２としてパージ１６，エピタキシャル成長１
７を行い、次いで第３の工程の冷却工程３として、ガス
置換処理１８と冷却１９とを行う。

【００２７】その後、図に示すように、反応室内より基
板を取り出して、半導体エピタキシャル層と基板との各
表面を洗浄する洗浄プロセス６を行う。この洗浄プロセ
ス６は、前記説明した洗浄処理１１と同様にして行う。
すなわち、上記洗浄プロセス６は、例えば、アンモニア
水と過酸化水素水との混合溶液（ＮＨ₄ＯＨ＋Ｈ₂Ｏ₂
＋Ｈ₂Ｏ）による洗浄を行った後、塩酸と過酸化水素水
との混合溶液（ＨＣｌ＋Ｈ₂Ｏ₂＋Ｈ₂Ｏ）による洗浄
を行う。あるいは、塩酸と過酸化水素水との混合溶液
（ＨＣｌ＋Ｈ₂Ｏ₂＋Ｈ₂Ｏ）による洗浄を行った後、
アンモニア水と過酸化水素水との混合溶液（ＮＨ₄ＯＨ
＋Ｈ₂Ｏ₂＋Ｈ₂Ｏ）による洗浄を行ってもよい。また
は、硝酸，硝酸とフッ酸との混合溶液，硫酸と過酸化水
素水との混合溶液，フッ酸水溶液または塩酸等を用いた
洗浄方法を単独または適宜組み合わせて用いることが可
能である。その後、基板を十分に乾燥した後、反応室内
のサセプタに当該基板を装着する。

【００２８】次いで上記エピタキシャル成長プロセス４
と同様のエピタキシャル成長プロセス５（４）を行う。
なお上記エピタキシャル成長プロセス４，５の各処理条
件の詳細な説明は、前記第１の実施例で説明した諸条件
と同様なのでここでの説明は省略する。

【００２９】このようにして、洗浄プロセス６とエピタ
キシャル成長プロセス４とを複数回繰り返して行うこと
により、半導体エピタキシャル層が所定の厚さ（例えば
厚さが８μｍ）になるまで、堆積する。

【００３０】上記第２の実施例では、エピタキシャル成
長プロセス４と次に行うエピタキシャル成長プロセス５
との間に洗浄プロセス６を行うので、半導体エピタキシ
ャル層の表層を清浄な状態にして、次の半導体エピタキ
シャル層を形成することが可能になる。よって、半導体
エピタキシャル層の汚染が低減されるので、当該半導体
エピタキシャル層に形成した、例えばＭＯＳキャパシタ
のライフタイムが長くなる。

【００３１】次に上記第２の実施例で説明したエピタキ
シャル成長プロセスを行って、まず４μｍの厚さのシリ
コンエピタキシャル成長層（Ｎ形）を形成し、続いて洗
浄プロセスを行った後、エピタキシャル成長プロセスを
繰り返して行って、さらに４μｍの厚さのシリコンエピ
タキシャル成長層（Ｎ形）を形成することによって、８
μｍの厚さのシリコンエピタキシャル成長層（Ｎ形，シ
ート抵抗が１０Ωｃｍ〜２０Ωｃｍ）を形成した場合
の、当該シリコンエピタキシャル成長層の特性評価結果
を図５，図６により説明する。

【００３２】まず、シリコンエピタキシャル成長層にＭ
ＯＳキャパシタを形成し、ＭＯＳＣ−ｔ法によって、発
生（ｇｅｎｅｒａｔｉｏｎ）ライフタイムτを求めた。
そしてこの発生ライフタイムτとエピタキシャル成長プ
ロセスの繰り返し回数との関係を図５に示す。図に示す
ように、洗浄プロセス６を行ってエピタキシャル成長プ
ロセス４を２回繰り返した場合には、前記第１の実施例
で説明したように洗浄プロセスを行わないでエピタキシ
ャル成長プロセスを繰り返した場合よりも、発生ライフ
タイムτの値がおよそ１６％向上する。また、ＥＧ処理
基板を用いて、洗浄プロセス６を行ってエピタキシャル
成長プロセス４を２回繰り返した場合には、洗浄プロセ
スを行わないでエピタキシャル成長プロセスを繰り返し
た場合よりも、発生ライフタイムτの値がおよそ２０％
向上する。さらにライフタイムτの値のばらつきが小さ
くなる。ちなみに洗浄プロセス６を行ってエピタキシャ
ル成長プロセス４を２回繰り返した場合には、ＥＧを行
ってもまたは行わなくても、ＣＺ法によって形成した単
結晶シリコンウエハの発生ライフタイムτの値とほぼ同
等の値もしくはそれ以上の値になる。

【００３３】次に、上記ＭＯＳＣ−ｔ法によって求めた
表面発生速度Ｓ（ｃｍ／ｓ）とエピタキシャル成長プロ
セスの繰り返し回数との関係を図６に示す。図に示すよ
うに、洗浄プロセス６を行ってエピタキシャル成長プロ
セス４を２回繰り返した場合には、前記第１の実施例で
説明した洗浄プロセスを行わないでエピタキシャル成長
プロセスを繰り返した場合よりも、表面発生速度Ｓ値が
およそ８％低減される。また、ＥＧ処理基板を用いて、
洗浄プロセス６を行ってエピタキシャル成長プロセス４
を２回繰り返した場合には、洗浄プロセスを行わないで
エピタキシャル成長プロセスを繰り返した場合よりも、
表面発生速度Ｓの値がおよそ８％低減される。さらに表
面発生速度Ｓの値のばらつきが小さくなる。ちなみに洗
浄プロセス６を行ってエピタキシャル成長プロセス４を
２回繰り返した場合には、ＥＧを行ってもまたは行わな
くても、ＣＺ法によって形成した単結晶シリコンウエハ
の表面発生速度Ｓの値とほぼ同等の値もしくはそれ以下
の値になる。

【００３４】

【発明の効果】以上、説明したように請求項１の発明に
よれば、エピタキシャル成長プロセスを複数回繰り返し
て行うので、２回目以降のエピタキシャル成長プロセス
でゲッタリングする。したがって、半導体エピタキシャ
ル基板に形成した半導体素子の発生ライフタイムの向上
を図ることが可能になる。また請求項２の発明によれ
ば、エピタキシャル成長プロセスと次のエピタキシャル
成長プロセスとの間に、洗浄プロセスを行うので、半導
体エピタキシャル層の表面が清浄になる。このため、２
回目以降のエピタキシャル成長プロセスで堆積される半
導体エピタキシャル層中に不純物が混入し難くなる。し
たがって、上記同様に、半導体エピタキシャル基板に形
成した半導体素子の発生ライフタイムの向上を図ること
が可能になる。よって、本発明の半導体エピタキシャル
基板に形成した半導体素子は、信頼性と電気的特性とが
向上する。

【図面の簡単な説明】

【図１】第１の実施例の製造シーケンス図である。

【図２】第１の実施例における発生ライフタイムの評価
説明図である。

【図３】第１の実施例における表面発生速度の評価説明
図である。

【図４】第２の実施例の製造シーケンス図である。

【図５】第２の実施例における発生ライフタイムの評価
説明図である。

【図６】第２の実施例における表面発生速度の評価説明
図である。

【図７】従来例の製造シーケンス図である。

【符号の説明】

１加熱工程２エピタキシャル成長工程３冷却工程４エピタキシャル成長プロセス５エピタキシャル成長プロセス６洗浄プロセス

───────────────────────────────────────────────────── フロントページの続き (72)発明者二島修東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者大橋正典東京都品川区北品川６丁目７番35号ソニー株式会社内 (56)参考文献特開平４−129228（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/205 C23C 16/00 - 16/56 C30B 25/00 - 25/22 H01L 21/322

Claims

(57)【特許請求の範囲】

【請求項１】基板を加熱する第１の工程と、前記基板の温度をエピタキシャル成長温度に調整した
後、エピタキシャル成長を行うことにより、当該基板の
表面に半導体エピタキシャル層を形成する第２の工程
と、前記基板を、エピタキシャル成長温度の１／２以下の温
度に冷却する第３の工程とよりなるエピタキシャル成長
プロセスを、複数回繰り返して行うことを特徴とする半
導体エピタキシャル基板の製造方法。
【請求項２】基板を加熱する第１の工程と、前記基板の温度をエピタキシャル成長温度に調整した
後、エピタキシャル成長を行うことにより、当該基板の
表面に半導体エピタキシャル層を形成する第２の工程
と、前記基板を、エピタキシャル成長温度の１／２以下の温
度に冷却する第３の工程とよりなるエピタキシャル成長
プロセスを、複数回繰り返して行うエピタキシャル基板
の製造方法であって、２回目以降のエピタキシャル成長プロセスを行う前に、
半導体エピタキシャル層とともに前記基板を洗浄する洗
浄プロセスを行うことを特徴とする半導体エピタキシャ
ル基板の製造方法。