JPH0536583A

JPH0536583A - 位置合せ方法および半導体集積回路装置の製造方法

Info

Publication number: JPH0536583A
Application number: JP3190083A
Authority: JP
Inventors: Noboru Moriuchi; 昇森内; Seiichiro Shirai; 精一郎白井; Kyoya Nitta; 恭也新田; Hiroyuki Hida; 宏之肥田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1991-07-30
Filing date: 1991-07-30
Publication date: 1993-02-12

Abstract

(57)【要約】【目的】半導体集積回路装置の製造工程である露光工
程のパターン位置合せに際して、合せ余裕の増大を招く
ことなく、多層間の位置合せを良好にする。【構成】まず、拡散層パターンおよびゲート電極パタ
ーンの各々の合せマークを検出し、各々の合せマークの
位置座標を算出する（１０１）。続いて、１０１工程で
算出された合せマークの位置座標の集合を平均し、コン
タクトホールパターンの位置合せ用の基準位置座標を算
出する（１０２）。その後、１０２工程で算出されたコ
ンタクトホールの位置合せ用の基準位置座標に基づい
て、レチクルと半導体ウエハとの相対的な位置合せを行
う（１０３）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位置合せ方法および半
導体集積回路装置の製造技術に関し、特に、半導体集積
回路装置の製造工程における露光工程の際のパターン位
置合せ技術に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の製造工程における
露光工程は、半導体ウエハ上に所定の半導体集積回路パ
ターン（以下、単に回路パターンという）を転写する極
めて重要な工程である。

【０００３】標準的な露光方法では、フォトレジスト
（以下、単にレジストという）の塗布された半導体ウエ
ハに対し、回路パターンの原画が形成されたフォトマス
ク（以下、単にマスクという）を介して紫外線等を照射
してマスク上の回路パターンをレジストに転写する方法
が採用されている。

【０００４】ところで、半導体集積回路装置を製造する
には、十数層に及ぶ複数層の回路パターンを正確に重ね
合わせる必要がある。回路パターン間の位置ずれは、半
導体集積回路装置の信頼性や製造歩留りを低下させるか
らである。

【０００５】そこで、露光工程に際しては、マスク上の
回路パターンと、既に半導体ウエハ上に形成されている
回路パターンとの相対的な位置を確保した後、露光処理
を行う必要がある。

【０００６】このような位置合せの必要性は、マスクや
レチクルを用いない露光方法、例えば電子ビームやイオ
ンビームを用いた直接描画方法等による露光工程の際の
位置合わせにおいても生じる課題である。

【０００７】従来のマスクを用いた露光工程の際のマス
ク上の回路パターンと、半導体ウエハ上に既に形成され
ている回路パターンとの位置合せは、例えば次のように
していた。

【０００８】まず、半導体ウエハ上に既に形成されてい
る複数のパターン層のうち、これから形成しようとする
回路パターンとの間で最も高い位置合せ精度が必要とさ
れる一つのパターン層を選択する。

【０００９】この時、従来は、これから半導体ウエハ上
に形成しようとする回路パターンが、複数のパターン層
の各々の回路パターンとの間で位置合せを必要とする場
合でも、最も高い位置合せ精度が必要とされる回路パタ
ーンの形成された一つのパターン層のみを選択してい
る。

【００１０】続いて、その選択した一つのパターン層の
合せマークに、アライメント光を照射するとともに、そ
の時、合せマークから反射された散乱光等を検出し、そ
の検出信号に基づいて合せ基準となる合せマークの位置
座標を算出する。

【００１１】その後、算出された合せマークの位置座標
に基づいて、半導体ウエハを載置したＸＹステージを微
動し、マスク上の回路パターンと、半導体ウエハ上の選
択されたパターン層の回路パターンとの相対的な位置を
合わせる。

【００１２】なお、半導体集積回路装置の製造工程であ
る露光工程の際の合せマーク位置検出方法等について
は、例えば特開平２−１９２１１３号公報に記載があ
り、アライメント光として水銀ランプのｅ線（波長５４
６nm）とｄ線（波長５７８nm）との混合波長の光を用い
る技術等について説明されている。

【００１３】

【発明が解決しようとする課題】ところが、位置合せに
際して一つのパターン層の合せマークしか検出しない上
記従来の技術においては、以下の問題があることを本発
明者は見い出した。

【００１４】従来は、多層間で合せを必要とする場合で
も、一つのパターン層の合せマークのみを検出して、そ
の検出データに基づいてマスクと半導体ウエハとの位置
合せを行っている。

【００１５】このため、これから形成しようとする回路
パターンと、合せマークを検出していないパターン層の
回路パターンとの合せずれ量が、合せマークを検出した
パターン層の回路パターンとの合せずれ量に比較して計
算上大きくなる。

【００１６】これを、既に半導体基板上に形成されてい
るパターン層を下層から順にＡパターン層、Ｂパターン
層とし、これから半導体基板上に形成しようとするパタ
ーン層をＣパターン層として説明する。

【００１７】なお、直上下層の二つのパターン層間の位
置合せ能力、すなわち、位置合せ装置自体の合せ精度を
表す合せずれ量は、統計データ処理による標準偏差で表
した場合をσ、最悪値で表した場合をＷとする。

【００１８】今、仮に、二層目のＢパターン層の回路パ
ターンを、一層目のＡパターン層の回路パターンに位置
合わせして形成し、三層目のＣパターン層の回路パター
ンを、二層目のＢパターン層の回路パターンに位置合わ
せして形成したとする。

【００１９】この時の三層目のＣパターン層の回路パタ
ーンと、直接的な位置合わせを行った二層目のＢパター
ン層の回路パターンとの合せずれ量は、上記のように統
計的にはσであり、最悪値ではＷである。

【００２０】一方、三層目のＣパターン層の回路パター
ンと、直接的な位置合わせを行っていない一層目のＡパ
ターン層の回路パターンとの合せずれ量は、統計的には
２^1/ ²σ≒1.４σ、最悪値では２Ｗとなる。

【００２１】すなわち、三層目のＣパターン層と一層目
のＡパターン層との合せずれ量は、三層目のＣパターン
層と二層目のＢパターン層との合せずれ量の約1.４倍〜
２倍となる。

【００２２】したがって、従来は、多層間に高精度の位
置合せを必要とする場合、上述の例では、Ｃパターン層
とＡパターン層、Ｃパターン層とＢパターン層の双方に
高精度の位置合せを必要とする場合、良好な位置合せが
不可能となり、半導体集積回路装置の製造歩留りが低下
する問題があった。

【００２３】一方、歩留りを確保するために、上述の例
では、Ｃパターン層とＡパターン層との合せ余裕を、Ｃ
パターン層とＢパターン層との合せ余裕の約1.４倍〜２
倍にしなければならないが、そのようにすると半導体集
積回路素子の集積度が低下する問題があった。

【００２４】本発明は上記課題に着目してなされたもの
であり、その目的は、合せ余裕の増大を招くことなく、
多層間の位置合せを良好にすることのできる技術を提供
することにある。

【００２５】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００２６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２７】すなわち、請求項１記載の発明は、複数の
パターン層が形成された基板上に所定のパターンを転写
する工程に先立って、前記複数のパターン層のうち、前
記所定のパターンとの位置合せを必要とするパターンが
形成された所定の二以上のパターン層における各々の合
せマークを検出し、その各々の合せマーク位置を算出し
た後、算出された合せマーク位置の集合から合せマーク
位置の平均値を算出し、その算出値に基づいて、前記所
定のパターンの位置合せを行う位置合せ方法である。

【００２８】請求項２記載の発明は、前記所定の二以上
のパターン層毎に、重みづけをして位置合せを行う位置
合せ方法である。

【００２９】

【作用】上記した請求項１記載の発明によれば、例えば
上述のＡパターン層およびＢパターン層が既に形成され
た半導体基板上にＣパターン層を形成する場合を例とし
て説明すると、Ａパターン層とＢパターン層との各々の
合せマークを検出し、その各々の合せマーク位置を算出
し、その合せマーク位置集合の相加平均値をＣパターン
層の合せ基準位置とすることより、Ｃパターン層とＡパ
ターン層、Ｃパターン層とＢパターン層の双方の合せず
れ量を、統計的には、（（１／２）²＋１²)^1/2σ≒1.
1 σ、最悪値では、〔（１／２）＋１〕Ｗ＝1.5 Ｗとす
ることが可能となる。

【００３０】上記した請求項２記載の発明によれば、例
えば上述の例で説明すると、Ａパターン層に重きをおい
た位置合せ、または、Ｂパターン層に重きをおいた位置
合せを選択することが可能となる。すなわち、多層間の
位置合せを行う時に、位置合せを必要とするパターン層
毎の合せ精度を考慮することができ、柔軟な位置合せが
可能となる。

【００３１】

【実施例】図１は本発明の一実施例である位置合せ方法
を説明する工程図、図２は露光工程前の半導体基板の要
部断面図、図３は図２の半導体基板要部の平面図、図４
は図２および図３に示した半導体基板上の拡散層パター
ンの合せマークを示す平面図、図５は図２および図３に
示した半導体基板上のゲート電極パターンの合せマーク
を示す平面図、図６は合せマーク検出工程を説明する説
明図、図７は露光工程および現像工程後の半導体基板の
要部断面図、図８は図７の半導体基板要部の平面図、図
９はエッチング工程後の半導体基板の要部断面図、図１
０は引出し電極形成後の半導体基板の要部断面図であ
る。

【００３２】本実施例の位置合せ方法は、例えば半導体
集積回路装置の製造工程の一工程であるレチクルを用い
た露光工程に際して、レチクル上の回路パターンと、半
導体ウエハ（半導体基板）上に既に形成されている複数
のパターン層における各々の回路パターンとの相対的な
位置合せを行う方法である。

【００３３】以下、本実施例においては、半導体ウエハ
上にＭＯＳトランジスタを形成する場合を例として、本
実施例の位置合せ方法を図１のステップに沿って図２〜
図１０によって説明する。

【００３４】半導体ウエハの要部断面図および要部平面
図をそれぞれ図２、図３に示す。半導体ウエハ１は、例
えばシリコン（Ｓｉ）単結晶からなり、その主面には、
例えば二酸化ケイ素（ＳｉＯ₂)からなるフィールド絶縁
膜２が形成されている。

【００３５】半導体ウエハ１の上部において、フィール
ド絶縁膜２に囲まれた素子形成領域には、拡散層パター
ン３（フィールド絶縁膜２のパターンでもある）を構成
する拡散層３ａ〜３ｃが形成されている。

【００３６】拡散層３ａ〜３ｃは、所定の導電形の不純
物が導入されてなり、これによってＭＯＳトランジスタ
Ｑ，Ｑのソース、ドレイン領域が形成されている。

【００３７】拡散層パターン３は、例えば四角形状に形
成されている。拡散層パターン３と同一の平面（同層）
には、図４に示すように、例えば十字状の合せマークＭ
_Aが形成されている。

【００３８】ただし、合せマークＭ_Aの形状は、十字状
に限定されるものではなく種々変更可能であり、例えば
四角形状でも良いし、Ｌ字状でも良い。また、合せマー
クＭ_Aは、一つの合せマーク形成領域に複数個形成され
ていても良い。

【００３９】半導体ウエハ１の主面上において、フィー
ルド絶縁膜２に囲まれた素子形成領域には、例えばＳｉ
Ｏ₂からなるゲート絶縁膜４が形成されている。

【００４０】ゲート絶縁膜４上には、例えばドープトポ
リシリコンからなるゲート電極パターン５，５のパター
ン部５ａ，５ａが配置されている。

【００４１】ゲート電極パターン５，５のそれぞれの一
端には、パターン部５ａ，５ａよりも幅広のフランジ部
５ｂ，５ｂが形成されている。

【００４２】フランジ部５ｂ，５ｂは、後述するコンタ
クトホールパターンを重ねる領域であり、フィールド絶
縁膜２上に配置されている。

【００４３】ゲート電極パターン５と同一の平面には、
図５に示すように、例えば十字状の合せマークＭ_Bが形
成されている。

【００４４】ただし、合せマークＭ_Bの形状も十字状に
限定されるものではなく種々変更可能であり、例えば四
角形状でも良いし、Ｌ字状でも良い。また、合せマーク
Ｍ_Bも一つの合せマーク形成領域に複数個形成されてい
ても良い。

【００４５】このように本実施例においては、半導体ウ
エハ１上に、ＭＯＳトランジスタＱ，Ｑを構成する拡散
層パターン３と、ゲート電極パターン５とが既に形成さ
れている。

【００４６】さらに、半導体ウエハ１上には、フィール
ド絶縁膜２、ゲート絶縁膜４およびゲート電極パターン
５を被覆するように絶縁膜６が堆積されている。絶縁膜
６は、例えばＳｉＯ₂からなり、その上面には、レジス
ト膜７が堆積されている。

【００４７】本実施例においては、このような半導体ウ
エハ１上の絶縁膜６に拡散層３ａ〜３ｃおよびゲート電
極パターン５のフランジ部５ｂに達する後述するコンタ
クトホールを穿孔するためのコンタクトホールパターン
を、以下のようにしてレジスト膜７に転写する。

【００４８】まず、半導体ウエハ１を、図６に示す縮小
投影露光装置８のＸＹステージ９上に載置する。なお、
ＸＹステージ９の上方には、縮小投影レンズ１０を介し
てレチクル１１が配置されている。レチクル１１には、
コンタクトホールパターン（図示せず）が形成されてい
る。

【００４９】続いて、縮小投影露光装置８の合せマーク
検出部１２の検出光放射部（図示せず）から拡散層パタ
ーン３の合せマークＭ_Aに、例えばＨｅ−Ｎｅレーザ
（波長６３３nm）等のようなアライメント光Ａを照射す
るとともに、その時、合せマークＭ_Aから反射される散
乱光等を合せマーク検出部１２の受光部（図示せず）で
検出し、その検出信号をＣＰＵ１３に伝送する。

【００５０】ＣＰＵ１３においては、その検出信号に基
づいて拡散層パターン３の合せマークＭ_Aの位置座標
（Ｘ_A, Ｙ_A) を算出する。ここで、拡散層パターン３
の層の重みづけパラメータをρ_Aとする。

【００５１】重みづけパターメータは、これから形成し
ようとするパターンと、半導体ウエハ１上に既に形成さ
れているパターンとの合せ精度の度合いを表すパラメー
タであり、これにより、パターン層毎の合せ精度を考慮
した位置合せが可能となっている上、パターン層毎の合
せ精度の変更等にも柔軟に対応することが可能になって
いる。

【００５２】次いで、拡散層パターン３の合せマークＭ
_Aと同様にして、上記したゲート電極パターン５の合せ
マークＭ_Bの位置座標（Ｘ_B，Ｙ_B）を算出する。ここ
で、ゲート電極パターン５の層の重みずけパラメータを
ρ_Bとする（１０１）。

【００５３】続いて、ＣＰＵ１３では、拡散層パターン
３の合せマークＭ_Aの位置座標と、ゲート電極パターン
５の合せマークＭ_Bの位置座標と、それぞれの層の重み
づけパラメータであるρ_A，ρ_Bとを、Ｘ＝（ρ_AＸ_A
＋ρ_BＸ_B)／（ρ_A＋ρ_B），Ｙ＝（ρ_AＹ_A＋ρ_B
Ｙ_B）／（ρ_A＋ρ_B）の式に代入し、コンタクトホー
ルパターの位置合せ用の基準位置座標（Ｘ，Ｙ）を算出
する（１０２）。

【００５４】このようにすることにより、コンタクトホ
ールパターンと拡散層パターン３との合せずれ量および
コンタクトホールパターンとゲート電極パターン５との
合せずれ量を、共に、統計的には、約1.５σ、最悪値で
は、1.５Ｗとすることができ、三層間の位置合せを良好
にすることが可能となる。

【００５５】次いで、ＣＰＵ１３は、算出されたコンタ
クトホールパターンの位置合せ用の基準位置座標（Ｘ，
Ｙ）に基づいて、ＸＹステージ９を微動させて、レチク
ル１１と、半導体ウエハ１との相対的な位置合せを行う
（１０３）。

【００５６】続いて、通常の露光処理によって、レチク
ル１１上のコンタクトホールパターンを半導体ウエハ１
上のレジスト膜７に転写する。

【００５７】その後の工程においては、従来と同様、ま
ず、縮小投影露光装置８から取り出した半導体ウエハ１
に対して現像処理を施し、図７および図８に示すコンタ
クトホールパターン１４ａと、図８に示すコンタクトホ
ールパターン１４ｂとをレジスト膜７に形成する。

【００５８】コンタクトホールパターン１４ａは、絶縁
膜６に拡散層３ａ〜３ｃに達するコンタクトホールを形
成するためのレジストパターンである。また、コンタク
トホールパターン１４ｂは、絶縁膜６にゲート電極パタ
ーン５のフランジ部５ｂに達するコンタクトホールを形
成するためのレジストパターンである。

【００５９】続いて、レジスト膜７をエッチングマスク
として、図９に示す拡散層パターン３に達するコンタク
トホール１５ａおよびゲート電極パターン５のフランジ
部５ｂに達する図示しないコンタクトホールを同時に形
成する。

【００６０】その後、レジスト膜７を除去した後、半導
体ウエハ１上に、例えばアルミニウム合金からなる導体
膜（図示せず）を蒸着法またはスパッタリング法等によ
って堆積した後、通常の露光処理およびエッチング処理
を施して、図１０に示すように、引出し電極１６を形成
する。

【００６１】なお、引出し電極１６のパターン転写の際
の露光工程においては、レチクル（図示せず）上の引出
し電極パターンを、拡散層パターン３に達するコンタク
トホール１５ａおよびゲート電極パターン５のフランジ
部５ｂに達する図示しないコンタクトホールのパターン
の一層に合わせれば良いので、従来の位置合せ方法を適
用すれば良い。

【００６２】このように本実施例によれば、以下の効果
を得ることが可能となる。

【００６３】(1).半導体ウエハ１上のレジスト膜７にコ
ンタクトホールパターン１４ａ，１４ｂを転写する際、
拡散層パターン３とゲート電極パターン５の各々の合せ
マークＭ_A，Ｍ_Bを検出し、合せマークＭ_A，Ｍ_Bの位
置座標を算出した後、その合せマークＭ_A，Ｍ_Bの位置
座標の集合の相加平均値をコンタクトホールパターン１
４ａ，１４ｂの位置合せ用の基準位置座標とし、その基
準位置座標に基づいて半導体ウエハ１とレチクル１１と
の相対的な位置合せを行うことにより、合せ余裕の増大
を招くことなく、コンタクトホールパターン１４ａと拡
散層パターン３およびコンタクトホールパターン１４ｂ
とゲート電極パターン５との双方の位置合せを良好にす
ることが可能となる。

【００６４】(2).上記(1) により、多層間に高精度の位
置合せを必要とする場合でも、半導体集積回路素子の集
積度を低下させることなく、半導体集積回路装置の製造
歩留りを確保することが可能となる。

【００６５】(3).拡散層パターン３およびゲート電極パ
ターン５のそれぞれの層に重みづけパラメータを設定し
て双方の合せマークＭ_A，Ｍ_Bの位置座標集合の相加平
均値をコンタクトホールパターン１４ａ，１４ｂの位置
合せ用の基準位置座標としたことにより、重みづけパラ
メータの設定値を変えることにより、拡散層パターン３
の層に重きをおいた位置合せ、または、ゲート電極パタ
ーン５の層に重きをおいた位置合せを選択することが可
能となる。すなわち、多層間の位置合せを行う時に、位
置合せを必要とするパターン層毎の合せ精度を考慮する
ことができ、柔軟な位置合せが可能となる。

【００６６】(4).上記(3) により、パターン層毎の合せ
精度の変更等にも柔軟に対応することが可能となる。

【００６７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００６８】例えば前記実施例においては、アライメン
ト光としてＨｅ−Ｎｅレーザ等のような単色光を用いた
場合について説明したが、これに限定されるものではな
く種々変更可能であり、例えば検出光として水銀ランプ
のｅ線とｄ線との混合光を用いても良いし、例えば５０
nm〜１００nm程度の広帯域の光を用いても良い。

【００６９】また、前記実施例においては、半導体ウエ
ハの面内の一箇所で複数のパターン層の各々の合せマー
クを検出した場合について説明したが、これに限定され
るものではなく、例えば半導体ウエハの面内の複数の箇
所で複数のパターン層の各々の合せマークを検出し、そ
の各々の箇所で前記実施例で説明した平均位置座標を算
出し、得られた各々の平均位置座標の集合をさらに統計
的に処理して、これから形成しようとするパターンの位
置合せ用の基準位置座標を算出しても良い。

【００７０】また、前記実施例においては、レチクルを
用いた露光工程の際の位置合せ方法に本発明を適用した
場合について説明したが、これに限定されるものではな
く、例えばマスクやレチクルを用いない電子ビームまた
はイオンビーム直接描画法等の他の露光工程の際の位置
合せ方法にも本発明を適用することが可能である。

【００７１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路装置の製造工程の一工程である露光工程の際の
パターン位置合せ技術に適用した場合について説明した
が、これに限定されず種々適用可能であり、例えばプリ
ント配線基板またはパッケージ基板等のような他の基板
上に所定のパターンを形成する際のパターン位置合せ技
術等にも本発明を適用することが可能である。

【００７２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【００７３】(1).すなわち、請求項１記載の発明によれ
ば、例えば上述のＡパターン層およびＢパターン層が既
に形成された半導体基板上にＣパターン層を形成する場
合を例とすると、Ａパターン層とＢパターン層との各々
の合せマークを検出し、その各々の合せマーク位置を算
出し、その合せマーク位置集合の相加平均値をＣパター
ン層の合せ基準位置とすることより、Ｃパターン層とＡ
パターン層、Ｃパターン層とＢパターン層との各々の合
せずれ量を、双方とも、統計的には約1.１σ、最悪値で
1.５Ｗとすることが可能となる。

【００７４】すなわち、合せ余裕の増大を招くことな
く、多層間の位置合せを良好にすることが可能となる。
したがって、本発明を半導体集積回路装置の製造工程で
ある露光工程の際の位置合せに適用することにより、多
層間に高精度の位置合せを必要とする場合でも、半導体
集積回路素子の集積度を低下させることなく、半導体集
積回路装置の製造歩留りを確保することが可能となる。

【００７５】(2).請求項２記載の発明によれば、例えば
上述の例で説明すると、Ａパターン層に重きをおいた位
置合せ、または、Ｂパターン層に重きをおいた位置合せ
を選択することが可能となる。すなわち、多層間の位置
合せを行う時に、位置合せを必要とするパターン層毎の
合せ精度を考慮することができ、柔軟な位置合せが可能
となる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例である位置合せ方法を
説明する工程図である。

【図２】露光工程前の半導体基板の要部断面図である。

【図３】図２の半導体基板要部の平面図である。

【図４】図２および図３に示した半導体基板上の拡散層
パターンの合せマークを示す平面図である。

【図５】図２および図３に示した半導体基板上のゲート
電極パターンの合せマークを示す平面図である。

【図６】合せマーク検出工程を説明する説明図である。

【図７】露光工程および現像工程後の半導体基板の要部
断面図である。

【図８】図７の半導体基板要部の平面図である。

【図９】エッチング工程後の半導体基板の要部断面図で
ある。

【図１０】引出し電極形成後の半導体基板の要部断面図
である。

【符号の説明】

１半導体ウエハ（半導体基板）２フィールド絶縁膜３拡散層パターン３ａ拡散層３ｂ拡散層３ｃ拡散層４ゲート絶縁膜５ゲート電極パターン５ａパターン部５ｂフランジ部６絶縁膜７レジスト膜８縮小投影露光装置９ＸＹステージ１０縮小投影レンズ１１レチクル１２合せマーク検出部１３ＣＰＵ１４ａコンタクトホールパターン１４ｂコンタクトホールパターン１５ａコンタクトホール１６引出し電極Ａアライメント光Ｍ_A 合せマークＭ_B 合せマーク

───────────────────────────────────────────────────── フロントページの続き (72)発明者白井精一郎東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者新田恭也東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者肥田宏之東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】複数のパターン層が形成された基板上に
所定のパターンを転写する工程に先立って、前記複数の
パターン層のうち、前記所定のパターンとの位置合せを
必要とするパターンが形成された所定の二以上のパター
ン層における各々の合せマークを検出し、その各々の合
せマーク位置を算出した後、算出された合せマーク位置
の集合から合せマーク位置の平均値を算出し、その算出
値に基づいて、前記所定のパターンの位置合せを行うこ
とを特徴とする位置合せ方法。
【請求項２】前記所定の二以上のパターン層毎に、重
みづけをして位置合せを行うことを特徴とする請求項１
記載の位置合せ方法。
【請求項３】複数のパターン層が形成された半導体基
板上に所定のパターンを転写する露光処理に先立って、
前記複数のパターン層のうち、前記所定のパターンとの
位置合せを必要とするパターンが形成された所定の二以
上のパターン層における各々の合せマークを検出し、そ
の各々の合せマーク位置を算出した後、算出された合せ
マーク位置の集合から合せマーク位置の平均値を算出
し、その算出値に基づいて、前記所定のパターンの位置
合せを行うことを特徴とする半導体集積回路装置の製造
方法。