JP3113228U

JP3113228U - プラズマテレビジョン

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Publication number: JP3113228U
Application number: JP2005003951U
Authority: JP
Inventors: 敬弘小川
Original assignee: Funai Electric Co Ltd
Current assignee: Funai Electric Co Ltd
Priority date: 2005-06-01
Filing date: 2005-06-01
Publication date: 2005-09-02
Anticipated expiration: 2015-06-01
Also published as: US20060214599A1; US7471047B2

Abstract

【課題】プラズマパネルの電源仕様の変更に柔軟に対応することができるプラズマテレビジョンを提供する。
【解決手段】主電源基板４０にて所定電圧のＶsus電源とＶadd電源を生成し、これらをプラズマパネル１１に対して出力する。主電源基板４０にてＶsus電源とＶadd電源を生成するトランス４２からサブ電源Ｖsub1，Ｖsub2，Ｖsub3を派生させ、これらを主電源基板４０とは別基板のサブ電源基板２０に入力させている。サブ電源基板２０ではサブ電源Ｖsub1，Ｖsub2，Ｖsub3の電圧値を調整することにより、プラズマパネル１１が使用可能なＶset電源とＶe電源とＶscan電源を生成する。このように、主電源基板４０とサブ電源基板２０とが独立した基板で備えられることにより、サブ電源基板２０のみの交換が可能となり、プラズマパネル１１の電源仕様の変更に柔軟に対応することができる。
【選択図】図１

Description

本考案はプラズマテレビジョンに関する。

プラズマパネルは複数の電極を備えることから、複数の電圧レベルの電源を必要としている。従って、プラズマパネルを備えるプラズマテレビジョンにおいては、複数の電源が生成可能な電源回路が必要となっている。複数の電源を個別に生成すると、部品数が多くなりコストが増大するほか、電源回路をコンパクトに形成することができないという問題があった。これに対して、電源回路の一部を複数の電源間で供用する技術が提案されていた（例えば、特許文献１，２参照）。
かかる構成によれば、複数の電源間で電子部品や回路基板等を共用することができるため、コストの低減や装置のコンパクト化を実現することが可能であった。
特開平６−３３２４０１号公報特開２００１−１３９１７号公報

しかしながら、プラズマパネルは製造元や製造モデルによって必要な電圧が異なっているため、プラズマパネルの変更があるたびに電源回路全体を変更しなければならず、コストが増大するという課題があった。また、製造工程においては、プラズマパネルの変更ごとに取り付け部品の段替えを行う必要があり、作業性がよくないという課題があった。
本考案は、上述した課題をかんがみてなされたもので、プラズマパネルの電源仕様の変更に柔軟に対応することができるプラズマテレビジョンを提供することを目的とする。

上記課題を解決するために、請求項２にかかる考案では、少なくともアドレス電源とサステイン電源とを含む複数の直流電源によって駆動されるプラズマパネルを備えるプラズマテレビジョンにおいて、
交流電源を入力し直流電源を生成する整流回路と、上記直流電源から所望の電圧レベルのアドレス電源とサステイン電源とを生成するトランスと、上記アドレス電源と上記サステイン電圧とを上記プラズマパネルに出力する主電源出力端子と、上記トランスの所定の電圧レベルから導出したサブ電源を外部に出力するサブ電源基板用端子とを備える主電源基板と、上記主電源基板とは別基板として備えられるとともに、上記サブ電源基板用端子から入力した上記サブ電源を所定の電圧レベルに調整して上記プラズマパネルに出力する定電圧回路を備えるサブ電源基板とを具備する構成としてある。

上記のように構成した請求項２の考案において、プラズマパネルが少なくともアドレス電源とサステイン電源とを含む複数の直流電源によって駆動される。プラズマパネルは、多数のセルを有しており、各セルに設けられた複数の電極間にて放電を発生させることにより、表示を行う。従って、各電極に対してそれぞれ所定電圧の直流電源に供給する必要がある。面放電方式のプラズマパネルにおいて、アドレス電源は各セルにおいて予備放電を起こさせるアドレス電極に供給されており、サステイン電源は各セルにおいてパネル面方向の放電を起こさせるサステイン電極に供給される。

主電源基板には、整流回路とトランスと主電源出力端子とサブ電源基板用端子とが備えられる。上記トランスは、上記整流回路が交流電源から生成した直流電源からが所望の電圧レベルのアドレス電源とサステイン電源とを生成する。生成された上記アドレス電源と上記サステイン電源は上記主電源出力端子を介して上記プラズマパネルに出力される。一方、上記サブ電源基板用端子は上記トランスの所定の電圧レベルから導出したサブ電源を外部に出力する。

サブ電源基板は上記主電源基板とは別基板として備えられ、定電圧回路を備える。上記定電圧回路は、上記サブ電源基板用端子から上記サブ電源の供給を受けており、同サブ電源を所定の電圧レベルに調整して上記プラズマパネルに出力する。従って、上記プラズマパネルに対して上記アドレス電源と上記サステイン電源と上記サブ電源とを供給することができる。

また、請求項３にかかる考案では、上記定電圧回路は、上記サブ電源をドレインにて入力しつつソースから同サブ電源を上記プラズマパネルに出力するＭＯＳＦＥＴと、上記ＭＯＳＦＥＴのソースとグランドとの間に介在するコンデンサと、上記ＭＯＳＦＥＴのソースとグランドとの間に介在する可変抵抗と、上記可変抵抗にて分割された上記サブ電源の分割電圧が逆方向で入力されるツェナーダイオードと、上記ツェナーダイオードにおける降伏現象に起因して上記ＭＯＳＦＥＴのゲート電圧を低下させる調整トランジスタとを具備する構成としてある。

上記のように構成した請求項３の考案において、上記定電圧回路には、ＭＯＳＦＥＴとコンデンサと可変抵抗とツェナーダイオードと調整トランジスタとが備えられる。上記ＭＯＳＦＥＴのドレインには、上記主電源基板の上記サブ電源基板用端子から出力された上記サブ電源が入力される。そして、上記ＭＯＳＦＥＴのソースから上記サブ電源が上記プラズマパネルに出力される。これにより、上記ＭＯＳＦＥＴのゲート電圧に応じて、上記プラズマパネルに出力される上記サブ電源の電圧レベルを調整することができる。

コンデンサは、上記ＭＯＳＦＥＴのソースとグランドとの間に介在するため、上記プラズマパネルに出力される上記サブ電源を平滑化することができる。可変抵抗は、上記ＭＯＳＦＥＴのソースとグランドとの間において上記コンデンサと並列的に備えられ、上記サブ電源の電圧を分割する。そして、上記可変抵抗にて分割された上記サブ電源の分割電圧が上記ツェナーダイオードに逆方向で入力される。上記サブ電源の分割電圧が上記ツェナーダイオードの降伏電圧を上回るとき、同ツェナーダイオードが降伏し、それに応じて調整トランジスタが動作して上記ＭＯＳＦＥＴのゲート電圧を低下させる。従って、上記ＭＯＳＦＥＴのソースから出力される上記サブ電源の電圧が大きく、上記分割電圧が大きい場合に、同ＭＯＳＦＥＴのソースから出力される同サブ電源の電圧を低下させることができる。上記可変抵抗を調整することにより、上記サブ電源に対する上記分割電圧の比重を調整することができるため、上記ＭＯＳＦＥＴのソースから出力される同サブ電源を所望の電圧レベルに調整することができる。

さらに、請求項４にかかる考案では、上記定電圧回路は、マイコンから出力される起動信号を入力し同起動信号が入力されない期間において上記ゲート電圧を低下させる起動トランジスタを具備する構成としてある。

上記のように構成した請求項４の考案において、上記定電圧回路に起動トランジスタが備えられ、同起動トランジスタがマイコンから出力される起動信号を入力する。そして、上記起動信号が入力されない期間において上記ゲート電圧を低下させる。すなわち、上記起動信号の入力期間のみ上記サブ電源が上記プラズマパネルに出力されるようにすることができ、同サブ電源のスイッチ制御を行うことができる。

また、請求項５にかかる考案では、上記定電圧回路は、上記ＭＯＳＦＥＴのソースにて過電流が検出されるときに上記ゲート電圧を低下させる制限トランジスタを具備する構成としてある。

上記のように構成した請求項５の考案において、上記定電圧回路に制限トランジスタが備えられ、同制限トランジスタは上記ＭＯＳＦＥＴのソースにて過電流が検出されるときに上記ゲート電圧を低下させる。すなわち、記ＭＯＳＦＥＴのソースにて過電流が検出されるときに上記サブ電源が上記プラズマパネルに出力されないようにすることができる。

以上の構成を踏まえたうえで、請求項１の考案は、少なくともアドレス電源とサステイン電源とを含む複数の直流電源によって駆動されるプラズマパネルを備えるプラズマテレビジョンにおいて、
交流電源を入力し直流電源を生成する整流回路と、上記直流電源から所望の電圧レベルのアドレス電源とサステイン電源とを生成するトランスと、上記アドレス電源と上記サステイン電圧とを上記プラズマパネルに出力する主電源出力端子と、上記トランスの所定の電圧レベルから導出したサブ電源を外部に出力するサブ電源基板用端子とを備える主電源基板と、
上記主電源基板とは別基板として備えられるとともに、
上記サブ電源基板用端子と接続可能な入力端子と、上記サブ電源をドレインにて入力しつつソースから同サブ電源を上記プラズマパネルに出力するＭＯＳＦＥＴと、上記ＭＯＳＦＥＴのソースとグランドとの間に介在するコンデンサと、上記ＭＯＳＦＥＴのソースとグランドとの間に介在する可変抵抗と、上記可変抵抗にて分割された上記サブ電源の分割電圧が逆方向で入力されるツェナーダイオードと、上記ツェナーダイオードにおける降伏現象に起因して上記ＭＯＳＦＥＴのゲート電圧を低下させる調整トランジスタと、マイコンから出力される起動信号を入力し同起動信号が入力されない期間において上記ゲート電圧を低下させる起動トランジスタと、上記ＭＯＳＦＥＴのソースにて過電流が検出されるときに上記ゲート電圧を低下させる制限トランジスタと、上記ＭＯＳＦＥＴのソースと上記プラズマパネルとを電気的に接続するサブ電源出力端子とを備えるサブ電源基板とを具備する構成としてある。

このような、より具体的な構成において上述した請求項２〜請求項５の各考案と同様の作用を奏することは言うまでもない。

以上説明したように請求項１および請求項２の考案によれば、プラズマパネルの電源仕様の変更に柔軟に対応することができるプラズマテレビジョンを提供することができる。
請求項３の考案によれば、プラズマパネルに出力されるサブ電源を定電圧回路よって所望の電圧レベルに安定化させることができる。
請求項４の考案によれば、マイコンにてサブ電源のＯＮ／ＯＦＦを切り換えることができる。
請求項５の考案によれば、過電流から機器を保護することができる。

ここでは、下記の順序に従って本考案の実施形態について説明する。
（１）プラズマテレビジョンの構成：
（２）主電源基板の構成：
（３）サブ電源基板の構成：
（４）まとめ：

（１）テレビジョンの構成：
図１は、本考案の一実施形態にかかるプラズマテレビジョンの概略構成を示している。同図において、プラズマテレビジョン１０は、プラズマパネル１１と映像処理回路１３とチューナ１４とマイコン１５とサブ電源基板２０と主電源基板４０とから構成されている。チューナ１４は外部のアンテナ６０からテレビ電波を入力しており、マイコン１５にて指定された周波数帯域のテレビ電波から映像信号等を抽出する。

映像処理回路１３はチューナ１４から入力された映像信号に基づいてデジタル映像信号を生成する。映像処理回路１３にて生成されたデジタル映像信号は、プラズマパネル１１が備えるディスプレイドライバ１１ａに入力され、同ディスプレイドライバ１１ａにてプラズマパネル１１の駆動信号が生成される。以上の構成により、テレビ電波に基づく映像をプラズマパネル１１にて再生することができる。むろん、アンテナ６０にて受信したテレビ映像のみならず、ＣＡＴＶによるテレビ映像が再生されてもよいし、ＤＶＤビデオデッキ等の外部機器から入力された映像信号が再生されてもよい。映像処理回路１３が各信号形式に対応していればよく、チューナ１４に入力されるテレビ電波はデジタル形式であってもよいし、アナログ形式であってもよい。

プラズマパネル１１は、主電源基板４０からＶsus電源（サステイン電源）とＶadd電源（アドレス電源）を入力しており、サブ電源基板２０からサブ電源としてのＶset電源とＶe電源とＶscan電源（走査電源）を入力している。Ｖsus電源とＶadd電源とＶscan電源は、それぞれプラズマパネル１１に多数備えられるセルにおける維持電極とアドレス電極と走査電極に供給される。本実施形態のプラズマパネル１１では、アドレス電極によって予備放電を行ったセルにおいて、走査電極と維持電極間にパルス電圧を加えることにより、プラズマパネル１１の表示面方向に放電を起こさせる面放電方式を採用している。一方、Ｖset電源とＶe電源はセルの残留電荷を消去するために使用される。

なお、本実施形態のプラズマパネル１１では、Ｖsus電源は、２０５Ｖであることも最も望ましく、１８０〜２２０Ｖの許容範囲を有している。Ｖadd電源は、６５Ｖであることも最も望ましく、５２〜７２Ｖの許容範囲を有している。Ｖset電源は、１７５Ｖであることも最も望ましく、１７５〜１９５Ｖの許容範囲を有している。Ｖe電源は、８５Ｖであることも最も望ましく、７５〜１１５Ｖの許容範囲を有している。Ｖscan電源は、−２２０Ｖであることも最も望ましく、−１９０〜−２２０Ｖの許容範囲を有している。

プラズマテレビジョン１０は電源ケーブル５０から家庭用交流電源を入力しており、同交流電源は主電源基板４０に導入される。主電源基板４０は整流回路４１において電源の直流化を行い、トランス４２にて絶縁しつつ、Ｖsus電源とＶadd電源をそれぞれ生成する。Ｖsus電源とＶadd電源は、○で示す主電源出力端子４０ａ１，４０ａ２を介して、プラズマパネル１１に入力される。トランス４２から３種類のサブ電源Ｖsub1，Ｖsub2，Ｖsub3が導出されており、これらは●で示すサブ電源基板用端子４０ｂ１，４０ｂ２，４０ｂ３を介してサブ電源基板２０に出力されている。なお、一のサブ電源Ｖsub1はＶsus電源から分岐している。

（２）主電源基板の構成：
図２は、主電源基板４０の構成を示している。同図において、整流ブリッジを備える整流回路が直流化した電源がトランス４２の一次側巻き線の一端に入力されている。トランス４２の一次側巻き線のもう一端は、スイッチングトランジスタＴ１のコレクタに接続されており、スイッチングトランジスタＴ１のベース電流のデューティ比に応じて、二次側に伝達される電圧を調整することが可能となっている。スイッチングトランジスタＴ１のベース電流は、トランス４２の二次側巻き線における電圧を監視するフィードバック回路４３にて生成されている。フィードバック回路４３は、トランス４２の二次側が高電圧となったときに、スイッチングトランジスタＴ１のベース電流のデューティ比を低下させるようになっている。反対に、トランス４２の二次側が低電圧となったときに、スイッチングトランジスタＴ１のベース電流のデューティ比を増加させる。これにより、トランス４２の二次側電圧を一定化させることができる。

なお、トランス４２においては一次側と二次側が絶縁されているとともに、フィードバック回路４３においてもフォトカプラを介して一次側と二次側が絶縁されている。従って、異常な電源が入力された場合でも、二次側を保護することができる。

トランス４２の二次側巻き線からそれぞれ巻き出し位置が異なる四本の導線が導出されており、各導線にはそれぞれ異なる値の電圧が出力されている。約２０５Ｖに電圧値が調整された導線に対しては、一対の主電源出力端子４０ａ１とサブ電源基板用端子４０ｂ１が接続されている。図１に示すように、この主電源出力端子４０ａ１を介して約２０５Ｖに調整された二次側電源がＶsus電源としてプラズマパネル１１に出力される。一方、サブ電源基板用端子４０ｂ１は、サブ電源基板２０に対して約２０５Ｖに調整されたサブ電源Ｖsub1を出力している。

約８５Ｖに電圧値が調整された導線にはサブ電源基板用端子４０ｂ２が接続されており、サブ電源基板用端子４０ｂ２からサブ電源基板２０に対して約８５Ｖに調整されたサブ電源Ｖsub2が出力されている。さらに、約６５Ｖに電圧値が調整された導線には主電源出力端子４０ａ２が接続されており、主電源出力端子４０ａ２から約６５Ｖに調整された二次側電源がＶadd電源としてプラズマパネル１１に出力される。約−２２０Ｖに電圧値が調整された導線にはサブ電源基板用端子４０ｂ３が接続されており、サブ電源基板用端子４０ｂ３からサブ電源基板２０に対して約−２２０Ｖに調整されたサブ電源Ｖsub3が出力されている。

以上の構成により、プラズマパネル１１に対して約２０５Ｖに調整されたＶsus電源と、約６５Ｖに調整されたＶadd電源を供給することができ、これらの電源を使用して放電を行うことができる。一方、サブ電源基板２０に対しては、約２０５Ｖに調整されたサブ電源Ｖsub1と、約８５Ｖに調整されたサブ電源Ｖsub2と、約−２２０Ｖに調整されたサブ電源Ｖsub3を出力することができる。なお、本実施形態においては単一の二次側巻き線から全ての導線を巻き出すようにしたが、複数の二次側巻き線を備えるようにしてもよい。

（３）サブ電源基板の構成：
図３は、サブ電源基板２０の構成を示している。同図において、主電源基板４０からサブ電源基板２０に入力されたサブ電源Ｖsub1，Ｖsub2，Ｖsub3に対応して、定電圧回路３０ａ，３０ｂ，３０ｃがそれぞれ備えられている。定電圧回路３０ａは、約２０５Ｖに調整されたサブ電源Ｖsub1を入力し、約１７５ＶのＶset電源をプラズマパネル１１に対して出力する。同様に、定電圧回路３０ｂは、約８５Ｖに調整されたサブ電源Ｖsub2を入力し、約８５ＶのＶe電源をプラズマパネル１１に対して出力する。さらに、定電圧回路３０ｃは、約−２２０Ｖに調整されたサブ電源Ｖsub3を入力し、約−２２０ＶのＶscan電源をプラズマパネル１１に対して出力する。以下、定電圧回路３０の詳細な構成について説明する。なお、図示しないがサブ電源基板２０と主電源基板４０との間でサブ電源Ｖsub1，Ｖsub2，Ｖsub3を接続するためのコネクタを設けることにより、両者の接続作業は容易となる。従って、サブ電源Ｖsub1，Ｖsub2，Ｖsub3の仕様変更を容易に行うことが可能となる。

図４は、定電圧回路３０ａの回路構成を示している。なお、他の定電圧回路３０ｂ，３０ｃも同様な構成であるため、図示および説明を省略する。定電圧回路３０ａにはＭＯＳＦＥＴＭ１が備えられ、同ＭＯＳＦＥＴＭ１のドレインにサブ電源Ｖsub1が入力される。ＭＯＳＦＥＴＭ１のゲートには、直流電源であるサブ電源Ｖsub1がトランジスタＴ５のエミッタ−コレクタを介して入力されている。トランジスタＴ５のベースはトランジスタＴ６のコレクタ−エミッタを介して接地している。トランジスタＴ６のベースにはマイコンから起動信号が入力されている。従って、マイコン１５から正の起動信号が入力されると、トランジスタＴ６のコレクタ−エミッタ間に電流が流れ、トランジスタＴ５のベースにも電流が流れることとなる。

このとき、トランジスタＴ５のエミッタ−コレクタを介して、ＭＯＳＦＥＴＭ１のゲートに高い電圧を与えることができる。従って、マイコン１５から正の起動信号が入力される期間においては、ＭＯＳＦＥＴＭ１のゲートに高いゲート電圧を供給し、それによりＭＯＳＦＥＴＭ１のソースから直流電源を出力させることができる。なお、ＭＯＳＦＥＴＭ１のソースから出力される直流電源はＶscan電源としてプラズマパネル１１に出力される。また、ＭＯＳＦＥＴＭ１のソースは電解コンデンサＣ１を介して接地しているため、電解コンデンサＣ１の充電・放電作用により、Ｖscan電源の電圧を平滑化することができる。一方、マイコン１５から正の起動信号が入力されない期間においては、ＭＯＳＦＥＴＭ１のゲートを高電圧が供給されないため、ＭＯＳＦＥＴＭ１のソースから出力される直流電源を遮断することができる。

すなわち、マイコン１５から起動信号を出力することによりＶscan電源をプラズマパネル１１に出力可能とし、マイコン１５からの起動信号の供給を停止することによりＶscan電源を遮断することができる。従って、マイコン１５によってプラズマパネル１１に対するＶscan電源の出力制御を行うことができ、適正なタイミングでＶscan電源の出力および停止を実行させることができる。なお、以上の動作において、トランジスタＴ５，Ｔ６は、起動信号が入力されるときにＭＯＳＦＥＴＭ１のゲート電圧を低下させるため、これらは本考案の起動トランジスタに相当するということができる。

また、ＭＯＳＦＥＴＭ１のゲートには、トランジスタＴ４のコレクタも接続されている。このトランジスタＴ４のベース−エミッタ間には抵抗Ｒ３が並列的に備えられており、同抵抗Ｒ３にもＭＯＳＦＥＴＭ１のソースが接続されている。ＭＯＳＦＥＴＭ１のソース電流が過大となった場合には、抵抗Ｒ３の両端に大きな電圧が生じることとなり、トランジスタＴ４にベース電流が流れることとなる。すると、トランジスタＴ４のコレクタ−エミッタ間の抵抗が低下し、ＭＯＳＦＥＴＭ１のゲート電圧が、抵抗Ｒ３の一端の電圧値と同程度に引き込まれ、低下することとなる。これにより、ＭＯＳＦＥＴＭ１のソースから出力されるＶscan電源を遮断することができる。すなわち、ＭＯＳＦＥＴＭ１のソースに過電流が流れる状況において、Ｖscan電源を遮断することができる。従って、過電流がＶscan電源としてプラズマパネル１１や他の機器に流出し、これらが破損されることが防止できる。なお、以上の動作において、トランジスタＴ４は、ＭＯＳＦＥＴＭ１のソースに過電流が検出されるときにＭＯＳＦＥＴＭ１のゲート電圧を低下させるため、本考案の制限トランジスタに相当するということができる。

さらに、ＭＯＳＦＥＴＭ１のゲートは、トランジスタＴ２のコレクタ−エミッタを介して接地している。トランジスタＴ２のベースには、トランジスタＴ３のコレクタが接続されており、同トランジスタＴ３のベースにはアノードを接地させたツェナーダイオードＤ１のカソードが接続されている。さらに、ツェナーダイオードＤ１のカソードには、ＭＯＳＦＥＴＭ１のソース電圧を可変抵抗Ｒ１および固定抵抗Ｒ２によって分割した分割電圧が逆バイアス方向に入力されている。

ＭＯＳＦＥＴＭ１のソース電圧が高いときには、ツェナーダイオードＤ１のカソードに入力される分割電圧も高くなる。そして、この分割電圧がツェナーダイオードＤ１の降伏電圧を上回ったときには、ツェナーダイオードＤ１のカソード−アノード間に降伏電流が流れ、トランジスタＴ３のベース電流が流れることとなる。すると、トランジスタＴ３におけるコレクタ−エミッタ間に電流が流れ、同コレクタにベースを接続しているトランジスタＴ２のベース電流が流れることとなる。このとき、トランジスタＴ２のコレクタ−エミッタ間の抵抗が低下し、ＭＯＳＦＥＴＭ１のゲート電圧がグランドに引き込まれ、同グランド電圧が低下することとなる。従って、このときＭＯＳＦＥＴＭ１のドレイン−ソース間が遮断され、ＭＯＳＦＥＴＭ１のソース電圧が低下し、Ｖscan電源の電圧が低下する。

以上説明したように、ＭＯＳＦＥＴＭ１のソース電圧が高いときには、ＭＯＳＦＥＴＭ１のゲート電圧を低下させることにより、ＭＯＳＦＥＴＭ１のソース電圧を低下させることができる。一方、ＭＯＳＦＥＴＭ１のソース電圧が低いときには、ツェナーダイオードＤ１は降伏しないため、トランジスタＴ３，Ｔ４のベース電流が流れることはなく、ＭＯＳＦＥＴＭ１のゲート電圧が高く保たれることとなる。すなわち、トランジスタＴ３，Ｔ４は、ＭＯＳＦＥＴＭ１のソース電圧をＭＯＳＦＥＴＭ１のゲートに反転入力させており、ＭＯＳＦＥＴＭ１のソース電圧が高いときにはＭＯＳＦＥＴＭ１のソース電圧を低下させ、ＭＯＳＦＥＴＭ１のソース電圧が低いときにはＭＯＳＦＥＴＭ１のソース電圧を増加させるフィードバック制御を実現している。この意味で、トランジスタＴ３，Ｔ４は本考案の調整トランジスタに相当するということができる。

なお、ツェナーダイオードＤ１のカソードに入力される分割電圧は、可変抵抗Ｒ１を調整することにより変動させることができる。従って、可変抵抗Ｒ１を調整することにより、分割電圧がツェナーダイオードＤ１の降伏電圧を超えやすくしたり、超えにくくすることができる。すなわち、可変抵抗Ｒ１を調整することにより、ＭＯＳＦＥＴＭ１のゲート電圧がグランドに引き込まれる時間的な割合を調整することができ、Ｖscan電源の電圧を調整することができる。

本実施形態においては、プラズマパネル１１に対してサブ電源として出力されるＶscan電源が１７５Ｖに収束するように可変抵抗Ｒ１の抵抗値が調整されている。定電圧回路３０ｂ，３０ｃにおいては、プラズマパネル１１に対してサブ電源として出力されるＶe電源とＶscan電源がそれぞれ６５Ｖと−２２０Ｖとなるように可変抵抗が調整されている。このように、定電圧回路３０ａ，３０ｂ，３０ｃは入力されたサブ電源Ｖsub1，Ｖsub2，Ｖsub3を所望の電圧に調整し、安定化させることにより、サブ電源としてプラズマパネル１１が使用可能なＶset電源とＶe電源とＶscan電源を生成している。定電圧回路３０ａ，３０ｂ，３０ｃのいずれにおいても可変抵抗を調整することにより、出力されるＶset電源とＶe電源とＶscan電源の電圧を調整することができるため、プラズマパネル１１の電源仕様に変更があった場合でも柔軟に対応することができる。

（４）まとめ：
以上説明したように、本考案においては、主電源基板４０にて所定電圧のＶsus電源とＶadd電源を生成し、これらをプラズマパネル１１に対して出力する。主電源基板４０にてＶsus電源とＶadd電源を生成するトランス４２からサブ電源Ｖsub1，Ｖsub2，Ｖsub3を派生させ、これらを主電源基板４０とは別基板のサブ電源基板２０に入力させている。サブ電源基板２０ではサブ電源Ｖsub1，Ｖsub2，Ｖsub3の電圧値を調整することにより、プラズマパネル１１が使用可能なＶset電源とＶe電源とＶscan電源を生成する。このように、主電源基板４０とサブ電源基板２０とが独立した基板で備えられることにより、サブ電源基板２０のみの交換が可能となり、プラズマパネル１１の電源仕様の変更に柔軟に対応することができる。

プラズマテレビジョンのブロック構成図である。主電源基板の回路図である。主電源基板のブロック図である。定電圧回路の回路図である。

符号の説明

１０…プラズマテレビジョン
１１…プラズマパネル
１１ａ…ディスプレイドライバ
１３…映像処理回路
１４…チューナ
１５…マイコン
２０…サブ電源基板
３０ａ，３０ｂ，３０ｃ…定電圧回路
４０…主電源基板
４０ａ１，４０ａ２…主電源出力端子
４０ｂ１，４０ｂ２，４０ｂ３…サブ電源基板用端子
４１…整流回路
４２…トランス
４３…フィードバック回路
５０…電源ケーブル
６０…アンテナ
Ｄ１…ツェナーダイオード
Ｍ１…ＭＯＳＦＥＴ
Ｒ１…可変抵抗
Ｒ２，Ｒ３…抵抗
Ｔ１〜Ｔ６…スイッチングトランジスタ

Claims

少なくともアドレス電源とサステイン電源とを含む複数の直流電源によって駆動されるプラズマパネルを備えるプラズマテレビジョンにおいて、
交流電源を入力し直流電源を生成する整流回路と、上記直流電源から所望の電圧レベルのアドレス電源とサステイン電源とを生成するトランスと、上記アドレス電源と上記サステイン電圧とを上記プラズマパネルに出力する主電源出力端子と、上記トランスの所定の電圧レベルから導出したサブ電源を外部に出力するサブ電源基板用端子とを備える主電源基板と、
上記主電源基板とは別基板として備えられるとともに、
上記サブ電源基板用端子と接続可能な入力端子と、上記サブ電源をドレインにて入力しつつソースから同サブ電源を上記プラズマパネルに出力するＭＯＳＦＥＴと、上記ＭＯＳＦＥＴのソースとグランドとの間に介在するコンデンサと、上記ＭＯＳＦＥＴのソースとグランドとの間に介在する可変抵抗と、上記可変抵抗にて分割された上記サブ電源の分割電圧が逆方向で入力されるツェナーダイオードと、上記ツェナーダイオードにおける降伏現象に起因して上記ＭＯＳＦＥＴのゲート電圧を低下させる調整トランジスタと、マイコンから出力される起動信号を入力し同起動信号が入力されない期間において上記ゲート電圧を低下させる起動トランジスタと、上記ＭＯＳＦＥＴのソースにて過電流が検出されるときに上記ゲート電圧を低下させる制限トランジスタと、上記ＭＯＳＦＥＴのソースと上記プラズマパネルとを電気的に接続するサブ電源出力端子とを備えるサブ電源基板とを具備することを特徴とするプラズマテレビジョン。
少なくともアドレス電源とサステイン電源とを含む複数の直流電源によって駆動されるプラズマパネルを備えるプラズマテレビジョンにおいて、
交流電源を入力し直流電源を生成する整流回路と、上記直流電源から所望の電圧レベルのアドレス電源とサステイン電源とを生成するトランスと、上記アドレス電源と上記サステイン電圧とを上記プラズマパネルに出力する主電源出力端子と、上記トランスの所定の電圧レベルから導出したサブ電源を外部に出力するサブ電源基板用端子とを備える主電源基板と、
上記主電源基板とは別基板として備えられるとともに、
上記サブ電源基板用端子から入力した上記サブ電源を所定の電圧レベルに調整して上記プラズマパネルに出力する定電圧回路を備えるサブ電源基板とを具備することを特徴とするプラズマテレビジョン。
上記定電圧回路は、
上記サブ電源をドレインにて入力しつつソースから同サブ電源を上記プラズマパネルに出力するＭＯＳＦＥＴと、
上記ＭＯＳＦＥＴのソースとグランドとの間に介在するコンデンサと、上記ＭＯＳＦＥＴのソースとグランドとの間に介在する可変抵抗と、
上記可変抵抗にて分割された上記サブ電源の分割電圧が逆方向で入力されるツェナーダイオードと、
上記ツェナーダイオードにおける降伏現象に起因して上記ＭＯＳＦＥＴのゲート電圧を低下させる調整トランジスタとを具備することを特徴とする請求項２に記載のプラズマテレビジョン。
上記定電圧回路は、
マイコンから出力される起動信号を入力し同起動信号が入力されない期間において上記ゲート電圧を低下させる起動トランジスタを具備することを特徴とする請求項３に記載のプラズマテレビジョン。
上記定電圧回路は、
上記ＭＯＳＦＥＴのソースにて過電流が検出されるときに上記ゲート電圧を低下させる制限トランジスタを具備することを特徴とする請求項４に記載のプラズマテレビジョン。