JP3111924B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＰにより平
坦化を行う半導体装置の製造方法に関する。
坦化を行う半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩにおける多層配線構造を形成する
上で、各層を平坦に形成することは重要な技術となって
いる。この多層配線構造を形成する中で、異なる層間の
接続は、層間絶縁膜に形成したコンタクトホールを介し
て行われる。そこで、従来より、コンタクトホール内
に、金属を平坦に埋め込む技術として、以下に示す方法
がある。すなわち、層間絶縁膜にコンタクトホールを形
成した後、この上にＣＶＤ法などにより金属材料を堆積
する。そして、層間絶縁膜上の金属材料をＣＭＰ（ケミ
カルメカニカルポリッシュ：化学的機械研磨）により研
磨除去する。この結果、コンタクトホール内だけにその
金属材料が残り、コンタクトホール内がその金属材料で
平坦に埋め込まれたことになる。そして、コンタクトホ
ール内が金属材料で埋め込まれているので、この上に配
線を形成するための金属膜は、平坦な上に形成されるこ
とになる。
上で、各層を平坦に形成することは重要な技術となって
いる。この多層配線構造を形成する中で、異なる層間の
接続は、層間絶縁膜に形成したコンタクトホールを介し
て行われる。そこで、従来より、コンタクトホール内
に、金属を平坦に埋め込む技術として、以下に示す方法
がある。すなわち、層間絶縁膜にコンタクトホールを形
成した後、この上にＣＶＤ法などにより金属材料を堆積
する。そして、層間絶縁膜上の金属材料をＣＭＰ（ケミ
カルメカニカルポリッシュ：化学的機械研磨）により研
磨除去する。この結果、コンタクトホール内だけにその
金属材料が残り、コンタクトホール内がその金属材料で
平坦に埋め込まれたことになる。そして、コンタクトホ
ール内が金属材料で埋め込まれているので、この上に配
線を形成するための金属膜は、平坦な上に形成されるこ
とになる。
【０００３】そのＣＭＰ技術は、フォトリソグラフィに
おける焦点深度マージンを確保するために必要なチップ
レベルの平坦性を実現できるだけでなく、歩留まり向上
や信頼性向上などのメリットもあり、デバイス段差の平
坦化だけでなく、埋め込み素子分離やトレンチキャパシ
タ、また、上述したようにコンタクトプラグや埋め込み
配線（ダマシーン配線）の形成などにも適用されてい
る。このＣＭＰ技術は、強アルカリや酸の液中にコロイ
ダルシリカやアルミナを分散させた研磨剤を使い、適切
な研磨パッドを使ってアルカリや酸による化学研磨とシ
リカやアルミナによる機械研磨を組み合わせた研磨技術
である。
おける焦点深度マージンを確保するために必要なチップ
レベルの平坦性を実現できるだけでなく、歩留まり向上
や信頼性向上などのメリットもあり、デバイス段差の平
坦化だけでなく、埋め込み素子分離やトレンチキャパシ
タ、また、上述したようにコンタクトプラグや埋め込み
配線（ダマシーン配線）の形成などにも適用されてい
る。このＣＭＰ技術は、強アルカリや酸の液中にコロイ
ダルシリカやアルミナを分散させた研磨剤を使い、適切
な研磨パッドを使ってアルカリや酸による化学研磨とシ
リカやアルミナによる機械研磨を組み合わせた研磨技術
である。
【０００４】
【発明が解決しようとする課題】ところで、図４（ａ）
に示すように、下層配線４０１上の層間絶縁膜４０２に
コンタクトホール４０３を形成し、バリア層４０４を形
成した後、タングステンなどからなるプラグ金属材料層
４０５をＣＶＤ法で堆積形成すると、その表面が荒れた
状態で形成される。これは、タングステンなどの金属材
量をＣＶＤ法で形成するとき、成長の早い結晶方向と遅
い結晶方向とがあるためである。そして、コンタクトホ
ール４０３内が、プラグ金属材料層４０５で完全には埋
め込まれず、中央部分に隙間が発生してしまう。従っ
て、形成されたプラグ金属材料層４０５のコンタクトホ
ール４０３部分では、表面があれた状態の隙間４０３ａ
が存在してしまうことになる。
に示すように、下層配線４０１上の層間絶縁膜４０２に
コンタクトホール４０３を形成し、バリア層４０４を形
成した後、タングステンなどからなるプラグ金属材料層
４０５をＣＶＤ法で堆積形成すると、その表面が荒れた
状態で形成される。これは、タングステンなどの金属材
量をＣＶＤ法で形成するとき、成長の早い結晶方向と遅
い結晶方向とがあるためである。そして、コンタクトホ
ール４０３内が、プラグ金属材料層４０５で完全には埋
め込まれず、中央部分に隙間が発生してしまう。従っ
て、形成されたプラグ金属材料層４０５のコンタクトホ
ール４０３部分では、表面があれた状態の隙間４０３ａ
が存在してしまうことになる。
【０００５】このような状態で、前述したようにプラグ
形成のためにＣＭＰを行うと、図４（ｂ）に示すよう
に、プラグ４０５ａの隙間４０３ａの中にＣＭＰによる
研磨残物４０６が残ってしまう。この研磨残物４０６
は、洗浄などでは除去できないため、図４（ｃ）に示す
ように、この上に上層金属配線４０７を形成すると、上
層金属配線４０７とプラグ４０５ａの間に、研磨残物４
０６が閉じこめられることになる。このように残留した
研磨残物は、素子に対する汚染源となり、素子の特性劣
化の原因となり好ましくない。
形成のためにＣＭＰを行うと、図４（ｂ）に示すよう
に、プラグ４０５ａの隙間４０３ａの中にＣＭＰによる
研磨残物４０６が残ってしまう。この研磨残物４０６
は、洗浄などでは除去できないため、図４（ｃ）に示す
ように、この上に上層金属配線４０７を形成すると、上
層金属配線４０７とプラグ４０５ａの間に、研磨残物４
０６が閉じこめられることになる。このように残留した
研磨残物は、素子に対する汚染源となり、素子の特性劣
化の原因となり好ましくない。
【０００６】この発明は、以上のような問題点を解消す
るためになされたものであり、ＣＭＰにより平坦化を行
う場合、形成されている溝や穴などに研磨残物が残留し
ないようにすることを目的とする。
るためになされたものであり、ＣＭＰにより平坦化を行
う場合、形成されている溝や穴などに研磨残物が残留し
ないようにすることを目的とする。
【０００７】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上に第１の層を形成し、第１の
層の所定位置に凹部を形成し、第１の層の凹部を含めた
上に第２の層を形成し、第２の層上に第２の層の凹部が
充填されるように保護膜を形成し、保護膜および第２の
層を化学的機械研磨により削除して第１の層の凹部内に
第２の層および保護膜を残した状態で凹部以外の面を露
出させるようにした。このようにしたので、第２の層の
凹部内に保護膜が充填された状態で、化学的機械研磨に
より第２の層が切削されていく。
製造方法は、半導体基板上に第１の層を形成し、第１の
層の所定位置に凹部を形成し、第１の層の凹部を含めた
上に第２の層を形成し、第２の層上に第２の層の凹部が
充填されるように保護膜を形成し、保護膜および第２の
層を化学的機械研磨により削除して第１の層の凹部内に
第２の層および保護膜を残した状態で凹部以外の面を露
出させるようにした。このようにしたので、第２の層の
凹部内に保護膜が充填された状態で、化学的機械研磨に
より第２の層が切削されていく。
【０００８】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における半導体装
置の製造方法を説明する説明図である。以下、この実施
の形態１における製造方法に関して説明すると、まず、
図１（ａ）に示すように、絶縁層１０１上に下層配線１
０２を形成し、その上に層間絶縁膜１０３を形成する。
そして、その層間絶縁膜１０３の所定位置にコンタクト
ホール１０４を形成する。なお、図示していないが、絶
縁層１０１は、半導体基板上に配置したＭＯＳＦＥＴな
どの素子上に形成されているものである。そして、下層
配線１０２は、図示していない領域でそれら素子に接続
しているものである。
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における半導体装
置の製造方法を説明する説明図である。以下、この実施
の形態１における製造方法に関して説明すると、まず、
図１（ａ）に示すように、絶縁層１０１上に下層配線１
０２を形成し、その上に層間絶縁膜１０３を形成する。
そして、その層間絶縁膜１０３の所定位置にコンタクト
ホール１０４を形成する。なお、図示していないが、絶
縁層１０１は、半導体基板上に配置したＭＯＳＦＥＴな
どの素子上に形成されているものである。そして、下層
配線１０２は、図示していない領域でそれら素子に接続
しているものである。
【０００９】次に、図１（ｂ）に示すように、コンタク
トホール１０４を含む層間絶縁膜上に、ＣＶＤ法などに
より、チタンなどからなるバリア層１０５を形成し、そ
の上に、タングステンを堆積することでタングステン層
１０６を形成する。ここで、タングステン層１０６のコ
ンタクトホール１０４部分には、埋め込み性の悪さから
隙間１０４ａが存在してしまう。なお、この層はタング
ステンに限るものではなく、他の金属から構成されてい
てもよいことはいうまでもない。そして、この実施の形
態１では、図１（ｃ）に示すように、このタングステン
層１０６上に、例えばＳＯＧ材料を塗布することによ
り、保護膜１０７を平坦に形成する。この保護膜１０７
の形成により、隙間１０４ａは埋め込まれる。
トホール１０４を含む層間絶縁膜上に、ＣＶＤ法などに
より、チタンなどからなるバリア層１０５を形成し、そ
の上に、タングステンを堆積することでタングステン層
１０６を形成する。ここで、タングステン層１０６のコ
ンタクトホール１０４部分には、埋め込み性の悪さから
隙間１０４ａが存在してしまう。なお、この層はタング
ステンに限るものではなく、他の金属から構成されてい
てもよいことはいうまでもない。そして、この実施の形
態１では、図１（ｃ）に示すように、このタングステン
層１０６上に、例えばＳＯＧ材料を塗布することによ
り、保護膜１０７を平坦に形成する。この保護膜１０７
の形成により、隙間１０４ａは埋め込まれる。
【００１０】次いで、図１（ｄ）に示すように、保護膜
１０７上よりＣＭＰを行い、コンタクトホール１０４以
外の領域の層間絶縁膜１０３表面を露出させ、コンタク
トホール１０４内にプラグ１０６ａを形成する。加え
て、隙間１０４ａに残った保護膜残物を、例えば、ＨＦ
系の溶液やガスを用いたエッチングなどにより、選択的
に除去する。そして、図１（ｅ）に示すように、上層金
属配線１０８を形成する。この結果、隙間１０４ａに研
磨残物が残ることなく、上層金属配線１０８と下層配線
１０２とが、プラグ１０６ａにより接続されたことにな
る。
１０７上よりＣＭＰを行い、コンタクトホール１０４以
外の領域の層間絶縁膜１０３表面を露出させ、コンタク
トホール１０４内にプラグ１０６ａを形成する。加え
て、隙間１０４ａに残った保護膜残物を、例えば、ＨＦ
系の溶液やガスを用いたエッチングなどにより、選択的
に除去する。そして、図１（ｅ）に示すように、上層金
属配線１０８を形成する。この結果、隙間１０４ａに研
磨残物が残ることなく、上層金属配線１０８と下層配線
１０２とが、プラグ１０６ａにより接続されたことにな
る。
【００１１】実施の形態２ 以下、この発明の第２の実施の形態について説明する。
図２は、この実施の形態２における半導体装置の製造方
法を示す説明図である。以下、この実施の形態２におけ
る製造方法に関して説明すると、まず、図２（ａ）に示
すように、半導体基板２０１の所定の位置に溝２０２を
形成し、図２（ｂ）に示すように、この上よりＣＶＤ法
などにより絶縁膜２０３を形成する。ここで、溝２０２
上の絶縁膜２０３には、やはり溝２０２ａがある。な
お、図示していないが、半導体基板２０１上には、ＭＯ
ＳＦＥＴなどの素子が他の領域に形成されているもので
ある。
図２は、この実施の形態２における半導体装置の製造方
法を示す説明図である。以下、この実施の形態２におけ
る製造方法に関して説明すると、まず、図２（ａ）に示
すように、半導体基板２０１の所定の位置に溝２０２を
形成し、図２（ｂ）に示すように、この上よりＣＶＤ法
などにより絶縁膜２０３を形成する。ここで、溝２０２
上の絶縁膜２０３には、やはり溝２０２ａがある。な
お、図示していないが、半導体基板２０１上には、ＭＯ
ＳＦＥＴなどの素子が他の領域に形成されているもので
ある。
【００１２】次いで、図２（ｃ）に示すように、この絶
縁膜２０３上に、例えばフォトレジストなどのレジスト
材料を塗布することにより、保護膜２０４を平坦に形成
する。この保護膜２０４の形成により、溝２０２ａは埋
め込まれる。そして、図２（ｄ）に示すように、保護膜
２０４上よりＣＭＰを行い、溝２０２以外の領域の半導
体基板１０１表面を露出させ、溝２０２内に絶縁膜２０
３ａが形成された状態とする。加えて、溝２０２ａに残
った保護膜残物２０４ａを、例えば、酸素ガスを用いた
プラズマアッシングにより選択的に除去する。この結
果、溝２０２内は絶縁膜２０４ａで覆われ、かつ絶縁膜
２０４ａによる溝２０２ａ内には、研磨残物などがない
清浄な状態が得られる。
縁膜２０３上に、例えばフォトレジストなどのレジスト
材料を塗布することにより、保護膜２０４を平坦に形成
する。この保護膜２０４の形成により、溝２０２ａは埋
め込まれる。そして、図２（ｄ）に示すように、保護膜
２０４上よりＣＭＰを行い、溝２０２以外の領域の半導
体基板１０１表面を露出させ、溝２０２内に絶縁膜２０
３ａが形成された状態とする。加えて、溝２０２ａに残
った保護膜残物２０４ａを、例えば、酸素ガスを用いた
プラズマアッシングにより選択的に除去する。この結
果、溝２０２内は絶縁膜２０４ａで覆われ、かつ絶縁膜
２０４ａによる溝２０２ａ内には、研磨残物などがない
清浄な状態が得られる。
【００１３】なお、この発明は、上述した構成に限るも
のではなく、図３（ａ）に示すように、ダマシーン埋め
込み配線構造に適用することもできる。このダマシーン
埋め込み配線構造は、絶縁膜３０１上に形成された下層
配線３０２が、プラグ３０３を介して溝３０４に形成さ
れた埋め込み配線３０５に接続された構造となってい
る。ここで、上述と同様にしてこの埋め込み配線３０５
を形成することで、埋め込み配線３０５上の溝部分に、
研磨残物などが残ることなく清浄に形成することができ
る。
のではなく、図３（ａ）に示すように、ダマシーン埋め
込み配線構造に適用することもできる。このダマシーン
埋め込み配線構造は、絶縁膜３０１上に形成された下層
配線３０２が、プラグ３０３を介して溝３０４に形成さ
れた埋め込み配線３０５に接続された構造となってい
る。ここで、上述と同様にしてこの埋め込み配線３０５
を形成することで、埋め込み配線３０５上の溝部分に、
研磨残物などが残ることなく清浄に形成することができ
る。
【００１４】また、この発明は、円筒型の容量下部電極
を有するメモリセル構造にも適用できる。図３（ｂ）に
示すように、半導体基板３１１のゲート電極３１２およ
びソース・ドレイン３１３の一方に、絶縁膜３１４およ
びこの上のエッチストップ層３１４ａに形成されたコン
タクトホール３１５内のプラグ３１６を介して、容量下
部電極３１７が接続形成された構成である。ここで、こ
の容量下部電極３１７は、絶縁層３１４ｂに形成された
穴を用いて形成されるが、前述と同様にすることで、容
量下部電極３１７の円筒型内部に、研磨残物などが残る
ことなく清浄な状態とすることができる。ここで、図３
（ｃ）に示すように、容量下部電極３１７形成のため
に、絶縁層３１４ｂを除去することになるが、ＣＭＰの
時に用いた保護膜の材料によっては、このとき同時に除
去することが可能となる。
を有するメモリセル構造にも適用できる。図３（ｂ）に
示すように、半導体基板３１１のゲート電極３１２およ
びソース・ドレイン３１３の一方に、絶縁膜３１４およ
びこの上のエッチストップ層３１４ａに形成されたコン
タクトホール３１５内のプラグ３１６を介して、容量下
部電極３１７が接続形成された構成である。ここで、こ
の容量下部電極３１７は、絶縁層３１４ｂに形成された
穴を用いて形成されるが、前述と同様にすることで、容
量下部電極３１７の円筒型内部に、研磨残物などが残る
ことなく清浄な状態とすることができる。ここで、図３
（ｃ）に示すように、容量下部電極３１７形成のため
に、絶縁層３１４ｂを除去することになるが、ＣＭＰの
時に用いた保護膜の材料によっては、このとき同時に除
去することが可能となる。
【００１５】なお上述では、保護膜としてＳＯＧ材料や
レジストを用いるようにしたが、これに限るものではな
い。例えば、ＰＳＧやＢＰＳＧもしくはノンドープのシ
リケートガラスを用いるようにしてもよい。また、その
他、ＥＣＲプラズマＣＶＤ法により形成されたＳｉＯ
2 ，高密度プラズマＣＶＤにより形成されたＳｉＯ2 な
ど、埋め込み性よく形成できる無機材料を用いるように
してもよい。また、同様に、ポリイミドなどの埋め込み
性のよい誘起材料を用いるようにしてもよい。レジスト
やポリイミドなどの有機材料は、塗布などにより保護膜
形成ができるので、工程が簡略化される。
レジストを用いるようにしたが、これに限るものではな
い。例えば、ＰＳＧやＢＰＳＧもしくはノンドープのシ
リケートガラスを用いるようにしてもよい。また、その
他、ＥＣＲプラズマＣＶＤ法により形成されたＳｉＯ
2 ，高密度プラズマＣＶＤにより形成されたＳｉＯ2 な
ど、埋め込み性よく形成できる無機材料を用いるように
してもよい。また、同様に、ポリイミドなどの埋め込み
性のよい誘起材料を用いるようにしてもよい。レジスト
やポリイミドなどの有機材料は、塗布などにより保護膜
形成ができるので、工程が簡略化される。
【００１６】また、保護膜として、凹部を埋め込んで平
坦化して形成した金属膜を用いるようにしてもよい。ま
た、保護膜として、埋め込み性のよい導電体膜を用いる
ようにしてもよい。例えば、前述の実施の形態１で示し
たコンタクトプラグ形成の場合、タングステンのＣＶＤ
による形成の後、保護膜として埋め込み性のよいチタン
や窒化チタンをＣＶＤ法で成長させるようにしてもよ
い。ＣＶＤによるチタンや窒化チタンは、表面が凹凸の
少ない状態で形成でき、保護膜として用いることができ
る。また、これら導電性の材料を保護膜として用いる場
合、この保護膜を除去する必要がない。その他、保護膜
として、アルミニウムや銅などの金属材料を用いるよう
にしてもよい。また、同様に、ＣＭＰ処理の後工程や、
デバイス完成後の動作特性などに害がなければ、ＣＭＰ
後で保護膜を除去せずに残しておいてもよい。
坦化して形成した金属膜を用いるようにしてもよい。ま
た、保護膜として、埋め込み性のよい導電体膜を用いる
ようにしてもよい。例えば、前述の実施の形態１で示し
たコンタクトプラグ形成の場合、タングステンのＣＶＤ
による形成の後、保護膜として埋め込み性のよいチタン
や窒化チタンをＣＶＤ法で成長させるようにしてもよ
い。ＣＶＤによるチタンや窒化チタンは、表面が凹凸の
少ない状態で形成でき、保護膜として用いることができ
る。また、これら導電性の材料を保護膜として用いる場
合、この保護膜を除去する必要がない。その他、保護膜
として、アルミニウムや銅などの金属材料を用いるよう
にしてもよい。また、同様に、ＣＭＰ処理の後工程や、
デバイス完成後の動作特性などに害がなければ、ＣＭＰ
後で保護膜を除去せずに残しておいてもよい。
【００１７】
【発明の効果】以上説明したように、この発明では、半
導体基板上に第１の層を形成し、第１の層の所定位置に
凹部を形成し、第１の層の凹部を含めた上に第２の層を
形成し、第２の層上に第２の層の凹部に入り込むように
保護膜を形成し、保護膜および第２の層を化学的機械研
磨により削除して第１の層の凹部内に第２の層および保
護膜を残した状態で凹部以外の面を露出させるようにし
た。このようにしたので、この発明によれば、第２の層
の凹部内に保護膜が充填された状態で、化学的機械研磨
により第２の層が切削されていくことになり、この研磨
の時に、第２の層にある凹部に研磨残物などが入り込む
ことがない。すなわち、この発明によれば、ＣＭＰによ
り平坦化を行う場合、形成されている溝や穴などに研磨
残物が残留しないという効果がある。
導体基板上に第１の層を形成し、第１の層の所定位置に
凹部を形成し、第１の層の凹部を含めた上に第２の層を
形成し、第２の層上に第２の層の凹部に入り込むように
保護膜を形成し、保護膜および第２の層を化学的機械研
磨により削除して第１の層の凹部内に第２の層および保
護膜を残した状態で凹部以外の面を露出させるようにし
た。このようにしたので、この発明によれば、第２の層
の凹部内に保護膜が充填された状態で、化学的機械研磨
により第２の層が切削されていくことになり、この研磨
の時に、第２の層にある凹部に研磨残物などが入り込む
ことがない。すなわち、この発明によれば、ＣＭＰによ
り平坦化を行う場合、形成されている溝や穴などに研磨
残物が残留しないという効果がある。
【図１】 この発明の第１の実施の形態における半導体
装置の製造方法を説明する説明図である。
装置の製造方法を説明する説明図である。
【図２】 この実施の形態２における半導体装置の製造
方法を示す説明図である。
方法を示す説明図である。
【図３】 この発明の半導体装置の製造方法の他の例を
示す説明図である。
示す説明図である。
【図４】 従来のＣＭＰの状態を示す説明図である。
１０１…絶縁層、１０２…下層配線、１０３…層間絶縁
膜、１０４…コンタクトホール、１０４ａ…隙間、１０
５…バリア層、１０６…タングステン層、１０６ａ…プ
ラグ、１０７…保護膜、１０８…上層金属配線。
膜、１０４…コンタクトホール、１０４ａ…隙間、１０
５…バリア層、１０６…タングステン層、１０６ａ…プ
ラグ、１０７…保護膜、１０８…上層金属配線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/304 H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (7)
- 【請求項１】 半導体基板上に第１の層を形成する第１
の工程と、 前記第１の層の所定位置に凹部を形成する第２の工程
と、 前記第１の層の前記凹部を含めた上に第２の層を形成す
る第３の工程と、 前記第２の層上に前記第２の層の凹部が充填されるよう
に保護膜を形成する第４の工程と、 前記保護膜および前記第２の層を化学的機械研磨により
削除し、前記第１の層の前記凹部内に前記第２の層およ
び前記保護膜を残した状態で、前記凹部以外の面を露出
させる第５の工程とを少なくとも備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第５の工程の後で、前記保護膜を選択的に除去する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体装置の製
造方法において、 前記保護膜は、金属またはその化合物から構成されてい
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１または２記載の半導体装置の製
造方法において、 前記保護膜は、塗布形成が可能な材料から構成されてい
ることを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１〜３いずれか１項記載の半導体
装置において、 前記第１の層が絶縁物からなり、前記第２の層が金属か
らなることを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板上の所定位置に凹部を形成す
る第１の工程と、 前記半導体基板の前記凹部を含めた上に絶縁層を形成す
る第２の工程と、 前記絶縁層上に前記絶縁層の凹部に入り込むように保護
膜を形成する第３の工程と、 前記保護膜および前記絶縁層を化学的機械研磨により削
除し、前記半導体基板の前記凹部内に前記絶縁層および
前記保護膜を残した状態で、前記凹部以外の面を露出さ
せる第４の工程とを少なくとも備えたことを特徴とする
半導体装置の製造方法。 - 【請求項７】 半導体基板上に第１の層を形成する第１
の工程と、 前記第１の層の所定位置に凹部を形成する第２の工程
と、 前記第１の層の前記凹部を含めた上に第２の層を形成す
る第３の工程と、 前記第２の層上に前記第２の層の凹部を充填するように
保護膜を形成する第４の工程と、 前記保護膜および前記第２の層を化学的機械的研磨によ
り削除し、前記第１の層の前記凹部内に前記第２の層お
よび前記保護膜を残した状態で、前記凹部以外の面を露
出させる第５の工程と、 前記保護膜を選択的に除去する第６の工程と を備えたこ
とを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09093833A JP3111924B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体装置の製造方法 |
| US09/058,141 US6096632A (en) | 1997-04-11 | 1998-04-10 | Fabrication method of semiconductor device using CMP process |
| KR1019980012964A KR100314411B1 (ko) | 1997-04-11 | 1998-04-11 | Cmp공정을사용하는반도체장치의제조방법 |
| CN98101535A CN1118095C (zh) | 1997-04-11 | 1998-04-13 | 利用化学机械抛光工艺的半导体器件制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09093833A JP3111924B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10284492A JPH10284492A (ja) | 1998-10-23 |
| JP3111924B2 true JP3111924B2 (ja) | 2000-11-27 |
Family
ID=14093400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09093833A Expired - Fee Related JP3111924B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP3111924B2 (ja) |
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| JP2001044195A (ja) | 1999-07-28 | 2001-02-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2001345297A (ja) * | 2000-05-30 | 2001-12-14 | Hitachi Ltd | 半導体集積回路装置の製造方法及び研磨装置 |
| JP2001358211A (ja) * | 2000-06-14 | 2001-12-26 | Nec Corp | 半導体装置およびその製造方法 |
| US6511879B1 (en) * | 2000-06-16 | 2003-01-28 | Micron Technology, Inc. | Interconnect line selectively isolated from an underlying contact plug |
| JP2002043201A (ja) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JP5036096B2 (ja) * | 2000-08-07 | 2012-09-26 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6376376B1 (en) | 2001-01-16 | 2002-04-23 | Chartered Semiconductor Manufacturing Ltd. | Method to prevent CU dishing during damascene formation |
| US6613641B1 (en) * | 2001-01-17 | 2003-09-02 | International Business Machines Corporation | Production of metal insulator metal (MIM) structures using anodizing process |
| US7087997B2 (en) * | 2001-03-12 | 2006-08-08 | International Business Machines Corporation | Copper to aluminum interlayer interconnect using stud and via liner |
| US7372160B2 (en) * | 2001-05-31 | 2008-05-13 | Stmicroelectronics, Inc. | Barrier film deposition over metal for reduction in metal dishing after CMP |
| TWI226128B (en) * | 2003-11-13 | 2005-01-01 | United Microelectronics Corp | DRAM cell and method of forming thereof |
| US20080076246A1 (en) * | 2006-09-25 | 2008-03-27 | Peterson Brennan L | Through contact layer opening silicide and barrier layer formation |
| US8324098B2 (en) * | 2010-07-08 | 2012-12-04 | National Semiconductor Corporation | Via and method of forming the via with a substantially planar top surface that is suitable for carbon nanotube applications |
| CN102092671B (zh) * | 2010-12-30 | 2016-01-06 | 上海集成电路研发中心有限公司 | 平坦牺牲层和mems微桥结构的制造方法 |
| CN103474395B (zh) * | 2013-09-13 | 2016-08-24 | 华进半导体封装先导技术研发中心有限公司 | 一种tsv平坦化方法 |
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|---|---|---|---|---|
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| US5300813A (en) * | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
| DE69213928T2 (de) * | 1992-05-27 | 1997-03-13 | Sgs Thomson Microelectronics | Verdrahtung auf Wolfram-Plomben |
| US5362669A (en) * | 1993-06-24 | 1994-11-08 | Northern Telecom Limited | Method of making integrated circuits |
| JP2728025B2 (ja) * | 1995-04-13 | 1998-03-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH09148431A (ja) * | 1995-11-21 | 1997-06-06 | Nec Corp | 半導体装置の製造方法 |
| US5900350A (en) * | 1996-06-06 | 1999-05-04 | Velcro Industries B.V. | Molding methods, molds and products |
| US5658830A (en) * | 1996-07-12 | 1997-08-19 | Vanguard International Semiconductor Corporation | Method for fabricating interconnecting lines and contacts using conformal deposition |
-
1997
- 1997-04-11 JP JP09093833A patent/JP3111924B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-10 US US09/058,141 patent/US6096632A/en not_active Expired - Lifetime
- 1998-04-11 KR KR1019980012964A patent/KR100314411B1/ko not_active IP Right Cessation
- 1998-04-13 CN CN98101535A patent/CN1118095C/zh not_active Expired - Fee Related
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