JP2001358211A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】シーム等の空孔に薬液が残存した場合の膜膨
れ、膜剥がれを防止し、高品質の半導体装置を歩留まり
良く製造できる技術を提供すること。 【解決手段】タングステン膜９中のシーム内に侵入した
剥離液を加熱処理により蒸発させ、次いでその上に銅膜
６からなる配線を形成する。
れ、膜剥がれを防止し、高品質の半導体装置を歩留まり
良く製造できる技術を提供すること。 【解決手段】タングステン膜９中のシーム内に侵入した
剥離液を加熱処理により蒸発させ、次いでその上に銅膜
６からなる配線を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダマシン配線が積
層されてなる多層配線構造を備えた半導体装置およびそ
の製造方法に関するものである。
層されてなる多層配線構造を備えた半導体装置およびそ
の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の集積化、高速化の要
請に対応し、多層配線構造を備えた半導体素子が広く利
用されるようになってきている。このような素子では、
配線材料として銅を用いる動きがあり、各銅配線をコン
タクトホール、ビアホールにより接続した構成が採用さ
れる。
請に対応し、多層配線構造を備えた半導体素子が広く利
用されるようになってきている。このような素子では、
配線材料として銅を用いる動きがあり、各銅配線をコン
タクトホール、ビアホールにより接続した構成が採用さ
れる。
【０００３】このコンタクトールやビアホールの埋め込
み材料としては、タングステンや銅等が用いられる。こ
れらの導電材料をＣＶＤ法やめっき法等により成膜され
た後、化学的機械的研磨（Chemical Mechanical Polish
ing ;CMP）等により平坦化することによりホール内に
導電膜を埋設し、ビアプラグを形成する。
み材料としては、タングステンや銅等が用いられる。こ
れらの導電材料をＣＶＤ法やめっき法等により成膜され
た後、化学的機械的研磨（Chemical Mechanical Polish
ing ;CMP）等により平坦化することによりホール内に
導電膜を埋設し、ビアプラグを形成する。
【０００４】ところが、上記のようなプロセスを経てビ
アプラグを形成する場合、プラグの中心線に沿ってシー
ムと呼ばれる空孔が発生し、これが原因となってプロセ
ス上、種々の問題が発生する。以下、この点について従
来法によるタングステンプラグの製造方法を例に挙げて
説明する。
アプラグを形成する場合、プラグの中心線に沿ってシー
ムと呼ばれる空孔が発生し、これが原因となってプロセ
ス上、種々の問題が発生する。以下、この点について従
来法によるタングステンプラグの製造方法を例に挙げて
説明する。
【０００５】まず第一の従来技術について、図１２〜１
６を参照して説明する。
６を参照して説明する。
【０００６】まず図１２（ａ）のようにダマシン銅配線
を形成する。具体的には、トランジスタ等の形成された
半導体基板（不図示）上に、プラズマＣＶＤ法等により
シリコン酸化膜１、シリコン酸窒化膜２、シリコン酸化
膜３を形成した後、公知のダマシン法によりシリコン酸
化膜３中に銅膜５を埋設し、銅配線を形成する。次いで
その上にプラズマＣＶＤ法等によりシリコン窒化膜６、
シリコン酸化膜７を形成する。
を形成する。具体的には、トランジスタ等の形成された
半導体基板（不図示）上に、プラズマＣＶＤ法等により
シリコン酸化膜１、シリコン酸窒化膜２、シリコン酸化
膜３を形成した後、公知のダマシン法によりシリコン酸
化膜３中に銅膜５を埋設し、銅配線を形成する。次いで
その上にプラズマＣＶＤ法等によりシリコン窒化膜６、
シリコン酸化膜７を形成する。
【０００７】次に、シリコン酸化膜７上に所定の開口部
を有するレジスト膜８を設け、これをマスクとしてシリ
コン酸化膜７をドライエッチングし、シリコン窒化膜６
に達するビアホールを形成する（図１２（ｂ））。つづ
いてレジスト膜８を除去するため酸素プラズマアッシン
グを行った後、レジスト剥離液によりシリコン酸化膜７
表面やホール内壁に付着するレジスト残渣を除去する
（図１２（ｃ））。つづいてシリコン窒化膜６をドライ
エッチングして銅膜５表面を露出させた後、レジスト剥
離液によりレジスト残渣を除去する（図１２（ｄ））。
を有するレジスト膜８を設け、これをマスクとしてシリ
コン酸化膜７をドライエッチングし、シリコン窒化膜６
に達するビアホールを形成する（図１２（ｂ））。つづ
いてレジスト膜８を除去するため酸素プラズマアッシン
グを行った後、レジスト剥離液によりシリコン酸化膜７
表面やホール内壁に付着するレジスト残渣を除去する
（図１２（ｃ））。つづいてシリコン窒化膜６をドライ
エッチングして銅膜５表面を露出させた後、レジスト剥
離液によりレジスト残渣を除去する（図１２（ｄ））。
【０００８】その後、シリコン酸化膜７全面に密着膜
（不図示）を形成した後、その上にＣＶＤ法を用いてタ
ングステン膜９を成膜する（図１３（ａ））。成膜終了
後、ＣＭＰによる平坦化を行い、ビアホール内にタング
ステン膜９を形成する（図１３（ｂ））。このとき、タ
ングステン膜９中にシームが発生する。以下、シームの
発生機構について簡単に説明する。
（不図示）を形成した後、その上にＣＶＤ法を用いてタ
ングステン膜９を成膜する（図１３（ａ））。成膜終了
後、ＣＭＰによる平坦化を行い、ビアホール内にタング
ステン膜９を形成する（図１３（ｂ））。このとき、タ
ングステン膜９中にシームが発生する。以下、シームの
発生機構について簡単に説明する。
【０００９】図１３（ａ）のタングステンを成長させる
工程では、成膜の初期段階においては、ビアホール内壁
に付着したタングステン膜の膜厚が薄いため、ホール内
部に原料ガスが供給されやすく、順調に成膜が進行す
る。しかし、タングステン膜９がホール内壁に厚く堆積
すると、ホールに残された空間が徐々に狭くなってい
き、原料ガスがホール内部に供給され難くなる。このた
め、ホール内部におけるタングステン膜９の成長速度
は、ホール内部に残された空間が狭くなるとともに遅く
なり、埋め込みの最終段階では成長速度は殆ど０に近く
なると考えられる。このため、タングステン膜９にシー
ムと呼ばれる空孔が発生するのである。シームは上記の
ような機構で発生することから、アスペクト比の高いプ
ラグ形成時に特に顕著に発生する。
工程では、成膜の初期段階においては、ビアホール内壁
に付着したタングステン膜の膜厚が薄いため、ホール内
部に原料ガスが供給されやすく、順調に成膜が進行す
る。しかし、タングステン膜９がホール内壁に厚く堆積
すると、ホールに残された空間が徐々に狭くなってい
き、原料ガスがホール内部に供給され難くなる。このた
め、ホール内部におけるタングステン膜９の成長速度
は、ホール内部に残された空間が狭くなるとともに遅く
なり、埋め込みの最終段階では成長速度は殆ど０に近く
なると考えられる。このため、タングステン膜９にシー
ムと呼ばれる空孔が発生するのである。シームは上記の
ような機構で発生することから、アスペクト比の高いプ
ラグ形成時に特に顕著に発生する。
【００１０】タングステン膜９のＣＭＰ、洗浄後、この
上にＣＶＤ法によりシリコン酸化膜１２を形成し（図１
４（ａ））、所定の開口部を有するレジスト膜１４を設
け（図１４（ｂ））、これをマスクとしてシリコン酸化
膜１２中に配線溝を形成する（図１４（ｃ））。
上にＣＶＤ法によりシリコン酸化膜１２を形成し（図１
４（ａ））、所定の開口部を有するレジスト膜１４を設
け（図１４（ｂ））、これをマスクとしてシリコン酸化
膜１２中に配線溝を形成する（図１４（ｃ））。
【００１１】次いで酸素プラズマアッシングおよび剥離
液によるレジスト剥離処理を行い、レジスト膜１４およ
びエッチング残渣を除去する。このとき図１５（ａ）に
示すように、タングステン膜のシームに剥離液１５が侵
入する。
液によるレジスト剥離処理を行い、レジスト膜１４およ
びエッチング残渣を除去する。このとき図１５（ａ）に
示すように、タングステン膜のシームに剥離液１５が侵
入する。
【００１２】その後、全面に銅膜１６を成膜するが（図
１５（ｂ））、成膜中、またはその後のアニール工程
で、剥離液１５が気化して体積膨張し、銅膜１６の膨れ
が発生する（図１５（ｃ））。このため、その後にＣＭ
Ｐによる平坦化を行うと、図１６のように配線溝から銅
膜１６が剥離する等、配線構造が損傷を受け、配線抵抗
が上昇する等の問題が生じる。
１５（ｂ））、成膜中、またはその後のアニール工程
で、剥離液１５が気化して体積膨張し、銅膜１６の膨れ
が発生する（図１５（ｃ））。このため、その後にＣＭ
Ｐによる平坦化を行うと、図１６のように配線溝から銅
膜１６が剥離する等、配線構造が損傷を受け、配線抵抗
が上昇する等の問題が生じる。
【００１３】シームに残存する液体は、上記のような膜
の膨れや剥離以外にも種々の問題を引き起こす原因とな
る。この点について他の従来技術を例に挙げて説明す
る。
の膨れや剥離以外にも種々の問題を引き起こす原因とな
る。この点について他の従来技術を例に挙げて説明す
る。
【００１４】図１７〜図１９は、第二の従来技術に係る
プラグ形成工程を示すものである。まず図１７（ａ）の
ように、銅配線間にタングステンプラグが設けられた配
線構造を形成する。具体的には、プラズマＣＶＤ法等に
よりシリコン酸化膜１、シリコン酸窒化膜２を形成した
後、回転塗布法によりＨＳＱ（Hydrogen Silisesquioxa
ne：ハイドロジェンシルセスキオキサン）膜３３を成膜
し、その後、公知のダマシン法によりＨＳＱ膜３３中に
銅膜５を埋め込んで銅配線を形成する。次いでその上に
プラズマＣＶＤ法等によりシリコン窒化膜６、シリコン
酸化膜７を形成し、第一の従来技術と同様の手順により
タングステン膜９からなるビアプラグを形成する。次い
でその上にシリコン酸窒化膜３５、ＨＳＱ膜３３を成膜
し、さらにその上に所定の開口部を有するレジスト膜３
０を設ける。以上の工程を経た状態を図１７（ａ）に示
す。
プラグ形成工程を示すものである。まず図１７（ａ）の
ように、銅配線間にタングステンプラグが設けられた配
線構造を形成する。具体的には、プラズマＣＶＤ法等に
よりシリコン酸化膜１、シリコン酸窒化膜２を形成した
後、回転塗布法によりＨＳＱ（Hydrogen Silisesquioxa
ne：ハイドロジェンシルセスキオキサン）膜３３を成膜
し、その後、公知のダマシン法によりＨＳＱ膜３３中に
銅膜５を埋め込んで銅配線を形成する。次いでその上に
プラズマＣＶＤ法等によりシリコン窒化膜６、シリコン
酸化膜７を形成し、第一の従来技術と同様の手順により
タングステン膜９からなるビアプラグを形成する。次い
でその上にシリコン酸窒化膜３５、ＨＳＱ膜３３を成膜
し、さらにその上に所定の開口部を有するレジスト膜３
０を設ける。以上の工程を経た状態を図１７（ａ）に示
す。
【００１５】つづいてドライエッチングによりＨＳＱ膜
３３、シリコン酸窒化膜３５を開口し、タングステン膜
９を露出させた後（図１７（ｂ））、アッシングおよび
レジスト剥離液を用いた剥離処理を行い、レジスト膜３
０を除去する。ここで、剥離液としては、剥離作用の強
力なフッ化アンモニウム系液等を用いる。剥離液の選択
は、プロセス条件、たとえばアッシング条件や配線溝エ
ッチングにおける被エッチング対象、エッチングガス等
に応じて適宜選択される。導電膜の損傷防止を重視する
場合は、第一の従来技術のように腐食性の低い、防食剤
含有アミン系剥離液等を用いるが、レジスト残渣を完全
に除去し、また、エッチングにより配線溝内やレジスト
側壁に生じた堆積物（エッチングデポ物）を効率よく除
去することを重視する場合は、剥離作用の強力な剥離
液、たとえばフッ化アンモニウム系液等を用いることと
なる。第二の従来技術においては、後者の観点からフッ
化アンモニウム系剥離液を用いている。
３３、シリコン酸窒化膜３５を開口し、タングステン膜
９を露出させた後（図１７（ｂ））、アッシングおよび
レジスト剥離液を用いた剥離処理を行い、レジスト膜３
０を除去する。ここで、剥離液としては、剥離作用の強
力なフッ化アンモニウム系液等を用いる。剥離液の選択
は、プロセス条件、たとえばアッシング条件や配線溝エ
ッチングにおける被エッチング対象、エッチングガス等
に応じて適宜選択される。導電膜の損傷防止を重視する
場合は、第一の従来技術のように腐食性の低い、防食剤
含有アミン系剥離液等を用いるが、レジスト残渣を完全
に除去し、また、エッチングにより配線溝内やレジスト
側壁に生じた堆積物（エッチングデポ物）を効率よく除
去することを重視する場合は、剥離作用の強力な剥離
液、たとえばフッ化アンモニウム系液等を用いることと
なる。第二の従来技術においては、後者の観点からフッ
化アンモニウム系剥離液を用いている。
【００１６】ところが、このような強力な剥離液を使用
した場合、銅に対する腐食性も強力であるため、剥離液
がシーム中に侵入して銅膜５に腐食部を生じさせること
となる（図１７（ｃ））。図１８は、その後、銅膜１６
を形成して上部銅配線を完成させた状態を示すが、この
ような配線構造では、金属腐食領域２０によりコンタク
ト抵抗および配線抵抗が上昇し、素子特性が大幅に低下
する。金属腐食領域２０の発生を抑えるためには前述の
ように金属に対する腐食性の低い剥離液を用いれば良い
が、プロセスによっては、エッチングデポ物等を除去す
るために強力な剥離液を使用せざるを得ない場合があ
る。このような場合、上記腐食の問題を避ける有効な手
段は見出されていなかった。
した場合、銅に対する腐食性も強力であるため、剥離液
がシーム中に侵入して銅膜５に腐食部を生じさせること
となる（図１７（ｃ））。図１８は、その後、銅膜１６
を形成して上部銅配線を完成させた状態を示すが、この
ような配線構造では、金属腐食領域２０によりコンタク
ト抵抗および配線抵抗が上昇し、素子特性が大幅に低下
する。金属腐食領域２０の発生を抑えるためには前述の
ように金属に対する腐食性の低い剥離液を用いれば良い
が、プロセスによっては、エッチングデポ物等を除去す
るために強力な剥離液を使用せざるを得ない場合があ
る。このような場合、上記腐食の問題を避ける有効な手
段は見出されていなかった。
【００１７】また、上記第二の従来技術においては、タ
ングステン膜９に発生したシーム中にＣＭＰ処理液１１
が残存し（図１９（ａ））、この結果、シリコン酸窒化
膜３５、ＨＳＱ膜３３の成膜後、ＨＳＱ膜３３の焼き締
めを行う工程で、図１９（ｂ）のように膜膨れが生じる
場合がある。シリコン酸窒化膜３５を成膜する際にシー
ム中のＣＭＰ処理液１１が気化して除去できる場合もあ
るが、ウェーハ上に形成されたすべてのビアプラグにつ
いて残存液を除去することは困難である。特に成膜条件
等によっては、残存液が抜けきらないうちにシリコン酸
窒化膜３５が成膜され、上記の問題が顕著となることが
ある。
ングステン膜９に発生したシーム中にＣＭＰ処理液１１
が残存し（図１９（ａ））、この結果、シリコン酸窒化
膜３５、ＨＳＱ膜３３の成膜後、ＨＳＱ膜３３の焼き締
めを行う工程で、図１９（ｂ）のように膜膨れが生じる
場合がある。シリコン酸窒化膜３５を成膜する際にシー
ム中のＣＭＰ処理液１１が気化して除去できる場合もあ
るが、ウェーハ上に形成されたすべてのビアプラグにつ
いて残存液を除去することは困難である。特に成膜条件
等によっては、残存液が抜けきらないうちにシリコン酸
窒化膜３５が成膜され、上記の問題が顕著となることが
ある。
【００１８】
【発明が解決しようとする課題】以上説明したように、
タングステンプラグ中にシームが発生すると、シーム内
にその後の工程で使用される種々の液体が混入し、この
液体がその後の工程で膨張することによって膜膨れや膜
剥がれ等を起こすことがあった。また、シーム内に残存
した液体により下層配線が腐食する等といった問題があ
った。
タングステンプラグ中にシームが発生すると、シーム内
にその後の工程で使用される種々の液体が混入し、この
液体がその後の工程で膨張することによって膜膨れや膜
剥がれ等を起こすことがあった。また、シーム内に残存
した液体により下層配線が腐食する等といった問題があ
った。
【００１９】シームの発生を抑制する検討は種々行われ
ているが（たとえば特開平９−３２６４３６号公報）、
シームの発生を完全に抑えることは困難である。特にウ
ェーハ上に形成される複数のビアホールのすべてについ
てシームの発生を抑えることはきわめて困難である。
ているが（たとえば特開平９−３２６４３６号公報）、
シームの発生を完全に抑えることは困難である。特にウ
ェーハ上に形成される複数のビアホールのすべてについ
てシームの発生を抑えることはきわめて困難である。
【００２０】さらに、シームが発生する以前にビアホー
ル内部で導電膜の成膜不良が発生することもある。たと
えば内径０．２μｍ以下のビアホール内にＣＶＤ−タン
グステン膜を埋め込むプロセスの場合、ホール上部でタ
ングステンがオーバーハング形状に堆積してホール内部
にボイド状の空孔が生じることがある。このような場合
にも、シームが発生した場合と同様、膜膨れや膜剥が
れ、配線の腐食の問題が生じ得る。
ル内部で導電膜の成膜不良が発生することもある。たと
えば内径０．２μｍ以下のビアホール内にＣＶＤ−タン
グステン膜を埋め込むプロセスの場合、ホール上部でタ
ングステンがオーバーハング形状に堆積してホール内部
にボイド状の空孔が生じることがある。このような場合
にも、シームが発生した場合と同様、膜膨れや膜剥が
れ、配線の腐食の問題が生じ得る。
【００２１】以上のことから、高い信頼性の配線構造を
得るためには、シームやボイド等の空孔の発生を抑制技
術だけでなく、空孔が発生しても配線構造の品質に悪影
響を与えないプロセスの開発が重要となる。
得るためには、シームやボイド等の空孔の発生を抑制技
術だけでなく、空孔が発生しても配線構造の品質に悪影
響を与えないプロセスの開発が重要となる。
【００２２】本発明はこのようなプロセスを提供するも
のであり、空孔にＣＭＰ研磨液やリンス液、あるいは、
レジスト剥離液が残存した場合の膜膨れ、膜剥がれを防
止し、高品質の半導体装置を歩留まり良く製造できる技
術を提供することを課題とする。
のであり、空孔にＣＭＰ研磨液やリンス液、あるいは、
レジスト剥離液が残存した場合の膜膨れ、膜剥がれを防
止し、高品質の半導体装置を歩留まり良く製造できる技
術を提供することを課題とする。
【００２３】
【課題を解決するための手段】上記課題を解決する本発
明は以下の事項により特定される。
明は以下の事項により特定される。
【００２４】［１］半導体基板上に層間絶縁膜を形成し
た後、該層間絶縁膜中に凹部を形成する工程と、該凹部
を埋め込むように全面に導電材料を堆積した後、凹部以
外の領域に堆積した導電材料を除去し、前記凹部内に第
一の導電膜を埋設する工程と、加熱処理を行い、第一の
導電膜中に生じた空孔の内部を乾燥させる工程と、第一
の導電膜の上面と接続する第二の導電膜を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。
た後、該層間絶縁膜中に凹部を形成する工程と、該凹部
を埋め込むように全面に導電材料を堆積した後、凹部以
外の領域に堆積した導電材料を除去し、前記凹部内に第
一の導電膜を埋設する工程と、加熱処理を行い、第一の
導電膜中に生じた空孔の内部を乾燥させる工程と、第一
の導電膜の上面と接続する第二の導電膜を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。
【００２５】［２］半導体基板上に設けた絶縁膜上に下
層配線を形成した後、全面に層間絶縁膜を形成する工程
と、前記層間絶縁膜中に前記下層配線に到達する接続孔
を設け、全面に金属膜を形成した後、前記層間絶縁膜の
表面が露出するまで前記金属膜を除去して前記接続孔内
に配線プラグを形成する工程と、加熱処理を行い前記配
線プラグ内に生じた空孔の内部を乾燥させる工程と、前
記配線プラグに接続するように上層配線を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。
層配線を形成した後、全面に層間絶縁膜を形成する工程
と、前記層間絶縁膜中に前記下層配線に到達する接続孔
を設け、全面に金属膜を形成した後、前記層間絶縁膜の
表面が露出するまで前記金属膜を除去して前記接続孔内
に配線プラグを形成する工程と、加熱処理を行い前記配
線プラグ内に生じた空孔の内部を乾燥させる工程と、前
記配線プラグに接続するように上層配線を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。
【００２６】［３］［２］に記載の半導体装置の製造方
法であって、前記下層配線および上層配線が銅または銅
合金からなり、前記配線プラグがタングステンからなる
ことを特徴とする半導体装置の製造方法。
法であって、前記下層配線および上層配線が銅または銅
合金からなり、前記配線プラグがタングステンからなる
ことを特徴とする半導体装置の製造方法。
【００２７】［４］半導体基板上に第一の導電膜を形成
し、その上に層間絶縁膜を形成した後、該層間絶縁膜中
に第一の凹部を形成する工程と、第一の凹部を埋め込む
ように全面に導電材料を堆積した後、凹部以外の領域に
堆積した導電材料を除去し、凹部内に第二の導電膜を埋
設する工程と、回転塗布法を用い、第二の導電膜内に生
じた空孔および第二の導電膜の上部に絶縁材料を塗布し
た後、乾燥し、絶縁膜を形成する工程と、該絶縁膜をエ
ッチングし、底部に第二の導電膜の露出した第二の凹部
を形成した後、第二の凹部を埋め込むように第三の導電
膜を形成する工程と、を含むことを特徴とする半導体装
置の製造方法。
し、その上に層間絶縁膜を形成した後、該層間絶縁膜中
に第一の凹部を形成する工程と、第一の凹部を埋め込む
ように全面に導電材料を堆積した後、凹部以外の領域に
堆積した導電材料を除去し、凹部内に第二の導電膜を埋
設する工程と、回転塗布法を用い、第二の導電膜内に生
じた空孔および第二の導電膜の上部に絶縁材料を塗布し
た後、乾燥し、絶縁膜を形成する工程と、該絶縁膜をエ
ッチングし、底部に第二の導電膜の露出した第二の凹部
を形成した後、第二の凹部を埋め込むように第三の導電
膜を形成する工程と、を含むことを特徴とする半導体装
置の製造方法。
【００２８】［５］［４］に記載の半導体装置の製造方
法において、第二の導電膜を埋設した後、回転塗布法を
用いて前記絶縁膜を形成する前に、前記空孔の内部を加
熱処理により乾燥させることを特徴とする半導体装置の
製造方法。
法において、第二の導電膜を埋設した後、回転塗布法を
用いて前記絶縁膜を形成する前に、前記空孔の内部を加
熱処理により乾燥させることを特徴とする半導体装置の
製造方法。
【００２９】［６］半導体基板上に設けた絶縁膜上に下
層配線を形成した後、全面に層間絶縁膜を形成する工程
と、前記層間絶縁膜中に前記下層配線に到達する接続孔
を設け、全面に金属膜を形成した後、前記層間絶縁膜の
表面が露出するまで前記金属膜を除去して前記接続孔内
に配線プラグを形成する工程と、回転塗布法を用い、前
記配線プラグに生じた空孔および前記配線プラグの上部
に絶縁材料を塗布した後、乾燥し、絶縁膜を形成する工
程と、該絶縁膜をエッチングし、底部に前記配線プラグ
の露出した配線溝を形成した後、該配線溝を埋め込むよ
うに上層配線を形成する工程と、を含むことを特徴とす
る半導体装置の製造方法。
層配線を形成した後、全面に層間絶縁膜を形成する工程
と、前記層間絶縁膜中に前記下層配線に到達する接続孔
を設け、全面に金属膜を形成した後、前記層間絶縁膜の
表面が露出するまで前記金属膜を除去して前記接続孔内
に配線プラグを形成する工程と、回転塗布法を用い、前
記配線プラグに生じた空孔および前記配線プラグの上部
に絶縁材料を塗布した後、乾燥し、絶縁膜を形成する工
程と、該絶縁膜をエッチングし、底部に前記配線プラグ
の露出した配線溝を形成した後、該配線溝を埋め込むよ
うに上層配線を形成する工程と、を含むことを特徴とす
る半導体装置の製造方法。
【００３０】［７］［６］に記載の半導体装置の製造方
法において、前記配線プラグを形成した後、回転塗布法
を用いて前記絶縁膜を形成する前に、前記空孔の内部を
加熱処理により乾燥させることを特徴とする半導体装置
の製造方法。
法において、前記配線プラグを形成した後、回転塗布法
を用いて前記絶縁膜を形成する前に、前記空孔の内部を
加熱処理により乾燥させることを特徴とする半導体装置
の製造方法。
【００３１】［８］［６］または［７］に記載の半導体
装置の製造方法であって、前記下層配線および上層配線
が銅または銅合金からなり、前記配線プラグがタングス
テンからなることを特徴とする半導体装置の製造方法。
装置の製造方法であって、前記下層配線および上層配線
が銅または銅合金からなり、前記配線プラグがタングス
テンからなることを特徴とする半導体装置の製造方法。
【００３２】［９］半導体基板上に、第一の導電膜と、
第一の導電膜の上面に接して形成された第二の導電膜と
を備えた半導体装置であって、第一の導電膜中の空孔部
に絶縁材料が埋め込まれたことを特徴とする半導体装
置。
第一の導電膜の上面に接して形成された第二の導電膜と
を備えた半導体装置であって、第一の導電膜中の空孔部
に絶縁材料が埋め込まれたことを特徴とする半導体装
置。
【００３３】［１０］半導体基板上に形成された下層配
線と、その上部に形成された上層配線と、これらを接続
する配線プラグとを備える半導体装置であって、前記配
線プラグ中の空孔部に絶縁材料が埋め込まれたことを特
徴とする半導体装置。
線と、その上部に形成された上層配線と、これらを接続
する配線プラグとを備える半導体装置であって、前記配
線プラグ中の空孔部に絶縁材料が埋め込まれたことを特
徴とする半導体装置。
【００３４】［１１］［９］または［１０］に記載の半
導体装置であって、前記絶縁材料が回転塗布絶縁材料で
あることを特徴とする半導体装置。
導体装置であって、前記絶縁材料が回転塗布絶縁材料で
あることを特徴とする半導体装置。
【００３５】前述したように、配線間接続プラグ等を形
成する際、プラグの埋め込み部等にシームが発生しやす
く、膜膨れや膜剥がれの原因となっていた。これに対
し、上記［１］〜［３］記載の発明においては、シーム
やボイド等の空孔の内部を乾燥させる工程を行った後、
その上に他の膜を形成している。このため、空孔内の液
体、たとえばＣＭＰ処理液やレジスト剥離液が膨張して
膜膨れや膜剥がれ等を起こすことを防止できる。また、
シーム内に残存した液体により下層の導電膜が腐食する
等といった問題を防止できる。
成する際、プラグの埋め込み部等にシームが発生しやす
く、膜膨れや膜剥がれの原因となっていた。これに対
し、上記［１］〜［３］記載の発明においては、シーム
やボイド等の空孔の内部を乾燥させる工程を行った後、
その上に他の膜を形成している。このため、空孔内の液
体、たとえばＣＭＰ処理液やレジスト剥離液が膨張して
膜膨れや膜剥がれ等を起こすことを防止できる。また、
シーム内に残存した液体により下層の導電膜が腐食する
等といった問題を防止できる。
【００３６】また、上記［４］〜［８］記載の発明にお
いては、空孔内に絶縁材料が埋め込まれるため、強力な
剥離作用を有する剥離液を用いても第一の導電膜や下層
配線に損傷を与えることがなく、抵抗上昇等を防止しつ
つエッチングデポ物等を効果的に除去することができ
る。なお、この発明において、絶縁材料としては、回転
塗布絶縁材料、すなわち、絶縁膜材料を含有する溶液を
回転塗布により塗布することのできる材料を用いること
が好ましい。
いては、空孔内に絶縁材料が埋め込まれるため、強力な
剥離作用を有する剥離液を用いても第一の導電膜や下層
配線に損傷を与えることがなく、抵抗上昇等を防止しつ
つエッチングデポ物等を効果的に除去することができ
る。なお、この発明において、絶縁材料としては、回転
塗布絶縁材料、すなわち、絶縁膜材料を含有する溶液を
回転塗布により塗布することのできる材料を用いること
が好ましい。
【００３７】また、上記［９］〜［１１］記載の発明に
おいては、上記空孔内に絶縁材料が埋め込まれているた
め、種々の工程で使用される薬液が空孔内に侵入するこ
とを防止でき、空孔発生箇所およびその下に形成された
導電膜等の損傷を確実に防ぐことができる。このため、
従来に比べ優れた信頼性および生産性を実現できる。絶
縁材料としては、回転塗布絶縁材料、すなわち、絶縁膜
材料を含有する溶液を回転塗布により塗布することので
きる材料を用いることが好ましい。
おいては、上記空孔内に絶縁材料が埋め込まれているた
め、種々の工程で使用される薬液が空孔内に侵入するこ
とを防止でき、空孔発生箇所およびその下に形成された
導電膜等の損傷を確実に防ぐことができる。このため、
従来に比べ優れた信頼性および生産性を実現できる。絶
縁材料としては、回転塗布絶縁材料、すなわち、絶縁膜
材料を含有する溶液を回転塗布により塗布することので
きる材料を用いることが好ましい。
【００３８】回転塗布絶縁材料としては、たとえば、Ｈ
ＳＱ等の無機ポリシロキサンや、ＭＨＳＱ、ＭＳＱ（メ
チルシルセスキオキサン）等のオルガノポリシロキサ
ン、あるいは、ポリアリールエーテル（ＰＡＥ）、ジビ
ニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）
等の芳香族含有有機樹脂を用いることができる。これら
の材料は回転塗布可能な上、誘電率が低く、配線間のク
ロストークを有効に低減できる。
ＳＱ等の無機ポリシロキサンや、ＭＨＳＱ、ＭＳＱ（メ
チルシルセスキオキサン）等のオルガノポリシロキサ
ン、あるいは、ポリアリールエーテル（ＰＡＥ）、ジビ
ニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）
等の芳香族含有有機樹脂を用いることができる。これら
の材料は回転塗布可能な上、誘電率が低く、配線間のク
ロストークを有効に低減できる。
【００３９】
【発明の実施の形態】本発明の半導体装置の製造方法
は、たとえば以下のような構成とすることができる。 （ａ）半導体基板上に第一の導電膜を形成し、その上に
層間絶縁膜を形成した後、該層間絶縁膜中に第一の凹部
を形成する工程と、（ｂ）第一の凹部を埋め込むように
全面に金属材料を堆積した後、第一の凹部以外の領域に
堆積した金属材料を除去し、第一の凹部内に金属膜を埋
設する工程と、（ｃ）前記金属膜の上に、全面に絶縁膜
を形成する工程と、（ｄ）該絶縁膜上に開口部を有する
レジスト膜を形成する工程と、（ｅ）該レジスト膜をマ
スクとして前記絶縁膜をエッチングし、底部に前記金属
膜の露出した第二の凹部を形成する工程と、（ｆ）レジ
スト剥離液を用いて前記レジスト膜の除去処理を行う工
程と、（ｇ）第二の凹部を埋め込むように第二の導電膜
を形成する工程と、を含み、工程（ｂ）から工程（ｇ）
の間のいずれかの段階で、前記金属膜中に生じた空孔の
内部を加熱処理により乾燥させる乾燥工程を行うことを
特徴とする半導体装置の製造方法。
は、たとえば以下のような構成とすることができる。 （ａ）半導体基板上に第一の導電膜を形成し、その上に
層間絶縁膜を形成した後、該層間絶縁膜中に第一の凹部
を形成する工程と、（ｂ）第一の凹部を埋め込むように
全面に金属材料を堆積した後、第一の凹部以外の領域に
堆積した金属材料を除去し、第一の凹部内に金属膜を埋
設する工程と、（ｃ）前記金属膜の上に、全面に絶縁膜
を形成する工程と、（ｄ）該絶縁膜上に開口部を有する
レジスト膜を形成する工程と、（ｅ）該レジスト膜をマ
スクとして前記絶縁膜をエッチングし、底部に前記金属
膜の露出した第二の凹部を形成する工程と、（ｆ）レジ
スト剥離液を用いて前記レジスト膜の除去処理を行う工
程と、（ｇ）第二の凹部を埋め込むように第二の導電膜
を形成する工程と、を含み、工程（ｂ）から工程（ｇ）
の間のいずれかの段階で、前記金属膜中に生じた空孔の
内部を加熱処理により乾燥させる乾燥工程を行うことを
特徴とする半導体装置の製造方法。
【００４０】この製造方法において、上記乾燥工程の
後、空孔を回転塗布絶縁材料により埋め込む構成とする
こともできる。
後、空孔を回転塗布絶縁材料により埋め込む構成とする
こともできる。
【００４１】工程（ｂ）は化学的機械的研磨（Chemical
Mechanical Polishing :CMP）等により行うことがで
きる。第一、第二および第三の導電膜は、たとえば、以
下の部材に対応させることができる。 第一の導電膜：下層配線 第二の導電膜：接続プラグ 第三の導電膜：上層配線 この場合、下層配線及び上層配線は、銅や銅合金等によ
り構成し、接続プラグはタングステン等により構成す
る。
Mechanical Polishing :CMP）等により行うことがで
きる。第一、第二および第三の導電膜は、たとえば、以
下の部材に対応させることができる。 第一の導電膜：下層配線 第二の導電膜：接続プラグ 第三の導電膜：上層配線 この場合、下層配線及び上層配線は、銅や銅合金等によ
り構成し、接続プラグはタングステン等により構成す
る。
【００４２】また、第一、第二および第三の導電膜を、
それぞれデュアルダマシン法で形成された配線膜とする
こともできる。
それぞれデュアルダマシン法で形成された配線膜とする
こともできる。
【００４３】第一、第二および第三の導電膜の成膜方法
は特に制限がないが、良好な埋め込み性の得られる成膜
方法が好ましい。第二の導電膜に関しては、たとえばＣ
ＶＤ法を用いることが望ましい。
は特に制限がないが、良好な埋め込み性の得られる成膜
方法が好ましい。第二の導電膜に関しては、たとえばＣ
ＶＤ法を用いることが望ましい。
【００４４】乾燥工程は、工程（ｂ）の後、工程（ｃ）
の前の段階、あるいは、工程（ｆ）の後、工程（ｇ）の
前の段階で行うことが望ましい。工程（ｂ）と（ｃ）の
間で乾燥工程を行えば、第二の導電膜の空孔内部に残存
する、工程（ｂ）で使用した液体（ＣＭＰ研磨液やリン
ス液等）を蒸発させることができる。工程（ｆ）と
（ｇ）の間で乾燥工程を行えば、第二の導電膜の空孔内
部に残存したレジスト剥離液を蒸発させることができ
る。なお、レジスト剥離液が残存した場合、第一の導電
膜が損傷する等の弊害が生じる場合があることから、工
程（ｆ）と（ｇ）の間の乾燥工程の実施は特に有効であ
る。
の前の段階、あるいは、工程（ｆ）の後、工程（ｇ）の
前の段階で行うことが望ましい。工程（ｂ）と（ｃ）の
間で乾燥工程を行えば、第二の導電膜の空孔内部に残存
する、工程（ｂ）で使用した液体（ＣＭＰ研磨液やリン
ス液等）を蒸発させることができる。工程（ｆ）と
（ｇ）の間で乾燥工程を行えば、第二の導電膜の空孔内
部に残存したレジスト剥離液を蒸発させることができ
る。なお、レジスト剥離液が残存した場合、第一の導電
膜が損傷する等の弊害が生じる場合があることから、工
程（ｆ）と（ｇ）の間の乾燥工程の実施は特に有効であ
る。
【００４５】以下、本発明の好ましい実施形態について
説明する。
説明する。
【００４６】［第一の実施の形態］まず図１（ａ）に示
すように、ダマシン銅配線を形成する。具体的には、ト
ランジスタ等の形成された半導体基板（不図示）上に、
プラズマＣＶＤ法等によりシリコン酸化膜１、シリコン
酸窒化膜２、シリコン酸化膜３を形成した後、公知のダ
マシン法によりシリコン酸化膜３中に銅膜５を埋設し、
銅配線を形成する。次いでその上にプラズマＣＶＤ法等
によりシリコン窒化膜６、シリコン酸化膜７を形成す
る。
すように、ダマシン銅配線を形成する。具体的には、ト
ランジスタ等の形成された半導体基板（不図示）上に、
プラズマＣＶＤ法等によりシリコン酸化膜１、シリコン
酸窒化膜２、シリコン酸化膜３を形成した後、公知のダ
マシン法によりシリコン酸化膜３中に銅膜５を埋設し、
銅配線を形成する。次いでその上にプラズマＣＶＤ法等
によりシリコン窒化膜６、シリコン酸化膜７を形成す
る。
【００４７】次に、シリコン酸化膜７上に所定の開口部
を有するレジスト膜８を設け、これをマスクとしてシリ
コン酸化膜７をドライエッチングし、シリコン窒化膜６
に達するビアホールを形成する（図１（ｂ））。
を有するレジスト膜８を設け、これをマスクとしてシリ
コン酸化膜７をドライエッチングし、シリコン窒化膜６
に達するビアホールを形成する（図１（ｂ））。
【００４８】次いでレジスト膜８を除去するため、酸素
プラズマアッシングを行った後、レジスト剥離液により
シリコン酸化膜７表面やホール内壁に付着するレジスト
残渣を除去する（図１（ｃ））。つづいてシリコン窒化
膜６をドライエッチングして銅膜５表面を露出させた
後、レジスト剥離液によりレジスト残渣を除去する（図
１（ｄ））。
プラズマアッシングを行った後、レジスト剥離液により
シリコン酸化膜７表面やホール内壁に付着するレジスト
残渣を除去する（図１（ｃ））。つづいてシリコン窒化
膜６をドライエッチングして銅膜５表面を露出させた
後、レジスト剥離液によりレジスト残渣を除去する（図
１（ｄ））。
【００４９】その後、シリコン酸化膜７全面に密着膜を
形成する（不図示）。密着膜は、タングステンとビアホ
ール内壁との密着性を高めるために形成され、たとえば
チタン膜および窒化チタン膜がこの順で積層した膜とす
ることができる。チタン膜はスパッタリング法等により
成膜され、膜厚はたとえば２０〜５０ｎｍ程度とする。
窒化チタン膜はリアクティブ・スパッタリング法等によ
り成膜され、膜厚はたとえば２０〜５０ｎｍ程度とす
る。これらの膜からなる密着膜は、次工程で成膜される
タングステン膜と層間絶縁膜との間の密着性を向上させ
る役割を果たす。
形成する（不図示）。密着膜は、タングステンとビアホ
ール内壁との密着性を高めるために形成され、たとえば
チタン膜および窒化チタン膜がこの順で積層した膜とす
ることができる。チタン膜はスパッタリング法等により
成膜され、膜厚はたとえば２０〜５０ｎｍ程度とする。
窒化チタン膜はリアクティブ・スパッタリング法等によ
り成膜され、膜厚はたとえば２０〜５０ｎｍ程度とす
る。これらの膜からなる密着膜は、次工程で成膜される
タングステン膜と層間絶縁膜との間の密着性を向上させ
る役割を果たす。
【００５０】つづいて密着膜の上にタングステン膜９を
ＣＶＤ法等により成膜する（図２（ａ））。成膜時の原
料ガスは、たとえばＷＦ6を含むガスを用いる。これに
よりビアホール内部がタングステンで埋め込まれる。タ
ングステン膜９成膜のためのＣＶＤ条件は種々の条件を
採用することができる。たとえば、高密度ＣＶＤタング
ステン膜成長のための核となるタングステン微結晶をホ
ール内表面に薄く低圧ＣＶＤ法で成長した後（成長核形
成工程）、バルクタングステン成膜工程を行うことによ
りタングステン膜９を成膜することができる。このよう
な成膜プロセスをとることで、比較的良好な埋め込み性
のタングステン膜が形成されるのであるが、シームの発
生を完全に抑えることは困難である。
ＣＶＤ法等により成膜する（図２（ａ））。成膜時の原
料ガスは、たとえばＷＦ6を含むガスを用いる。これに
よりビアホール内部がタングステンで埋め込まれる。タ
ングステン膜９成膜のためのＣＶＤ条件は種々の条件を
採用することができる。たとえば、高密度ＣＶＤタング
ステン膜成長のための核となるタングステン微結晶をホ
ール内表面に薄く低圧ＣＶＤ法で成長した後（成長核形
成工程）、バルクタングステン成膜工程を行うことによ
りタングステン膜９を成膜することができる。このよう
な成膜プロセスをとることで、比較的良好な埋め込み性
のタングステン膜が形成されるのであるが、シームの発
生を完全に抑えることは困難である。
【００５１】タングステン膜９を成膜した後、酸化剤お
よび研磨材を含むスラリーを用いてＣＭＰを行い、つづ
いて純水等によりリンス洗浄を行う。これによりホール
外に形成された余分なタングステン膜９が除去され、ビ
アホール内にタングステン膜９からなるビアプラグが形
成される（図２（ｂ））。このとき、タングステン膜９
中に発生するシームにＣＭＰ研磨液やリンス液等からな
るＣＭＰ処理液１１が侵入する。
よび研磨材を含むスラリーを用いてＣＭＰを行い、つづ
いて純水等によりリンス洗浄を行う。これによりホール
外に形成された余分なタングステン膜９が除去され、ビ
アホール内にタングステン膜９からなるビアプラグが形
成される（図２（ｂ））。このとき、タングステン膜９
中に発生するシームにＣＭＰ研磨液やリンス液等からな
るＣＭＰ処理液１１が侵入する。
【００５２】つづいてこの上にシリコン酸化膜１２を形
成する（図３（ａ））。シリコン酸化膜１２は、たとえ
ばモノシランあるいはＴＥＯＳ（テトラエトキシシラ
ン）を原料ガスとして用いたプラズマＣＶＤ法により成
膜する。本実施形態では、タングステン膜９上に直接シ
リコン酸化膜１２を成膜しているが、これらの膜の間に
シリコン窒化膜等を介在させてもよい。シリコン酸化膜
１２成膜後、所定の開口部を有するレジスト膜１４を設
け（図３（ｂ））、これをマスクとしてシリコン酸化膜
１２中に配線溝を形成する（図３（ｃ））。
成する（図３（ａ））。シリコン酸化膜１２は、たとえ
ばモノシランあるいはＴＥＯＳ（テトラエトキシシラ
ン）を原料ガスとして用いたプラズマＣＶＤ法により成
膜する。本実施形態では、タングステン膜９上に直接シ
リコン酸化膜１２を成膜しているが、これらの膜の間に
シリコン窒化膜等を介在させてもよい。シリコン酸化膜
１２成膜後、所定の開口部を有するレジスト膜１４を設
け（図３（ｂ））、これをマスクとしてシリコン酸化膜
１２中に配線溝を形成する（図３（ｃ））。
【００５３】次いで酸素プラズマアッシングおよびアミ
ン系剥離液による処理を行い、レジスト膜１４およびエ
ッチング残渣を除去する。
ン系剥離液による処理を行い、レジスト膜１４およびエ
ッチング残渣を除去する。
【００５４】レジスト剥離後、図４（ａ）に示すよう
に、タングステン膜のシームにアミン系剥離液１５が侵
入する。
に、タングステン膜のシームにアミン系剥離液１５が侵
入する。
【００５５】このアミン系剥離液１５を蒸発させるため
に加熱処理を行う（図４（ｂ））。加熱処理温度は、好
ましくは２００〜４５０℃、より好ましくは３５０〜４
５０℃とする。処理温度が低すぎると剥離液が残存し、
タングステンプラグ上に形成される配線の膨れや剥離を
生じさせたり、銅膜５からなる配線に損傷を与えること
となる。また処理温度が高すぎると、不純物拡散層の分
布に影響を与える等、素子性能に悪影響を与える場合が
ある。また、加熱処理時間は、好ましくは１分間以上、
最も好ましくは１０分間以上とする。このようにすれば
シームの内部を充分に乾燥することができる。上限につ
いては特に制限がないが、３０分間以下の処理で充分で
ある。以下に好ましい加熱処理条件の一例を示す。 (i)加熱処理条件１ 処理温度：４００〜４５０℃ 処理時間：１０〜２０分間 処理雰囲気：不活性ガス（アルゴン、窒素等）中 大気
圧下 (ii)加熱処理条件２ 処理温度：２００〜３００℃ 処理時間：３０秒間〜１分間 処理雰囲気：３〜２０ｍtorr真空雰囲気 なお、(i)の条件の方が、シーム内をより充分に乾燥で
きることが確認されている。
に加熱処理を行う（図４（ｂ））。加熱処理温度は、好
ましくは２００〜４５０℃、より好ましくは３５０〜４
５０℃とする。処理温度が低すぎると剥離液が残存し、
タングステンプラグ上に形成される配線の膨れや剥離を
生じさせたり、銅膜５からなる配線に損傷を与えること
となる。また処理温度が高すぎると、不純物拡散層の分
布に影響を与える等、素子性能に悪影響を与える場合が
ある。また、加熱処理時間は、好ましくは１分間以上、
最も好ましくは１０分間以上とする。このようにすれば
シームの内部を充分に乾燥することができる。上限につ
いては特に制限がないが、３０分間以下の処理で充分で
ある。以下に好ましい加熱処理条件の一例を示す。 (i)加熱処理条件１ 処理温度：４００〜４５０℃ 処理時間：１０〜２０分間 処理雰囲気：不活性ガス（アルゴン、窒素等）中 大気
圧下 (ii)加熱処理条件２ 処理温度：２００〜３００℃ 処理時間：３０秒間〜１分間 処理雰囲気：３〜２０ｍtorr真空雰囲気 なお、(i)の条件の方が、シーム内をより充分に乾燥で
きることが確認されている。
【００５６】その後、公知のダマシンプロセスにより配
線溝に銅膜１６を埋設し、ダマシン銅配線を形成する
（図４（ｃ））。本実施形態で示したプロセスによれ
ば、図４（ｂ）の加熱処理によりシーム内を充分に乾燥
しているため、その上部に形成された銅膜１６の膨れの
発生が抑制され、信頼性の高い配線構造を歩留まり良く
形成することができる。
線溝に銅膜１６を埋設し、ダマシン銅配線を形成する
（図４（ｃ））。本実施形態で示したプロセスによれ
ば、図４（ｂ）の加熱処理によりシーム内を充分に乾燥
しているため、その上部に形成された銅膜１６の膨れの
発生が抑制され、信頼性の高い配線構造を歩留まり良く
形成することができる。
【００５７】［第二の実施の形態］本実施形態は、銅配
線層の層間絶縁膜の材料として、回転塗布絶縁材料の一
種であるＨＳＱを用いた例である。
線層の層間絶縁膜の材料として、回転塗布絶縁材料の一
種であるＨＳＱを用いた例である。
【００５８】まず、シリコン酸化膜３をＨＳＱ膜３３に
変えたこと以外は第一の実施の形態の図１〜２に示す工
程と同様にして、図５〜図６の工程を行う。すなわち、
半導体基板上にシリコン酸化膜１、シリコン酸窒化膜
２、ＨＳＱ膜３３、銅膜５を成膜してダマシン銅配線を
形成後、この銅配線と接続するように、シリコン窒化膜
６およびシリコン酸化膜７中のビアホールにタングステ
ン膜９を形成する。ＨＳＱ膜３３の成膜は回転塗布法に
より行う。本実施形態では、ＨＳＱ膜材料を含む溶液
を、所定の速度で回転させたウェーハ表面に液化して塗
布し、その後、多段階の加熱処理を行うことにより成膜
する。回転塗布条件の一例を以下に示す。 塗布温度：室温（約２５℃） 塗布材料：ＨＳＱ溶液 塗布時のウェーハ回転数：１５００rpm（１段階塗布） 加熱処理条件：８０℃、１００℃、１２０℃の３段階ス
テップキュア（焼き締め） 銅配線層の絶縁膜を低誘電率のＨＳＱ膜３３とすること
により、配線間のクロストーク発生が抑制され、素子の
高速動作性が改善される。
変えたこと以外は第一の実施の形態の図１〜２に示す工
程と同様にして、図５〜図６の工程を行う。すなわち、
半導体基板上にシリコン酸化膜１、シリコン酸窒化膜
２、ＨＳＱ膜３３、銅膜５を成膜してダマシン銅配線を
形成後、この銅配線と接続するように、シリコン窒化膜
６およびシリコン酸化膜７中のビアホールにタングステ
ン膜９を形成する。ＨＳＱ膜３３の成膜は回転塗布法に
より行う。本実施形態では、ＨＳＱ膜材料を含む溶液
を、所定の速度で回転させたウェーハ表面に液化して塗
布し、その後、多段階の加熱処理を行うことにより成膜
する。回転塗布条件の一例を以下に示す。 塗布温度：室温（約２５℃） 塗布材料：ＨＳＱ溶液 塗布時のウェーハ回転数：１５００rpm（１段階塗布） 加熱処理条件：８０℃、１００℃、１２０℃の３段階ス
テップキュア（焼き締め） 銅配線層の絶縁膜を低誘電率のＨＳＱ膜３３とすること
により、配線間のクロストーク発生が抑制され、素子の
高速動作性が改善される。
【００５９】図５〜図６の工程を経て、図６（ｂ）のよ
うに、ビアホール内にタングステン膜９および密着膜
（不図示）からなるビアプラグを形成した後、シームに
侵入したＣＭＰ研磨液やリンス液等からなるＣＭＰ処理
液１１を蒸発させるため、加熱処理を行う（図７）。加
熱処理温度は、好ましくは２００〜４５０℃、より好ま
しくは３５０〜４５０℃とする。処理温度が低すぎると
剥離液が残存し、タングステンプラグ上に形成される配
線の膨れや剥離を生じさせたり、銅配線に損傷を与える
こととなる。また処理温度が高すぎると、不純物拡散層
の分布に影響を与える等、素子性能に悪影響を与える場
合がある。また、加熱処理時間は、好ましくは１分間以
上、最も好ましくは１０分間以上とする。このようにす
ればシームの内部を充分に乾燥することができる。上限
については特に制限がないが、３０分間以下の処理で充
分である。以下に好ましい加熱処理条件の一例を示す。 (i)加熱処理条件１ 処理温度：４００〜４５０℃ 処理時間：１０〜２０分間 処理雰囲気：不活性ガス（アルゴン、窒素等）中 大気
圧下 (ii)加熱処理条件２ 処理温度：２００〜３００℃ 処理時間：３０秒間〜１分間 処理雰囲気：３〜２０ｍtorr真空雰囲気 なお、(i)の条件の方が、シーム内をより充分に乾燥で
きることが確認されている。
うに、ビアホール内にタングステン膜９および密着膜
（不図示）からなるビアプラグを形成した後、シームに
侵入したＣＭＰ研磨液やリンス液等からなるＣＭＰ処理
液１１を蒸発させるため、加熱処理を行う（図７）。加
熱処理温度は、好ましくは２００〜４５０℃、より好ま
しくは３５０〜４５０℃とする。処理温度が低すぎると
剥離液が残存し、タングステンプラグ上に形成される配
線の膨れや剥離を生じさせたり、銅配線に損傷を与える
こととなる。また処理温度が高すぎると、不純物拡散層
の分布に影響を与える等、素子性能に悪影響を与える場
合がある。また、加熱処理時間は、好ましくは１分間以
上、最も好ましくは１０分間以上とする。このようにす
ればシームの内部を充分に乾燥することができる。上限
については特に制限がないが、３０分間以下の処理で充
分である。以下に好ましい加熱処理条件の一例を示す。 (i)加熱処理条件１ 処理温度：４００〜４５０℃ 処理時間：１０〜２０分間 処理雰囲気：不活性ガス（アルゴン、窒素等）中 大気
圧下 (ii)加熱処理条件２ 処理温度：２００〜３００℃ 処理時間：３０秒間〜１分間 処理雰囲気：３〜２０ｍtorr真空雰囲気 なお、(i)の条件の方が、シーム内をより充分に乾燥で
きることが確認されている。
【００６０】つづいて、回転塗布法により、タングステ
ン膜９上に直接ＨＳＱ膜３３を形成する（図８
（ａ））。ＨＳＱ膜３３の成膜は回転塗布法により行
う。回転塗布条件の一例を以下に示す。 塗布温度：室温（約２５℃） 塗布材料：ＨＳＱ溶液 塗布時のウェーハ回転数：１５００rpm（１段階塗布） 加熱処理条件：８０℃、１００℃、１２０℃の３段階ス
テップキュア（焼き締め） その後は、第一の実施の形態の図３（ｂ）〜図４（ｃ）
に示す工程と同様にして図８（ｂ）〜図９（ｃ）の工程
を行う。図９（ｂ）の段階では、アミン系剥離液１５を
蒸発させるために加熱処理を行う。好ましい加熱処理条
件は、図４（ｂ）の説明で述べたのと同様である。以上
の工程を経て配線構造を形成する。
ン膜９上に直接ＨＳＱ膜３３を形成する（図８
（ａ））。ＨＳＱ膜３３の成膜は回転塗布法により行
う。回転塗布条件の一例を以下に示す。 塗布温度：室温（約２５℃） 塗布材料：ＨＳＱ溶液 塗布時のウェーハ回転数：１５００rpm（１段階塗布） 加熱処理条件：８０℃、１００℃、１２０℃の３段階ス
テップキュア（焼き締め） その後は、第一の実施の形態の図３（ｂ）〜図４（ｃ）
に示す工程と同様にして図８（ｂ）〜図９（ｃ）の工程
を行う。図９（ｂ）の段階では、アミン系剥離液１５を
蒸発させるために加熱処理を行う。好ましい加熱処理条
件は、図４（ｂ）の説明で述べたのと同様である。以上
の工程を経て配線構造を形成する。
【００６１】配線層の絶縁膜をＨＳＱ等の回転塗布膜と
した場合、クロストーク発生を抑制できる上、平坦性が
改善される等の効果が得られるが、成膜温度が室温近辺
であるため、シーム内にＣＭＰ処理液等の薬液が残りや
すくなる。そこで本実施形態では、タングステンプラグ
上にＨＳＱ膜を成膜する前に、加熱処理を行っている。
した場合、クロストーク発生を抑制できる上、平坦性が
改善される等の効果が得られるが、成膜温度が室温近辺
であるため、シーム内にＣＭＰ処理液等の薬液が残りや
すくなる。そこで本実施形態では、タングステンプラグ
上にＨＳＱ膜を成膜する前に、加熱処理を行っている。
【００６２】本実施形態で示したプロセスによれば、加
熱処理によりシーム内を充分に乾燥しているため、その
上部に形成されたＨＳＱ膜あるいは銅膜の膨れの発生が
抑制され、信頼性の高い配線構造を歩留まり良く形成す
ることができる。
熱処理によりシーム内を充分に乾燥しているため、その
上部に形成されたＨＳＱ膜あるいは銅膜の膨れの発生が
抑制され、信頼性の高い配線構造を歩留まり良く形成す
ることができる。
【００６３】［第三の実施の形態］本実施形態は、銅配
線層の層間絶縁膜材料として、回転塗布膜材料の一種で
あるメチル化ハイドロジェンシルセスキオキサン（以
下、適宜、「ＭＨＳＱ」という。）を用いた例である。
本実施形態は第二の実施の形態と類似のプロセスとなっ
ているが、レジスト剥離液として、フッ化アンモニウム
系の強力な剥離作用を有する剥離液を用いる点と、これ
に伴い低誘電率膜をシームの中に一部侵入させる点が異
なっている。
線層の層間絶縁膜材料として、回転塗布膜材料の一種で
あるメチル化ハイドロジェンシルセスキオキサン（以
下、適宜、「ＭＨＳＱ」という。）を用いた例である。
本実施形態は第二の実施の形態と類似のプロセスとなっ
ているが、レジスト剥離液として、フッ化アンモニウム
系の強力な剥離作用を有する剥離液を用いる点と、これ
に伴い低誘電率膜をシームの中に一部侵入させる点が異
なっている。
【００６４】まず第２の実施形態における図５〜６と同
様の工程を行う。すなわち、半導体基板上にシリコン酸
化膜１、シリコン酸窒化膜２、ＭＨＳＱ膜１７、銅膜５
を成膜してダマシン銅配線を形成後、この銅配線と接続
するように、シリコン窒化膜６およびシリコン酸化膜７
中のビアホールにタングステン膜９を形成する。ＭＨＳ
Ｑ膜１７の成膜は回転塗布法により行う。以下、成膜条
件を示す。 塗布温度：室温（約２５℃） 塗布材料：ＭＨＳＱ溶液 塗布時のウェーハ回転数：１５００rpm（１段階塗布） 加熱処理条件：８０℃、１００℃、１２０℃の３段階ス
テップキュア シームに侵入したＣＭＰ処理液１１を蒸発させるための
加熱処理を行た後、タングステン膜９上に直接ＭＨＳＱ
膜１７を形成する（図１０（ａ））。シリコン酸化膜１
２の成膜は回転塗布法により行うが、シーム内にＭＨＳ
Ｑ材料が侵入するような条件を選択する。このために
は、まずウェーハを低速回転させて第一の塗布を行った
後、ウェーハを高速回転させて第二の塗布を行う方法が
有効である。このような回転塗布条件の一例を以下に示
す。 塗布温度：室温（約２５℃） 塗布材料：ＭＨＳＱ溶液 塗布時のウェーハ回転数：１５０ｒｐｍ １５００
ｒｐｍ（２段階塗布） 加熱処理条件：８０℃、１００℃、１２０℃の３段階ス
テップキュア（焼き締め） たとえば上記のような条件で回転塗布することにより、
図１０（ａ）に示すように、シーム内にもＭＨＳＱ膜が
埋め込まれる。
様の工程を行う。すなわち、半導体基板上にシリコン酸
化膜１、シリコン酸窒化膜２、ＭＨＳＱ膜１７、銅膜５
を成膜してダマシン銅配線を形成後、この銅配線と接続
するように、シリコン窒化膜６およびシリコン酸化膜７
中のビアホールにタングステン膜９を形成する。ＭＨＳ
Ｑ膜１７の成膜は回転塗布法により行う。以下、成膜条
件を示す。 塗布温度：室温（約２５℃） 塗布材料：ＭＨＳＱ溶液 塗布時のウェーハ回転数：１５００rpm（１段階塗布） 加熱処理条件：８０℃、１００℃、１２０℃の３段階ス
テップキュア シームに侵入したＣＭＰ処理液１１を蒸発させるための
加熱処理を行た後、タングステン膜９上に直接ＭＨＳＱ
膜１７を形成する（図１０（ａ））。シリコン酸化膜１
２の成膜は回転塗布法により行うが、シーム内にＭＨＳ
Ｑ材料が侵入するような条件を選択する。このために
は、まずウェーハを低速回転させて第一の塗布を行った
後、ウェーハを高速回転させて第二の塗布を行う方法が
有効である。このような回転塗布条件の一例を以下に示
す。 塗布温度：室温（約２５℃） 塗布材料：ＭＨＳＱ溶液 塗布時のウェーハ回転数：１５０ｒｐｍ １５００
ｒｐｍ（２段階塗布） 加熱処理条件：８０℃、１００℃、１２０℃の３段階ス
テップキュア（焼き締め） たとえば上記のような条件で回転塗布することにより、
図１０（ａ）に示すように、シーム内にもＭＨＳＱ膜が
埋め込まれる。
【００６５】その後、レジスト膜１０を形成した後、こ
れをマスクとしてＭＨＳＱ膜１７をドライエッチングし
て配線溝を形成する（図１０（ｂ）、（ｃ））。この
後、レジスト膜１０を除去するため、アッシング処理お
よびフッ化アンモニウム系剥離液を用いた剥離処理を行
う（図１１（ａ））。配線溝形成のためのドライエッチ
ングを行うと、通常、溝内壁やレジスト膜１０の側壁に
除去困難なエッチングデポ物が付着する。本実施形態で
は強力な剥離作用を有する剥離液を用いるため、このよ
うなエッチングデポ物を効果的に除去することができ
る。そして、タングステン膜９中に生じたシーム内がＭ
ＨＳＱ膜１７により埋め込まれているため、剥離液がシ
リコン窒化膜６表面に到達して腐食させることがない。
れをマスクとしてＭＨＳＱ膜１７をドライエッチングし
て配線溝を形成する（図１０（ｂ）、（ｃ））。この
後、レジスト膜１０を除去するため、アッシング処理お
よびフッ化アンモニウム系剥離液を用いた剥離処理を行
う（図１１（ａ））。配線溝形成のためのドライエッチ
ングを行うと、通常、溝内壁やレジスト膜１０の側壁に
除去困難なエッチングデポ物が付着する。本実施形態で
は強力な剥離作用を有する剥離液を用いるため、このよ
うなエッチングデポ物を効果的に除去することができ
る。そして、タングステン膜９中に生じたシーム内がＭ
ＨＳＱ膜１７により埋め込まれているため、剥離液がシ
リコン窒化膜６表面に到達して腐食させることがない。
【００６６】その後、ＭＨＳＱ膜１７内に設けられた配
線溝内に銅膜１６を成膜し、下層および上層の銅配線を
タングステンプラグにより接続した配線構造が完成する
（図１１（ｂ））。
線溝内に銅膜１６を成膜し、下層および上層の銅配線を
タングステンプラグにより接続した配線構造が完成する
（図１１（ｂ））。
【００６７】配線層の絶縁膜をＭＨＳＱ等の回転塗布膜
とした場合、クロストーク発生を抑制できる上、平坦性
が改善される等の効果が得られるが、成膜温度が室温近
辺であるため、シーム内に薬液が残りやすくなる。本実
施形態で示したプロセスによれば、加熱処理によりシー
ム内を充分に乾燥しているため、その上部に形成された
ＭＨＳＱ膜あるいは銅膜の膨れの発生が抑制され、信頼
性の高い配線構造を歩留まり良く形成することができ
る。
とした場合、クロストーク発生を抑制できる上、平坦性
が改善される等の効果が得られるが、成膜温度が室温近
辺であるため、シーム内に薬液が残りやすくなる。本実
施形態で示したプロセスによれば、加熱処理によりシー
ム内を充分に乾燥しているため、その上部に形成された
ＭＨＳＱ膜あるいは銅膜の膨れの発生が抑制され、信頼
性の高い配線構造を歩留まり良く形成することができ
る。
【００６８】以上、タングステンプラグ形成工程を例に
挙げて本発明の実施の形態を説明したが、銅配線形成工
程に本発明を適用することもできる。すなわち、銅配線
に発生したシームに残存する液体を加熱処理により蒸発
させ、その上に形成される膜の膨れを防止するのにも有
効である。
挙げて本発明の実施の形態を説明したが、銅配線形成工
程に本発明を適用することもできる。すなわち、銅配線
に発生したシームに残存する液体を加熱処理により蒸発
させ、その上に形成される膜の膨れを防止するのにも有
効である。
【００６９】また、プラグ材料として銅を用いたプロセ
スに適用することも有効である。特に銅の成膜をメッキ
法により行った場合、シーム中にメッキ液が残存するこ
とがあり、この液の除去に本発明のプロセスを適用する
ことも有効となる。
スに適用することも有効である。特に銅の成膜をメッキ
法により行った場合、シーム中にメッキ液が残存するこ
とがあり、この液の除去に本発明のプロセスを適用する
ことも有効となる。
【００７０】
【実施例】実施例１〜３ 第三の実施の形態で述べたプロセスにしたがって図２０
に示す２層配線構造を作製し、信頼性試験を行った。こ
の２層配線構造は、ビアチェーンとよばれるものであ
り、銅膜１６からなる下層銅配線が１５０００本平行に
設けられ、これらと直交して、銅膜１６からなる上層銅
配線が１５０００本平行に設けられている。これらの配
線間はタングステン膜９からなる３万個のビアプラグに
より接続されている。図中、半導体基板および層間絶縁
膜は省略している。このビアチェーンの端部２点に所定
の電圧を印加すると、図中矢線で示す方向に電流が流れ
る。これにより、１５０００本の下層配線、１５０００
本の上層配線および３万個のビアプラグを経由する電気
抵抗が測定される。
に示す２層配線構造を作製し、信頼性試験を行った。こ
の２層配線構造は、ビアチェーンとよばれるものであ
り、銅膜１６からなる下層銅配線が１５０００本平行に
設けられ、これらと直交して、銅膜１６からなる上層銅
配線が１５０００本平行に設けられている。これらの配
線間はタングステン膜９からなる３万個のビアプラグに
より接続されている。図中、半導体基板および層間絶縁
膜は省略している。このビアチェーンの端部２点に所定
の電圧を印加すると、図中矢線で示す方向に電流が流れ
る。これにより、１５０００本の下層配線、１５０００
本の上層配線および３万個のビアプラグを経由する電気
抵抗が測定される。
【００７１】ビアの内径は、 実施例１ ０．２２μｍ 実施例２ ０．２４μｍ 実施例３ ０．２８μｍ とした。各実施例において、複数の配線およびビアプラ
グの寸法は同一とした。
グの寸法は同一とした。
【００７２】以下、図２０に示す２層配線構造の作製手
順について説明する。
順について説明する。
【００７３】まず、図５〜図６に示すように、半導体基
板上にシリコン酸化膜１、シリコン酸窒化膜２、ＨＳＱ
膜３３、銅膜５を成膜してダマシン銅配線を形成後、こ
の銅配線と接続するように、シリコン窒化膜６およびシ
リコン酸化膜７中のビアホールにタングステン膜９を形
成した。銅膜５はメッキ法により成膜し、配線幅０．３
μｍ、配線厚み３５０ｎｍとした。ＨＳＱ膜３３はＭＨ
ＳＱ溶液を回転塗布することにより成膜した。ＭＨＳＱ
成膜は室温（約２５℃）にて行い、塗布時のウェーハ回
転数は１５００rpm（１段階塗布）とし、キュアは、８
０℃、１００℃、１２０℃の３段階ステップキュアとし
た。
板上にシリコン酸化膜１、シリコン酸窒化膜２、ＨＳＱ
膜３３、銅膜５を成膜してダマシン銅配線を形成後、こ
の銅配線と接続するように、シリコン窒化膜６およびシ
リコン酸化膜７中のビアホールにタングステン膜９を形
成した。銅膜５はメッキ法により成膜し、配線幅０．３
μｍ、配線厚み３５０ｎｍとした。ＨＳＱ膜３３はＭＨ
ＳＱ溶液を回転塗布することにより成膜した。ＭＨＳＱ
成膜は室温（約２５℃）にて行い、塗布時のウェーハ回
転数は１５００rpm（１段階塗布）とし、キュアは、８
０℃、１００℃、１２０℃の３段階ステップキュアとし
た。
【００７４】ビアプラグを埋め込むタングステンの成膜
条件は以下のようにした。
条件は以下のようにした。
【００７５】（成長核形成工程） ＷＦ6流量 ：３００sccm ＳｉＨ4流量 ：１００sccm Ａｒ流量 ：１０００sccm 基板温度 ：４００℃ チャンバ圧力 ：３００mtorr この条件にて約５０ｎｍのタングステン膜を成長させた
後、いったんガスの供給を止め、成長核形成工程を終了
した。
後、いったんガスの供給を止め、成長核形成工程を終了
した。
【００７６】（バルクタングステン成膜工程）引き続い
て、ＷＦ6とＨ2を成膜チャンバに供給して、バルクの高
密度ＣＶＤタングステンを成長させ、ホール内部を埋め
込む。この反応は、核成長工程よりも膜の成膜速度が速
いＨ2還元条件で行った。この時の成膜条件を以下に示
す。
て、ＷＦ6とＨ2を成膜チャンバに供給して、バルクの高
密度ＣＶＤタングステンを成長させ、ホール内部を埋め
込む。この反応は、核成長工程よりも膜の成膜速度が速
いＨ2還元条件で行った。この時の成膜条件を以下に示
す。
【００７７】 ＷＦ6流量 ：１００sccm Ｈ2流量 ：６００sccm Ａｒ流量 ：１０００sccm 基板温度 ：４５０℃ チャンバ圧力 ：９０torr ＣＭＰ処理後、ＣＭＰ処理液１１を蒸発させるため、加
熱処理を行った（図７）。加熱処理条件は以下のように
した。 処理温度：４００℃ 処理時間：１０分間 処理雰囲気：不活性ガス（アルゴン、窒素等）中 大気
圧下 図６（ｂ）の後、回転塗布法により、タングステン膜９
上に直接ＨＳＱ膜３３を形成した（図１０（ａ））。Ｈ
ＳＱ膜３３の成膜は回転塗布法により行った。回転塗布
条件を以下に示す。 塗布温度：室温（約２５℃） 塗布材料：ＭＨＳＱ溶液 塗布時のウェーハ回転数：１５０ｒｐｍ １５００
ｒｐｍ（２段階塗布） 加熱処理条件：８０℃、１００℃、１２０℃の３段階ス
テップキュア その後、レジスト膜１０を形成した後、これをマスクと
してＭＨＳＱ膜１７をドライエッチングして配線溝を形
成し（図１０（ｂ）、（ｃ））、レジスト膜１０を除去
するため、アッシング処理およびフッ化アンモニウム系
剥離液を用いた剥離処理を行った（図１１（ａ））。そ
の後、銅膜１６を成膜してＣＭＰを行い、下層および上
層の銅配線をタングステンプラグにより接続した配線構
造を形成した（図１１（ｂ））。
熱処理を行った（図７）。加熱処理条件は以下のように
した。 処理温度：４００℃ 処理時間：１０分間 処理雰囲気：不活性ガス（アルゴン、窒素等）中 大気
圧下 図６（ｂ）の後、回転塗布法により、タングステン膜９
上に直接ＨＳＱ膜３３を形成した（図１０（ａ））。Ｈ
ＳＱ膜３３の成膜は回転塗布法により行った。回転塗布
条件を以下に示す。 塗布温度：室温（約２５℃） 塗布材料：ＭＨＳＱ溶液 塗布時のウェーハ回転数：１５０ｒｐｍ １５００
ｒｐｍ（２段階塗布） 加熱処理条件：８０℃、１００℃、１２０℃の３段階ス
テップキュア その後、レジスト膜１０を形成した後、これをマスクと
してＭＨＳＱ膜１７をドライエッチングして配線溝を形
成し（図１０（ｂ）、（ｃ））、レジスト膜１０を除去
するため、アッシング処理およびフッ化アンモニウム系
剥離液を用いた剥離処理を行った（図１１（ａ））。そ
の後、銅膜１６を成膜してＣＭＰを行い、下層および上
層の銅配線をタングステンプラグにより接続した配線構
造を形成した（図１１（ｂ））。
【００７８】以上の手順にしたがい、実施例１〜３の配
線構造を設けたチップをそれぞれ複数作製し、チェーン
抵抗を測定した。結果を図２１に示す。図中、横軸はビ
ア１個当たりに換算した配線抵抗を示し、縦軸は累積確
率を示す。本実施例により得られた配線構造は、いずれ
も低い抵抗を示した。
線構造を設けたチップをそれぞれ複数作製し、チェーン
抵抗を測定した。結果を図２１に示す。図中、横軸はビ
ア１個当たりに換算した配線抵抗を示し、縦軸は累積確
率を示す。本実施例により得られた配線構造は、いずれ
も低い抵抗を示した。
【００７９】比較例１〜３ 従来技術の項で説明した第二の従来技術に係るプロセス
（図１７〜１９）にしたがって図２０に示す２層配線構
造を作製し、信頼性試験を行った。実施例１〜３とは、
シームの乾燥工程を行わない点、タングステンプラグ上
にシリコン酸窒化膜３５を設けている点で相違する。こ
の点以外は、実施例１〜３と同様のプロセスとした。
（図１７〜１９）にしたがって図２０に示す２層配線構
造を作製し、信頼性試験を行った。実施例１〜３とは、
シームの乾燥工程を行わない点、タングステンプラグ上
にシリコン酸窒化膜３５を設けている点で相違する。こ
の点以外は、実施例１〜３と同様のプロセスとした。
【００８０】ビアの内径は、実施例と対応するように、 比較例１ ０．２２μｍ 比較例２ ０．２４μｍ 比較例３ ０．２８μｍ とした。各比較例において、複数の配線およびビアプラ
グの寸法は同一とした。作製した比較例１〜３の配線構
造について、抵抗値を測定した結果を図２２に示す。い
ずれも高い配線抵抗を示した。
グの寸法は同一とした。作製した比較例１〜３の配線構
造について、抵抗値を測定した結果を図２２に示す。い
ずれも高い配線抵抗を示した。
【００８１】各比較例の構造を断面観察したところ下層
配線の一部が溶解して変質していた。このことから、配
線抵抗の上昇は、タングステン膜９中に生じた空孔に侵
入した剥離液により下層配線が腐食したことによるもの
と考えられる。実施例１〜３ではこのような変質は認め
られず、シームに埋め込まれたＨＳＱ膜により剥離液の
侵入が抑えられていることが確認された。
配線の一部が溶解して変質していた。このことから、配
線抵抗の上昇は、タングステン膜９中に生じた空孔に侵
入した剥離液により下層配線が腐食したことによるもの
と考えられる。実施例１〜３ではこのような変質は認め
られず、シームに埋め込まれたＨＳＱ膜により剥離液の
侵入が抑えられていることが確認された。
【００８２】
【発明の効果】以上説明したように本発明によれば、層
間接続プラグやダマシン配線等の導電膜に生じた空孔の
内部を乾燥させた後、その上に他の膜を形成しているた
め、膜膨れ、膜剥がれを防止し、高品質の半導体装置を
歩留まり良く製造することができる。
間接続プラグやダマシン配線等の導電膜に生じた空孔の
内部を乾燥させた後、その上に他の膜を形成しているた
め、膜膨れ、膜剥がれを防止し、高品質の半導体装置を
歩留まり良く製造することができる。
【００８３】また本発明によれば、導電膜に生じた空孔
に絶縁材料を埋め込んでいるため、強力な剥離作用を有
する剥離液を用いても下層配線に損傷を与えることがな
く、配線抵抗の上昇等を防止しつつエッチングデポ物等
を効果的に除去することができる。
に絶縁材料を埋め込んでいるため、強力な剥離作用を有
する剥離液を用いても下層配線に損傷を与えることがな
く、配線抵抗の上昇等を防止しつつエッチングデポ物等
を効果的に除去することができる。
【図１】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図２】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図３】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図４】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図５】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図６】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図７】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図８】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図９】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図１０】本発明に係る半導体装置の製造方法の一例を
示す図である。
示す図である。
【図１１】本発明に係る半導体装置の製造方法の一例を
示す図である。
示す図である。
【図１２】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図１３】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図１４】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図１５】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図１６】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図１７】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図１８】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図１９】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図２０】実施例および比較例で評価に用いた２層配線
構造の概略図である。
構造の概略図である。
【図２１】実施例におけるチェーン抵抗測定結果を示す
図である。
図である。
【図２２】比較例におけるチェーン抵抗測定結果を示す
図である。
図である。
１ シリコン酸化膜 ２ シリコン酸窒化膜 ３ シリコン酸化膜 ５ 銅膜 ６ シリコン窒化膜 ７ シリコン酸化膜 ８ レジスト膜 ９ タングステン膜 １０ レジスト膜 １１ ＣＭＰ処理液 １２ シリコン酸化膜 １４ レジスト膜 １５ 剥離液 １６ 銅膜 １７ ＭＨＳＱ膜 ２０ 金属腐食領域 ３０ レジスト膜 ３３ ＨＳＱ膜 ３５ シリコン酸窒化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松原 義久 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 井口 学 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F033 HH11 JJ18 JJ19 JJ33 KK11 MM01 MM12 MM13 PP03 PP04 PP09 PP15 PP16 PP33 QQ09 QQ11 QQ21 QQ37 QQ48 QQ73 QQ85 RR04 RR06 RR08 RR09 SS04 SS15 SS22 TT02 XX09 XX12 XX24
Claims (11)
- 【請求項１】 半導体基板上に層間絶縁膜を形成した
後、該層間絶縁膜中に凹部を形成する工程と、該凹部を
埋め込むように全面に導電材料を堆積した後、凹部以外
の領域に堆積した導電材料を除去し、前記凹部内に第一
の導電膜を埋設する工程と、加熱処理を行い、第一の導
電膜中に生じた空孔の内部を乾燥させる工程と、第一の
導電膜の上面と接続する第二の導電膜を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に設けた絶縁膜上に下層配
線を形成した後、全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に前記下層配線に到達する接続孔を設
け、全面に金属膜を形成した後、前記層間絶縁膜の表面
が露出するまで前記金属膜を除去して前記接続孔内に配
線プラグを形成する工程と、加熱処理を行い前記配線プ
ラグ内に生じた空孔の内部を乾燥させる工程と、前記配
線プラグに接続するように上層配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
であって、前記下層配線および上層配線が銅または銅合
金からなり、前記配線プラグがタングステンからなるこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に第一の導電膜を形成し、
その上に層間絶縁膜を形成した後、該層間絶縁膜中に第
一の凹部を形成する工程と、第一の凹部を埋め込むよう
に全面に導電材料を堆積した後、凹部以外の領域に堆積
した導電材料を除去し、凹部内に第二の導電膜を埋設す
る工程と、回転塗布法を用い、第二の導電膜内に生じた
空孔および第二の導電膜の上部に絶縁材料を塗布した
後、乾燥し、絶縁膜を形成する工程と、該絶縁膜をエッ
チングし、底部に第二の導電膜の露出した第二の凹部を
形成した後、第二の凹部を埋め込むように第三の導電膜
を形成する工程と、を含むことを特徴とする半導体装置
の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、第二の導電膜を埋設した後、回転塗布法を用
いて前記絶縁膜を形成する前に、前記空孔の内部を加熱
処理により乾燥させることを特徴とする半導体装置の製
造方法。 - 【請求項６】 半導体基板上に設けた絶縁膜上に下層配
線を形成した後、全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に前記下層配線に到達する接続孔を設
け、全面に金属膜を形成した後、前記層間絶縁膜の表面
が露出するまで前記金属膜を除去して前記接続孔内に配
線プラグを形成する工程と、回転塗布法を用い、前記配
線プラグに生じた空孔および前記配線プラグの上部に絶
縁材料を塗布した後、乾燥し、絶縁膜を形成する工程
と、該絶縁膜をエッチングし、底部に前記配線プラグの
露出した配線溝を形成した後、該配線溝を埋め込むよう
に上層配線を形成する工程と、を含むことを特徴とする
半導体装置の製造方法。 - 【請求項７】 請求項６に記載の半導体装置の製造方法
において、前記配線プラグを形成した後、回転塗布法を
用いて前記絶縁膜を形成する前に、前記空孔の内部を加
熱処理により乾燥させることを特徴とする半導体装置の
製造方法。 - 【請求項８】 請求項６または７に記載の半導体装置の
製造方法であって、前記下層配線および上層配線が銅ま
たは銅合金からなり、前記配線プラグがタングステンか
らなることを特徴とする半導体装置の製造方法。 - 【請求項９】 半導体基板上に、第一の導電膜と、第一
の導電膜の上面に接して形成された第二の導電膜とを備
えた半導体装置であって、第一の導電膜中の空孔部に絶
縁材料が埋め込まれたことを特徴とする半導体装置。 - 【請求項１０】 半導体基板上に形成された下層配線
と、その上部に形成された上層配線と、これらを接続す
る配線プラグとを備える半導体装置であって、前記配線
プラグ中の空孔部に絶縁材料が埋め込まれたことを特徴
とする半導体装置。 - 【請求項１１】 請求項９または１０に記載の半導体装
置であって、前記絶縁材料が回転塗布絶縁材料であるこ
とを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000178684A JP2001358211A (ja) | 2000-06-14 | 2000-06-14 | 半導体装置およびその製造方法 |
| US09/879,779 US20020168812A1 (en) | 2000-06-14 | 2001-06-12 | Semiconductor device with multilayer wiring structure of laminated damascene wiring and fabrication method thereof |
| EP01114349A EP1170791A3 (en) | 2000-06-14 | 2001-06-13 | Semiconductor device with multilayer wiring structure of laminated damascene wiring and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000178684A JP2001358211A (ja) | 2000-06-14 | 2000-06-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001358211A true JP2001358211A (ja) | 2001-12-26 |
Family
ID=18680079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000178684A Pending JP2001358211A (ja) | 2000-06-14 | 2000-06-14 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020168812A1 (ja) |
| EP (1) | EP1170791A3 (ja) |
| JP (1) | JP2001358211A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100466191B1 (ko) * | 2002-07-16 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
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| KR20210013248A (ko) * | 2018-10-04 | 2021-02-03 | (주)알엔알랩 | 반도체 디바이스 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6927082B1 (en) * | 2004-03-10 | 2005-08-09 | Intel Corporation | Method of evaluating the quality of a contact plug fill |
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| KR102365114B1 (ko) | 2015-08-28 | 2022-02-21 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US11158539B2 (en) * | 2019-10-01 | 2021-10-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and structure for barrier-less plug |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804249A (en) * | 1997-02-07 | 1998-09-08 | Lsi Logic Corporation | Multistep tungsten CVD process with amorphization step |
| JP3111924B2 (ja) * | 1997-04-11 | 2000-11-27 | 日本電気株式会社 | 半導体装置の製造方法 |
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2000
- 2000-06-14 JP JP2000178684A patent/JP2001358211A/ja active Pending
-
2001
- 2001-06-12 US US09/879,779 patent/US20020168812A1/en not_active Abandoned
- 2001-06-13 EP EP01114349A patent/EP1170791A3/en not_active Withdrawn
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| KR102208545B1 (ko) | 2018-10-04 | 2021-01-28 | (주)알엔알랩 | 반도체 디바이스 제조 방법 |
| KR20210013248A (ko) * | 2018-10-04 | 2021-02-03 | (주)알엔알랩 | 반도체 디바이스 제조 방법 |
| KR102262292B1 (ko) | 2018-10-04 | 2021-06-08 | (주)알엔알랩 | 반도체 디바이스 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1170791A3 (en) | 2002-02-27 |
| US20020168812A1 (en) | 2002-11-14 |
| EP1170791A2 (en) | 2002-01-09 |
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