JP2001358211A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】シーム等の空孔に薬液が残存した場合の膜膨
れ、膜剥がれを防止し、高品質の半導体装置を歩留まり
良く製造できる技術を提供すること。 【解決手段】タングステン膜9中のシーム内に侵入した
剥離液を加熱処理により蒸発させ、次いでその上に銅膜
6からなる配線を形成する。
れ、膜剥がれを防止し、高品質の半導体装置を歩留まり
良く製造できる技術を提供すること。 【解決手段】タングステン膜9中のシーム内に侵入した
剥離液を加熱処理により蒸発させ、次いでその上に銅膜
6からなる配線を形成する。
Description
【0001】
【発明の属する技術分野】本発明は、ダマシン配線が積
層されてなる多層配線構造を備えた半導体装置およびそ
の製造方法に関するものである。
層されてなる多層配線構造を備えた半導体装置およびそ
の製造方法に関するものである。
【0002】
【従来の技術】近年、半導体装置の集積化、高速化の要
請に対応し、多層配線構造を備えた半導体素子が広く利
用されるようになってきている。このような素子では、
配線材料として銅を用いる動きがあり、各銅配線をコン
タクトホール、ビアホールにより接続した構成が採用さ
れる。
請に対応し、多層配線構造を備えた半導体素子が広く利
用されるようになってきている。このような素子では、
配線材料として銅を用いる動きがあり、各銅配線をコン
タクトホール、ビアホールにより接続した構成が採用さ
れる。
【0003】このコンタクトールやビアホールの埋め込
み材料としては、タングステンや銅等が用いられる。こ
れらの導電材料をCVD法やめっき法等により成膜され
た後、化学的機械的研磨(Chemical Mechanical Polish
ing ;CMP)等により平坦化することによりホール内に
導電膜を埋設し、ビアプラグを形成する。
み材料としては、タングステンや銅等が用いられる。こ
れらの導電材料をCVD法やめっき法等により成膜され
た後、化学的機械的研磨(Chemical Mechanical Polish
ing ;CMP)等により平坦化することによりホール内に
導電膜を埋設し、ビアプラグを形成する。
【0004】ところが、上記のようなプロセスを経てビ
アプラグを形成する場合、プラグの中心線に沿ってシー
ムと呼ばれる空孔が発生し、これが原因となってプロセ
ス上、種々の問題が発生する。以下、この点について従
来法によるタングステンプラグの製造方法を例に挙げて
説明する。
アプラグを形成する場合、プラグの中心線に沿ってシー
ムと呼ばれる空孔が発生し、これが原因となってプロセ
ス上、種々の問題が発生する。以下、この点について従
来法によるタングステンプラグの製造方法を例に挙げて
説明する。
【0005】まず第一の従来技術について、図12〜1
6を参照して説明する。
6を参照して説明する。
【0006】まず図12(a)のようにダマシン銅配線
を形成する。具体的には、トランジスタ等の形成された
半導体基板(不図示)上に、プラズマCVD法等により
シリコン酸化膜1、シリコン酸窒化膜2、シリコン酸化
膜3を形成した後、公知のダマシン法によりシリコン酸
化膜3中に銅膜5を埋設し、銅配線を形成する。次いで
その上にプラズマCVD法等によりシリコン窒化膜6、
シリコン酸化膜7を形成する。
を形成する。具体的には、トランジスタ等の形成された
半導体基板(不図示)上に、プラズマCVD法等により
シリコン酸化膜1、シリコン酸窒化膜2、シリコン酸化
膜3を形成した後、公知のダマシン法によりシリコン酸
化膜3中に銅膜5を埋設し、銅配線を形成する。次いで
その上にプラズマCVD法等によりシリコン窒化膜6、
シリコン酸化膜7を形成する。
【0007】次に、シリコン酸化膜7上に所定の開口部
を有するレジスト膜8を設け、これをマスクとしてシリ
コン酸化膜7をドライエッチングし、シリコン窒化膜6
に達するビアホールを形成する(図12(b))。つづ
いてレジスト膜8を除去するため酸素プラズマアッシン
グを行った後、レジスト剥離液によりシリコン酸化膜7
表面やホール内壁に付着するレジスト残渣を除去する
(図12(c))。つづいてシリコン窒化膜6をドライ
エッチングして銅膜5表面を露出させた後、レジスト剥
離液によりレジスト残渣を除去する(図12(d))。
を有するレジスト膜8を設け、これをマスクとしてシリ
コン酸化膜7をドライエッチングし、シリコン窒化膜6
に達するビアホールを形成する(図12(b))。つづ
いてレジスト膜8を除去するため酸素プラズマアッシン
グを行った後、レジスト剥離液によりシリコン酸化膜7
表面やホール内壁に付着するレジスト残渣を除去する
(図12(c))。つづいてシリコン窒化膜6をドライ
エッチングして銅膜5表面を露出させた後、レジスト剥
離液によりレジスト残渣を除去する(図12(d))。
【0008】その後、シリコン酸化膜7全面に密着膜
(不図示)を形成した後、その上にCVD法を用いてタ
ングステン膜9を成膜する(図13(a))。成膜終了
後、CMPによる平坦化を行い、ビアホール内にタング
ステン膜9を形成する(図13(b))。このとき、タ
ングステン膜9中にシームが発生する。以下、シームの
発生機構について簡単に説明する。
(不図示)を形成した後、その上にCVD法を用いてタ
ングステン膜9を成膜する(図13(a))。成膜終了
後、CMPによる平坦化を行い、ビアホール内にタング
ステン膜9を形成する(図13(b))。このとき、タ
ングステン膜9中にシームが発生する。以下、シームの
発生機構について簡単に説明する。
【0009】図13(a)のタングステンを成長させる
工程では、成膜の初期段階においては、ビアホール内壁
に付着したタングステン膜の膜厚が薄いため、ホール内
部に原料ガスが供給されやすく、順調に成膜が進行す
る。しかし、タングステン膜9がホール内壁に厚く堆積
すると、ホールに残された空間が徐々に狭くなってい
き、原料ガスがホール内部に供給され難くなる。このた
め、ホール内部におけるタングステン膜9の成長速度
は、ホール内部に残された空間が狭くなるとともに遅く
なり、埋め込みの最終段階では成長速度は殆ど0に近く
なると考えられる。このため、タングステン膜9にシー
ムと呼ばれる空孔が発生するのである。シームは上記の
ような機構で発生することから、アスペクト比の高いプ
ラグ形成時に特に顕著に発生する。
工程では、成膜の初期段階においては、ビアホール内壁
に付着したタングステン膜の膜厚が薄いため、ホール内
部に原料ガスが供給されやすく、順調に成膜が進行す
る。しかし、タングステン膜9がホール内壁に厚く堆積
すると、ホールに残された空間が徐々に狭くなってい
き、原料ガスがホール内部に供給され難くなる。このた
め、ホール内部におけるタングステン膜9の成長速度
は、ホール内部に残された空間が狭くなるとともに遅く
なり、埋め込みの最終段階では成長速度は殆ど0に近く
なると考えられる。このため、タングステン膜9にシー
ムと呼ばれる空孔が発生するのである。シームは上記の
ような機構で発生することから、アスペクト比の高いプ
ラグ形成時に特に顕著に発生する。
【0010】タングステン膜9のCMP、洗浄後、この
上にCVD法によりシリコン酸化膜12を形成し(図1
4(a))、所定の開口部を有するレジスト膜14を設
け(図14(b))、これをマスクとしてシリコン酸化
膜12中に配線溝を形成する(図14(c))。
上にCVD法によりシリコン酸化膜12を形成し(図1
4(a))、所定の開口部を有するレジスト膜14を設
け(図14(b))、これをマスクとしてシリコン酸化
膜12中に配線溝を形成する(図14(c))。
【0011】次いで酸素プラズマアッシングおよび剥離
液によるレジスト剥離処理を行い、レジスト膜14およ
びエッチング残渣を除去する。このとき図15(a)に
示すように、タングステン膜のシームに剥離液15が侵
入する。
液によるレジスト剥離処理を行い、レジスト膜14およ
びエッチング残渣を除去する。このとき図15(a)に
示すように、タングステン膜のシームに剥離液15が侵
入する。
【0012】その後、全面に銅膜16を成膜するが(図
15(b))、成膜中、またはその後のアニール工程
で、剥離液15が気化して体積膨張し、銅膜16の膨れ
が発生する(図15(c))。このため、その後にCM
Pによる平坦化を行うと、図16のように配線溝から銅
膜16が剥離する等、配線構造が損傷を受け、配線抵抗
が上昇する等の問題が生じる。
15(b))、成膜中、またはその後のアニール工程
で、剥離液15が気化して体積膨張し、銅膜16の膨れ
が発生する(図15(c))。このため、その後にCM
Pによる平坦化を行うと、図16のように配線溝から銅
膜16が剥離する等、配線構造が損傷を受け、配線抵抗
が上昇する等の問題が生じる。
【0013】シームに残存する液体は、上記のような膜
の膨れや剥離以外にも種々の問題を引き起こす原因とな
る。この点について他の従来技術を例に挙げて説明す
る。
の膨れや剥離以外にも種々の問題を引き起こす原因とな
る。この点について他の従来技術を例に挙げて説明す
る。
【0014】図17〜図19は、第二の従来技術に係る
プラグ形成工程を示すものである。まず図17(a)の
ように、銅配線間にタングステンプラグが設けられた配
線構造を形成する。具体的には、プラズマCVD法等に
よりシリコン酸化膜1、シリコン酸窒化膜2を形成した
後、回転塗布法によりHSQ(Hydrogen Silisesquioxa
ne:ハイドロジェンシルセスキオキサン)膜33を成膜
し、その後、公知のダマシン法によりHSQ膜33中に
銅膜5を埋め込んで銅配線を形成する。次いでその上に
プラズマCVD法等によりシリコン窒化膜6、シリコン
酸化膜7を形成し、第一の従来技術と同様の手順により
タングステン膜9からなるビアプラグを形成する。次い
でその上にシリコン酸窒化膜35、HSQ膜33を成膜
し、さらにその上に所定の開口部を有するレジスト膜3
0を設ける。以上の工程を経た状態を図17(a)に示
す。
プラグ形成工程を示すものである。まず図17(a)の
ように、銅配線間にタングステンプラグが設けられた配
線構造を形成する。具体的には、プラズマCVD法等に
よりシリコン酸化膜1、シリコン酸窒化膜2を形成した
後、回転塗布法によりHSQ(Hydrogen Silisesquioxa
ne:ハイドロジェンシルセスキオキサン)膜33を成膜
し、その後、公知のダマシン法によりHSQ膜33中に
銅膜5を埋め込んで銅配線を形成する。次いでその上に
プラズマCVD法等によりシリコン窒化膜6、シリコン
酸化膜7を形成し、第一の従来技術と同様の手順により
タングステン膜9からなるビアプラグを形成する。次い
でその上にシリコン酸窒化膜35、HSQ膜33を成膜
し、さらにその上に所定の開口部を有するレジスト膜3
0を設ける。以上の工程を経た状態を図17(a)に示
す。
【0015】つづいてドライエッチングによりHSQ膜
33、シリコン酸窒化膜35を開口し、タングステン膜
9を露出させた後(図17(b))、アッシングおよび
レジスト剥離液を用いた剥離処理を行い、レジスト膜3
0を除去する。ここで、剥離液としては、剥離作用の強
力なフッ化アンモニウム系液等を用いる。剥離液の選択
は、プロセス条件、たとえばアッシング条件や配線溝エ
ッチングにおける被エッチング対象、エッチングガス等
に応じて適宜選択される。導電膜の損傷防止を重視する
場合は、第一の従来技術のように腐食性の低い、防食剤
含有アミン系剥離液等を用いるが、レジスト残渣を完全
に除去し、また、エッチングにより配線溝内やレジスト
側壁に生じた堆積物(エッチングデポ物)を効率よく除
去することを重視する場合は、剥離作用の強力な剥離
液、たとえばフッ化アンモニウム系液等を用いることと
なる。第二の従来技術においては、後者の観点からフッ
化アンモニウム系剥離液を用いている。
33、シリコン酸窒化膜35を開口し、タングステン膜
9を露出させた後(図17(b))、アッシングおよび
レジスト剥離液を用いた剥離処理を行い、レジスト膜3
0を除去する。ここで、剥離液としては、剥離作用の強
力なフッ化アンモニウム系液等を用いる。剥離液の選択
は、プロセス条件、たとえばアッシング条件や配線溝エ
ッチングにおける被エッチング対象、エッチングガス等
に応じて適宜選択される。導電膜の損傷防止を重視する
場合は、第一の従来技術のように腐食性の低い、防食剤
含有アミン系剥離液等を用いるが、レジスト残渣を完全
に除去し、また、エッチングにより配線溝内やレジスト
側壁に生じた堆積物(エッチングデポ物)を効率よく除
去することを重視する場合は、剥離作用の強力な剥離
液、たとえばフッ化アンモニウム系液等を用いることと
なる。第二の従来技術においては、後者の観点からフッ
化アンモニウム系剥離液を用いている。
【0016】ところが、このような強力な剥離液を使用
した場合、銅に対する腐食性も強力であるため、剥離液
がシーム中に侵入して銅膜5に腐食部を生じさせること
となる(図17(c))。図18は、その後、銅膜16
を形成して上部銅配線を完成させた状態を示すが、この
ような配線構造では、金属腐食領域20によりコンタク
ト抵抗および配線抵抗が上昇し、素子特性が大幅に低下
する。金属腐食領域20の発生を抑えるためには前述の
ように金属に対する腐食性の低い剥離液を用いれば良い
が、プロセスによっては、エッチングデポ物等を除去す
るために強力な剥離液を使用せざるを得ない場合があ
る。このような場合、上記腐食の問題を避ける有効な手
段は見出されていなかった。
した場合、銅に対する腐食性も強力であるため、剥離液
がシーム中に侵入して銅膜5に腐食部を生じさせること
となる(図17(c))。図18は、その後、銅膜16
を形成して上部銅配線を完成させた状態を示すが、この
ような配線構造では、金属腐食領域20によりコンタク
ト抵抗および配線抵抗が上昇し、素子特性が大幅に低下
する。金属腐食領域20の発生を抑えるためには前述の
ように金属に対する腐食性の低い剥離液を用いれば良い
が、プロセスによっては、エッチングデポ物等を除去す
るために強力な剥離液を使用せざるを得ない場合があ
る。このような場合、上記腐食の問題を避ける有効な手
段は見出されていなかった。
【0017】また、上記第二の従来技術においては、タ
ングステン膜9に発生したシーム中にCMP処理液11
が残存し(図19(a))、この結果、シリコン酸窒化
膜35、HSQ膜33の成膜後、HSQ膜33の焼き締
めを行う工程で、図19(b)のように膜膨れが生じる
場合がある。シリコン酸窒化膜35を成膜する際にシー
ム中のCMP処理液11が気化して除去できる場合もあ
るが、ウェーハ上に形成されたすべてのビアプラグにつ
いて残存液を除去することは困難である。特に成膜条件
等によっては、残存液が抜けきらないうちにシリコン酸
窒化膜35が成膜され、上記の問題が顕著となることが
ある。
ングステン膜9に発生したシーム中にCMP処理液11
が残存し(図19(a))、この結果、シリコン酸窒化
膜35、HSQ膜33の成膜後、HSQ膜33の焼き締
めを行う工程で、図19(b)のように膜膨れが生じる
場合がある。シリコン酸窒化膜35を成膜する際にシー
ム中のCMP処理液11が気化して除去できる場合もあ
るが、ウェーハ上に形成されたすべてのビアプラグにつ
いて残存液を除去することは困難である。特に成膜条件
等によっては、残存液が抜けきらないうちにシリコン酸
窒化膜35が成膜され、上記の問題が顕著となることが
ある。
【0018】
【発明が解決しようとする課題】以上説明したように、
タングステンプラグ中にシームが発生すると、シーム内
にその後の工程で使用される種々の液体が混入し、この
液体がその後の工程で膨張することによって膜膨れや膜
剥がれ等を起こすことがあった。また、シーム内に残存
した液体により下層配線が腐食する等といった問題があ
った。
タングステンプラグ中にシームが発生すると、シーム内
にその後の工程で使用される種々の液体が混入し、この
液体がその後の工程で膨張することによって膜膨れや膜
剥がれ等を起こすことがあった。また、シーム内に残存
した液体により下層配線が腐食する等といった問題があ
った。
【0019】シームの発生を抑制する検討は種々行われ
ているが(たとえば特開平9−326436号公報)、
シームの発生を完全に抑えることは困難である。特にウ
ェーハ上に形成される複数のビアホールのすべてについ
てシームの発生を抑えることはきわめて困難である。
ているが(たとえば特開平9−326436号公報)、
シームの発生を完全に抑えることは困難である。特にウ
ェーハ上に形成される複数のビアホールのすべてについ
てシームの発生を抑えることはきわめて困難である。
【0020】さらに、シームが発生する以前にビアホー
ル内部で導電膜の成膜不良が発生することもある。たと
えば内径0.2μm以下のビアホール内にCVD−タン
グステン膜を埋め込むプロセスの場合、ホール上部でタ
ングステンがオーバーハング形状に堆積してホール内部
にボイド状の空孔が生じることがある。このような場合
にも、シームが発生した場合と同様、膜膨れや膜剥が
れ、配線の腐食の問題が生じ得る。
ル内部で導電膜の成膜不良が発生することもある。たと
えば内径0.2μm以下のビアホール内にCVD−タン
グステン膜を埋め込むプロセスの場合、ホール上部でタ
ングステンがオーバーハング形状に堆積してホール内部
にボイド状の空孔が生じることがある。このような場合
にも、シームが発生した場合と同様、膜膨れや膜剥が
れ、配線の腐食の問題が生じ得る。
【0021】以上のことから、高い信頼性の配線構造を
得るためには、シームやボイド等の空孔の発生を抑制技
術だけでなく、空孔が発生しても配線構造の品質に悪影
響を与えないプロセスの開発が重要となる。
得るためには、シームやボイド等の空孔の発生を抑制技
術だけでなく、空孔が発生しても配線構造の品質に悪影
響を与えないプロセスの開発が重要となる。
【0022】本発明はこのようなプロセスを提供するも
のであり、空孔にCMP研磨液やリンス液、あるいは、
レジスト剥離液が残存した場合の膜膨れ、膜剥がれを防
止し、高品質の半導体装置を歩留まり良く製造できる技
術を提供することを課題とする。
のであり、空孔にCMP研磨液やリンス液、あるいは、
レジスト剥離液が残存した場合の膜膨れ、膜剥がれを防
止し、高品質の半導体装置を歩留まり良く製造できる技
術を提供することを課題とする。
【0023】
【課題を解決するための手段】上記課題を解決する本発
明は以下の事項により特定される。
明は以下の事項により特定される。
【0024】[1]半導体基板上に層間絶縁膜を形成し
た後、該層間絶縁膜中に凹部を形成する工程と、該凹部
を埋め込むように全面に導電材料を堆積した後、凹部以
外の領域に堆積した導電材料を除去し、前記凹部内に第
一の導電膜を埋設する工程と、加熱処理を行い、第一の
導電膜中に生じた空孔の内部を乾燥させる工程と、第一
の導電膜の上面と接続する第二の導電膜を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。
た後、該層間絶縁膜中に凹部を形成する工程と、該凹部
を埋め込むように全面に導電材料を堆積した後、凹部以
外の領域に堆積した導電材料を除去し、前記凹部内に第
一の導電膜を埋設する工程と、加熱処理を行い、第一の
導電膜中に生じた空孔の内部を乾燥させる工程と、第一
の導電膜の上面と接続する第二の導電膜を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。
【0025】[2]半導体基板上に設けた絶縁膜上に下
層配線を形成した後、全面に層間絶縁膜を形成する工程
と、前記層間絶縁膜中に前記下層配線に到達する接続孔
を設け、全面に金属膜を形成した後、前記層間絶縁膜の
表面が露出するまで前記金属膜を除去して前記接続孔内
に配線プラグを形成する工程と、加熱処理を行い前記配
線プラグ内に生じた空孔の内部を乾燥させる工程と、前
記配線プラグに接続するように上層配線を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。
層配線を形成した後、全面に層間絶縁膜を形成する工程
と、前記層間絶縁膜中に前記下層配線に到達する接続孔
を設け、全面に金属膜を形成した後、前記層間絶縁膜の
表面が露出するまで前記金属膜を除去して前記接続孔内
に配線プラグを形成する工程と、加熱処理を行い前記配
線プラグ内に生じた空孔の内部を乾燥させる工程と、前
記配線プラグに接続するように上層配線を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。
【0026】[3][2]に記載の半導体装置の製造方
法であって、前記下層配線および上層配線が銅または銅
合金からなり、前記配線プラグがタングステンからなる
ことを特徴とする半導体装置の製造方法。
法であって、前記下層配線および上層配線が銅または銅
合金からなり、前記配線プラグがタングステンからなる
ことを特徴とする半導体装置の製造方法。
【0027】[4]半導体基板上に第一の導電膜を形成
し、その上に層間絶縁膜を形成した後、該層間絶縁膜中
に第一の凹部を形成する工程と、第一の凹部を埋め込む
ように全面に導電材料を堆積した後、凹部以外の領域に
堆積した導電材料を除去し、凹部内に第二の導電膜を埋
設する工程と、回転塗布法を用い、第二の導電膜内に生
じた空孔および第二の導電膜の上部に絶縁材料を塗布し
た後、乾燥し、絶縁膜を形成する工程と、該絶縁膜をエ
ッチングし、底部に第二の導電膜の露出した第二の凹部
を形成した後、第二の凹部を埋め込むように第三の導電
膜を形成する工程と、を含むことを特徴とする半導体装
置の製造方法。
し、その上に層間絶縁膜を形成した後、該層間絶縁膜中
に第一の凹部を形成する工程と、第一の凹部を埋め込む
ように全面に導電材料を堆積した後、凹部以外の領域に
堆積した導電材料を除去し、凹部内に第二の導電膜を埋
設する工程と、回転塗布法を用い、第二の導電膜内に生
じた空孔および第二の導電膜の上部に絶縁材料を塗布し
た後、乾燥し、絶縁膜を形成する工程と、該絶縁膜をエ
ッチングし、底部に第二の導電膜の露出した第二の凹部
を形成した後、第二の凹部を埋め込むように第三の導電
膜を形成する工程と、を含むことを特徴とする半導体装
置の製造方法。
【0028】[5][4]に記載の半導体装置の製造方
法において、第二の導電膜を埋設した後、回転塗布法を
用いて前記絶縁膜を形成する前に、前記空孔の内部を加
熱処理により乾燥させることを特徴とする半導体装置の
製造方法。
法において、第二の導電膜を埋設した後、回転塗布法を
用いて前記絶縁膜を形成する前に、前記空孔の内部を加
熱処理により乾燥させることを特徴とする半導体装置の
製造方法。
【0029】[6]半導体基板上に設けた絶縁膜上に下
層配線を形成した後、全面に層間絶縁膜を形成する工程
と、前記層間絶縁膜中に前記下層配線に到達する接続孔
を設け、全面に金属膜を形成した後、前記層間絶縁膜の
表面が露出するまで前記金属膜を除去して前記接続孔内
に配線プラグを形成する工程と、回転塗布法を用い、前
記配線プラグに生じた空孔および前記配線プラグの上部
に絶縁材料を塗布した後、乾燥し、絶縁膜を形成する工
程と、該絶縁膜をエッチングし、底部に前記配線プラグ
の露出した配線溝を形成した後、該配線溝を埋め込むよ
うに上層配線を形成する工程と、を含むことを特徴とす
る半導体装置の製造方法。
層配線を形成した後、全面に層間絶縁膜を形成する工程
と、前記層間絶縁膜中に前記下層配線に到達する接続孔
を設け、全面に金属膜を形成した後、前記層間絶縁膜の
表面が露出するまで前記金属膜を除去して前記接続孔内
に配線プラグを形成する工程と、回転塗布法を用い、前
記配線プラグに生じた空孔および前記配線プラグの上部
に絶縁材料を塗布した後、乾燥し、絶縁膜を形成する工
程と、該絶縁膜をエッチングし、底部に前記配線プラグ
の露出した配線溝を形成した後、該配線溝を埋め込むよ
うに上層配線を形成する工程と、を含むことを特徴とす
る半導体装置の製造方法。
【0030】[7][6]に記載の半導体装置の製造方
法において、前記配線プラグを形成した後、回転塗布法
を用いて前記絶縁膜を形成する前に、前記空孔の内部を
加熱処理により乾燥させることを特徴とする半導体装置
の製造方法。
法において、前記配線プラグを形成した後、回転塗布法
を用いて前記絶縁膜を形成する前に、前記空孔の内部を
加熱処理により乾燥させることを特徴とする半導体装置
の製造方法。
【0031】[8][6]または[7]に記載の半導体
装置の製造方法であって、前記下層配線および上層配線
が銅または銅合金からなり、前記配線プラグがタングス
テンからなることを特徴とする半導体装置の製造方法。
装置の製造方法であって、前記下層配線および上層配線
が銅または銅合金からなり、前記配線プラグがタングス
テンからなることを特徴とする半導体装置の製造方法。
【0032】[9]半導体基板上に、第一の導電膜と、
第一の導電膜の上面に接して形成された第二の導電膜と
を備えた半導体装置であって、第一の導電膜中の空孔部
に絶縁材料が埋め込まれたことを特徴とする半導体装
置。
第一の導電膜の上面に接して形成された第二の導電膜と
を備えた半導体装置であって、第一の導電膜中の空孔部
に絶縁材料が埋め込まれたことを特徴とする半導体装
置。
【0033】[10]半導体基板上に形成された下層配
線と、その上部に形成された上層配線と、これらを接続
する配線プラグとを備える半導体装置であって、前記配
線プラグ中の空孔部に絶縁材料が埋め込まれたことを特
徴とする半導体装置。
線と、その上部に形成された上層配線と、これらを接続
する配線プラグとを備える半導体装置であって、前記配
線プラグ中の空孔部に絶縁材料が埋め込まれたことを特
徴とする半導体装置。
【0034】[11][9]または[10]に記載の半
導体装置であって、前記絶縁材料が回転塗布絶縁材料で
あることを特徴とする半導体装置。
導体装置であって、前記絶縁材料が回転塗布絶縁材料で
あることを特徴とする半導体装置。
【0035】前述したように、配線間接続プラグ等を形
成する際、プラグの埋め込み部等にシームが発生しやす
く、膜膨れや膜剥がれの原因となっていた。これに対
し、上記[1]〜[3]記載の発明においては、シーム
やボイド等の空孔の内部を乾燥させる工程を行った後、
その上に他の膜を形成している。このため、空孔内の液
体、たとえばCMP処理液やレジスト剥離液が膨張して
膜膨れや膜剥がれ等を起こすことを防止できる。また、
シーム内に残存した液体により下層の導電膜が腐食する
等といった問題を防止できる。
成する際、プラグの埋め込み部等にシームが発生しやす
く、膜膨れや膜剥がれの原因となっていた。これに対
し、上記[1]〜[3]記載の発明においては、シーム
やボイド等の空孔の内部を乾燥させる工程を行った後、
その上に他の膜を形成している。このため、空孔内の液
体、たとえばCMP処理液やレジスト剥離液が膨張して
膜膨れや膜剥がれ等を起こすことを防止できる。また、
シーム内に残存した液体により下層の導電膜が腐食する
等といった問題を防止できる。
【0036】また、上記[4]〜[8]記載の発明にお
いては、空孔内に絶縁材料が埋め込まれるため、強力な
剥離作用を有する剥離液を用いても第一の導電膜や下層
配線に損傷を与えることがなく、抵抗上昇等を防止しつ
つエッチングデポ物等を効果的に除去することができ
る。なお、この発明において、絶縁材料としては、回転
塗布絶縁材料、すなわち、絶縁膜材料を含有する溶液を
回転塗布により塗布することのできる材料を用いること
が好ましい。
いては、空孔内に絶縁材料が埋め込まれるため、強力な
剥離作用を有する剥離液を用いても第一の導電膜や下層
配線に損傷を与えることがなく、抵抗上昇等を防止しつ
つエッチングデポ物等を効果的に除去することができ
る。なお、この発明において、絶縁材料としては、回転
塗布絶縁材料、すなわち、絶縁膜材料を含有する溶液を
回転塗布により塗布することのできる材料を用いること
が好ましい。
【0037】また、上記[9]〜[11]記載の発明に
おいては、上記空孔内に絶縁材料が埋め込まれているた
め、種々の工程で使用される薬液が空孔内に侵入するこ
とを防止でき、空孔発生箇所およびその下に形成された
導電膜等の損傷を確実に防ぐことができる。このため、
従来に比べ優れた信頼性および生産性を実現できる。絶
縁材料としては、回転塗布絶縁材料、すなわち、絶縁膜
材料を含有する溶液を回転塗布により塗布することので
きる材料を用いることが好ましい。
おいては、上記空孔内に絶縁材料が埋め込まれているた
め、種々の工程で使用される薬液が空孔内に侵入するこ
とを防止でき、空孔発生箇所およびその下に形成された
導電膜等の損傷を確実に防ぐことができる。このため、
従来に比べ優れた信頼性および生産性を実現できる。絶
縁材料としては、回転塗布絶縁材料、すなわち、絶縁膜
材料を含有する溶液を回転塗布により塗布することので
きる材料を用いることが好ましい。
【0038】回転塗布絶縁材料としては、たとえば、H
SQ等の無機ポリシロキサンや、MHSQ、MSQ(メ
チルシルセスキオキサン)等のオルガノポリシロキサ
ン、あるいは、ポリアリールエーテル(PAE)、ジビ
ニルシロキサン−ビス−ベンゾシクロブテン(BCB)
等の芳香族含有有機樹脂を用いることができる。これら
の材料は回転塗布可能な上、誘電率が低く、配線間のク
ロストークを有効に低減できる。
SQ等の無機ポリシロキサンや、MHSQ、MSQ(メ
チルシルセスキオキサン)等のオルガノポリシロキサ
ン、あるいは、ポリアリールエーテル(PAE)、ジビ
ニルシロキサン−ビス−ベンゾシクロブテン(BCB)
等の芳香族含有有機樹脂を用いることができる。これら
の材料は回転塗布可能な上、誘電率が低く、配線間のク
ロストークを有効に低減できる。
【0039】
【発明の実施の形態】本発明の半導体装置の製造方法
は、たとえば以下のような構成とすることができる。 (a)半導体基板上に第一の導電膜を形成し、その上に
層間絶縁膜を形成した後、該層間絶縁膜中に第一の凹部
を形成する工程と、(b)第一の凹部を埋め込むように
全面に金属材料を堆積した後、第一の凹部以外の領域に
堆積した金属材料を除去し、第一の凹部内に金属膜を埋
設する工程と、(c)前記金属膜の上に、全面に絶縁膜
を形成する工程と、(d)該絶縁膜上に開口部を有する
レジスト膜を形成する工程と、(e)該レジスト膜をマ
スクとして前記絶縁膜をエッチングし、底部に前記金属
膜の露出した第二の凹部を形成する工程と、(f)レジ
スト剥離液を用いて前記レジスト膜の除去処理を行う工
程と、(g)第二の凹部を埋め込むように第二の導電膜
を形成する工程と、を含み、工程(b)から工程(g)
の間のいずれかの段階で、前記金属膜中に生じた空孔の
内部を加熱処理により乾燥させる乾燥工程を行うことを
特徴とする半導体装置の製造方法。
は、たとえば以下のような構成とすることができる。 (a)半導体基板上に第一の導電膜を形成し、その上に
層間絶縁膜を形成した後、該層間絶縁膜中に第一の凹部
を形成する工程と、(b)第一の凹部を埋め込むように
全面に金属材料を堆積した後、第一の凹部以外の領域に
堆積した金属材料を除去し、第一の凹部内に金属膜を埋
設する工程と、(c)前記金属膜の上に、全面に絶縁膜
を形成する工程と、(d)該絶縁膜上に開口部を有する
レジスト膜を形成する工程と、(e)該レジスト膜をマ
スクとして前記絶縁膜をエッチングし、底部に前記金属
膜の露出した第二の凹部を形成する工程と、(f)レジ
スト剥離液を用いて前記レジスト膜の除去処理を行う工
程と、(g)第二の凹部を埋め込むように第二の導電膜
を形成する工程と、を含み、工程(b)から工程(g)
の間のいずれかの段階で、前記金属膜中に生じた空孔の
内部を加熱処理により乾燥させる乾燥工程を行うことを
特徴とする半導体装置の製造方法。
【0040】この製造方法において、上記乾燥工程の
後、空孔を回転塗布絶縁材料により埋め込む構成とする
こともできる。
後、空孔を回転塗布絶縁材料により埋め込む構成とする
こともできる。
【0041】工程(b)は化学的機械的研磨(Chemical
Mechanical Polishing :CMP)等により行うことがで
きる。第一、第二および第三の導電膜は、たとえば、以
下の部材に対応させることができる。 第一の導電膜:下層配線 第二の導電膜:接続プラグ 第三の導電膜:上層配線 この場合、下層配線及び上層配線は、銅や銅合金等によ
り構成し、接続プラグはタングステン等により構成す
る。
Mechanical Polishing :CMP)等により行うことがで
きる。第一、第二および第三の導電膜は、たとえば、以
下の部材に対応させることができる。 第一の導電膜:下層配線 第二の導電膜:接続プラグ 第三の導電膜:上層配線 この場合、下層配線及び上層配線は、銅や銅合金等によ
り構成し、接続プラグはタングステン等により構成す
る。
【0042】また、第一、第二および第三の導電膜を、
それぞれデュアルダマシン法で形成された配線膜とする
こともできる。
それぞれデュアルダマシン法で形成された配線膜とする
こともできる。
【0043】第一、第二および第三の導電膜の成膜方法
は特に制限がないが、良好な埋め込み性の得られる成膜
方法が好ましい。第二の導電膜に関しては、たとえばC
VD法を用いることが望ましい。
は特に制限がないが、良好な埋め込み性の得られる成膜
方法が好ましい。第二の導電膜に関しては、たとえばC
VD法を用いることが望ましい。
【0044】乾燥工程は、工程(b)の後、工程(c)
の前の段階、あるいは、工程(f)の後、工程(g)の
前の段階で行うことが望ましい。工程(b)と(c)の
間で乾燥工程を行えば、第二の導電膜の空孔内部に残存
する、工程(b)で使用した液体(CMP研磨液やリン
ス液等)を蒸発させることができる。工程(f)と
(g)の間で乾燥工程を行えば、第二の導電膜の空孔内
部に残存したレジスト剥離液を蒸発させることができ
る。なお、レジスト剥離液が残存した場合、第一の導電
膜が損傷する等の弊害が生じる場合があることから、工
程(f)と(g)の間の乾燥工程の実施は特に有効であ
る。
の前の段階、あるいは、工程(f)の後、工程(g)の
前の段階で行うことが望ましい。工程(b)と(c)の
間で乾燥工程を行えば、第二の導電膜の空孔内部に残存
する、工程(b)で使用した液体(CMP研磨液やリン
ス液等)を蒸発させることができる。工程(f)と
(g)の間で乾燥工程を行えば、第二の導電膜の空孔内
部に残存したレジスト剥離液を蒸発させることができ
る。なお、レジスト剥離液が残存した場合、第一の導電
膜が損傷する等の弊害が生じる場合があることから、工
程(f)と(g)の間の乾燥工程の実施は特に有効であ
る。
【0045】以下、本発明の好ましい実施形態について
説明する。
説明する。
【0046】[第一の実施の形態]まず図1(a)に示
すように、ダマシン銅配線を形成する。具体的には、ト
ランジスタ等の形成された半導体基板(不図示)上に、
プラズマCVD法等によりシリコン酸化膜1、シリコン
酸窒化膜2、シリコン酸化膜3を形成した後、公知のダ
マシン法によりシリコン酸化膜3中に銅膜5を埋設し、
銅配線を形成する。次いでその上にプラズマCVD法等
によりシリコン窒化膜6、シリコン酸化膜7を形成す
る。
すように、ダマシン銅配線を形成する。具体的には、ト
ランジスタ等の形成された半導体基板(不図示)上に、
プラズマCVD法等によりシリコン酸化膜1、シリコン
酸窒化膜2、シリコン酸化膜3を形成した後、公知のダ
マシン法によりシリコン酸化膜3中に銅膜5を埋設し、
銅配線を形成する。次いでその上にプラズマCVD法等
によりシリコン窒化膜6、シリコン酸化膜7を形成す
る。
【0047】次に、シリコン酸化膜7上に所定の開口部
を有するレジスト膜8を設け、これをマスクとしてシリ
コン酸化膜7をドライエッチングし、シリコン窒化膜6
に達するビアホールを形成する(図1(b))。
を有するレジスト膜8を設け、これをマスクとしてシリ
コン酸化膜7をドライエッチングし、シリコン窒化膜6
に達するビアホールを形成する(図1(b))。
【0048】次いでレジスト膜8を除去するため、酸素
プラズマアッシングを行った後、レジスト剥離液により
シリコン酸化膜7表面やホール内壁に付着するレジスト
残渣を除去する(図1(c))。つづいてシリコン窒化
膜6をドライエッチングして銅膜5表面を露出させた
後、レジスト剥離液によりレジスト残渣を除去する(図
1(d))。
プラズマアッシングを行った後、レジスト剥離液により
シリコン酸化膜7表面やホール内壁に付着するレジスト
残渣を除去する(図1(c))。つづいてシリコン窒化
膜6をドライエッチングして銅膜5表面を露出させた
後、レジスト剥離液によりレジスト残渣を除去する(図
1(d))。
【0049】その後、シリコン酸化膜7全面に密着膜を
形成する(不図示)。密着膜は、タングステンとビアホ
ール内壁との密着性を高めるために形成され、たとえば
チタン膜および窒化チタン膜がこの順で積層した膜とす
ることができる。チタン膜はスパッタリング法等により
成膜され、膜厚はたとえば20〜50nm程度とする。
窒化チタン膜はリアクティブ・スパッタリング法等によ
り成膜され、膜厚はたとえば20〜50nm程度とす
る。これらの膜からなる密着膜は、次工程で成膜される
タングステン膜と層間絶縁膜との間の密着性を向上させ
る役割を果たす。
形成する(不図示)。密着膜は、タングステンとビアホ
ール内壁との密着性を高めるために形成され、たとえば
チタン膜および窒化チタン膜がこの順で積層した膜とす
ることができる。チタン膜はスパッタリング法等により
成膜され、膜厚はたとえば20〜50nm程度とする。
窒化チタン膜はリアクティブ・スパッタリング法等によ
り成膜され、膜厚はたとえば20〜50nm程度とす
る。これらの膜からなる密着膜は、次工程で成膜される
タングステン膜と層間絶縁膜との間の密着性を向上させ
る役割を果たす。
【0050】つづいて密着膜の上にタングステン膜9を
CVD法等により成膜する(図2(a))。成膜時の原
料ガスは、たとえばWF6を含むガスを用いる。これに
よりビアホール内部がタングステンで埋め込まれる。タ
ングステン膜9成膜のためのCVD条件は種々の条件を
採用することができる。たとえば、高密度CVDタング
ステン膜成長のための核となるタングステン微結晶をホ
ール内表面に薄く低圧CVD法で成長した後(成長核形
成工程)、バルクタングステン成膜工程を行うことによ
りタングステン膜9を成膜することができる。このよう
な成膜プロセスをとることで、比較的良好な埋め込み性
のタングステン膜が形成されるのであるが、シームの発
生を完全に抑えることは困難である。
CVD法等により成膜する(図2(a))。成膜時の原
料ガスは、たとえばWF6を含むガスを用いる。これに
よりビアホール内部がタングステンで埋め込まれる。タ
ングステン膜9成膜のためのCVD条件は種々の条件を
採用することができる。たとえば、高密度CVDタング
ステン膜成長のための核となるタングステン微結晶をホ
ール内表面に薄く低圧CVD法で成長した後(成長核形
成工程)、バルクタングステン成膜工程を行うことによ
りタングステン膜9を成膜することができる。このよう
な成膜プロセスをとることで、比較的良好な埋め込み性
のタングステン膜が形成されるのであるが、シームの発
生を完全に抑えることは困難である。
【0051】タングステン膜9を成膜した後、酸化剤お
よび研磨材を含むスラリーを用いてCMPを行い、つづ
いて純水等によりリンス洗浄を行う。これによりホール
外に形成された余分なタングステン膜9が除去され、ビ
アホール内にタングステン膜9からなるビアプラグが形
成される(図2(b))。このとき、タングステン膜9
中に発生するシームにCMP研磨液やリンス液等からな
るCMP処理液11が侵入する。
よび研磨材を含むスラリーを用いてCMPを行い、つづ
いて純水等によりリンス洗浄を行う。これによりホール
外に形成された余分なタングステン膜9が除去され、ビ
アホール内にタングステン膜9からなるビアプラグが形
成される(図2(b))。このとき、タングステン膜9
中に発生するシームにCMP研磨液やリンス液等からな
るCMP処理液11が侵入する。
【0052】つづいてこの上にシリコン酸化膜12を形
成する(図3(a))。シリコン酸化膜12は、たとえ
ばモノシランあるいはTEOS(テトラエトキシシラ
ン)を原料ガスとして用いたプラズマCVD法により成
膜する。本実施形態では、タングステン膜9上に直接シ
リコン酸化膜12を成膜しているが、これらの膜の間に
シリコン窒化膜等を介在させてもよい。シリコン酸化膜
12成膜後、所定の開口部を有するレジスト膜14を設
け(図3(b))、これをマスクとしてシリコン酸化膜
12中に配線溝を形成する(図3(c))。
成する(図3(a))。シリコン酸化膜12は、たとえ
ばモノシランあるいはTEOS(テトラエトキシシラ
ン)を原料ガスとして用いたプラズマCVD法により成
膜する。本実施形態では、タングステン膜9上に直接シ
リコン酸化膜12を成膜しているが、これらの膜の間に
シリコン窒化膜等を介在させてもよい。シリコン酸化膜
12成膜後、所定の開口部を有するレジスト膜14を設
け(図3(b))、これをマスクとしてシリコン酸化膜
12中に配線溝を形成する(図3(c))。
【0053】次いで酸素プラズマアッシングおよびアミ
ン系剥離液による処理を行い、レジスト膜14およびエ
ッチング残渣を除去する。
ン系剥離液による処理を行い、レジスト膜14およびエ
ッチング残渣を除去する。
【0054】レジスト剥離後、図4(a)に示すよう
に、タングステン膜のシームにアミン系剥離液15が侵
入する。
に、タングステン膜のシームにアミン系剥離液15が侵
入する。
【0055】このアミン系剥離液15を蒸発させるため
に加熱処理を行う(図4(b))。加熱処理温度は、好
ましくは200〜450℃、より好ましくは350〜4
50℃とする。処理温度が低すぎると剥離液が残存し、
タングステンプラグ上に形成される配線の膨れや剥離を
生じさせたり、銅膜5からなる配線に損傷を与えること
となる。また処理温度が高すぎると、不純物拡散層の分
布に影響を与える等、素子性能に悪影響を与える場合が
ある。また、加熱処理時間は、好ましくは1分間以上、
最も好ましくは10分間以上とする。このようにすれば
シームの内部を充分に乾燥することができる。上限につ
いては特に制限がないが、30分間以下の処理で充分で
ある。以下に好ましい加熱処理条件の一例を示す。 (i)加熱処理条件1 処理温度:400〜450℃ 処理時間:10〜20分間 処理雰囲気:不活性ガス(アルゴン、窒素等)中 大気
圧下 (ii)加熱処理条件2 処理温度:200〜300℃ 処理時間:30秒間〜1分間 処理雰囲気:3〜20mtorr真空雰囲気 なお、(i)の条件の方が、シーム内をより充分に乾燥で
きることが確認されている。
に加熱処理を行う(図4(b))。加熱処理温度は、好
ましくは200〜450℃、より好ましくは350〜4
50℃とする。処理温度が低すぎると剥離液が残存し、
タングステンプラグ上に形成される配線の膨れや剥離を
生じさせたり、銅膜5からなる配線に損傷を与えること
となる。また処理温度が高すぎると、不純物拡散層の分
布に影響を与える等、素子性能に悪影響を与える場合が
ある。また、加熱処理時間は、好ましくは1分間以上、
最も好ましくは10分間以上とする。このようにすれば
シームの内部を充分に乾燥することができる。上限につ
いては特に制限がないが、30分間以下の処理で充分で
ある。以下に好ましい加熱処理条件の一例を示す。 (i)加熱処理条件1 処理温度:400〜450℃ 処理時間:10〜20分間 処理雰囲気:不活性ガス(アルゴン、窒素等)中 大気
圧下 (ii)加熱処理条件2 処理温度:200〜300℃ 処理時間:30秒間〜1分間 処理雰囲気:3〜20mtorr真空雰囲気 なお、(i)の条件の方が、シーム内をより充分に乾燥で
きることが確認されている。
【0056】その後、公知のダマシンプロセスにより配
線溝に銅膜16を埋設し、ダマシン銅配線を形成する
(図4(c))。本実施形態で示したプロセスによれ
ば、図4(b)の加熱処理によりシーム内を充分に乾燥
しているため、その上部に形成された銅膜16の膨れの
発生が抑制され、信頼性の高い配線構造を歩留まり良く
形成することができる。
線溝に銅膜16を埋設し、ダマシン銅配線を形成する
(図4(c))。本実施形態で示したプロセスによれ
ば、図4(b)の加熱処理によりシーム内を充分に乾燥
しているため、その上部に形成された銅膜16の膨れの
発生が抑制され、信頼性の高い配線構造を歩留まり良く
形成することができる。
【0057】[第二の実施の形態]本実施形態は、銅配
線層の層間絶縁膜の材料として、回転塗布絶縁材料の一
種であるHSQを用いた例である。
線層の層間絶縁膜の材料として、回転塗布絶縁材料の一
種であるHSQを用いた例である。
【0058】まず、シリコン酸化膜3をHSQ膜33に
変えたこと以外は第一の実施の形態の図1〜2に示す工
程と同様にして、図5〜図6の工程を行う。すなわち、
半導体基板上にシリコン酸化膜1、シリコン酸窒化膜
2、HSQ膜33、銅膜5を成膜してダマシン銅配線を
形成後、この銅配線と接続するように、シリコン窒化膜
6およびシリコン酸化膜7中のビアホールにタングステ
ン膜9を形成する。HSQ膜33の成膜は回転塗布法に
より行う。本実施形態では、HSQ膜材料を含む溶液
を、所定の速度で回転させたウェーハ表面に液化して塗
布し、その後、多段階の加熱処理を行うことにより成膜
する。回転塗布条件の一例を以下に示す。 塗布温度:室温(約25℃) 塗布材料:HSQ溶液 塗布時のウェーハ回転数:1500rpm(1段階塗布) 加熱処理条件:80℃、100℃、120℃の3段階ス
テップキュア(焼き締め) 銅配線層の絶縁膜を低誘電率のHSQ膜33とすること
により、配線間のクロストーク発生が抑制され、素子の
高速動作性が改善される。
変えたこと以外は第一の実施の形態の図1〜2に示す工
程と同様にして、図5〜図6の工程を行う。すなわち、
半導体基板上にシリコン酸化膜1、シリコン酸窒化膜
2、HSQ膜33、銅膜5を成膜してダマシン銅配線を
形成後、この銅配線と接続するように、シリコン窒化膜
6およびシリコン酸化膜7中のビアホールにタングステ
ン膜9を形成する。HSQ膜33の成膜は回転塗布法に
より行う。本実施形態では、HSQ膜材料を含む溶液
を、所定の速度で回転させたウェーハ表面に液化して塗
布し、その後、多段階の加熱処理を行うことにより成膜
する。回転塗布条件の一例を以下に示す。 塗布温度:室温(約25℃) 塗布材料:HSQ溶液 塗布時のウェーハ回転数:1500rpm(1段階塗布) 加熱処理条件:80℃、100℃、120℃の3段階ス
テップキュア(焼き締め) 銅配線層の絶縁膜を低誘電率のHSQ膜33とすること
により、配線間のクロストーク発生が抑制され、素子の
高速動作性が改善される。
【0059】図5〜図6の工程を経て、図6(b)のよ
うに、ビアホール内にタングステン膜9および密着膜
(不図示)からなるビアプラグを形成した後、シームに
侵入したCMP研磨液やリンス液等からなるCMP処理
液11を蒸発させるため、加熱処理を行う(図7)。加
熱処理温度は、好ましくは200〜450℃、より好ま
しくは350〜450℃とする。処理温度が低すぎると
剥離液が残存し、タングステンプラグ上に形成される配
線の膨れや剥離を生じさせたり、銅配線に損傷を与える
こととなる。また処理温度が高すぎると、不純物拡散層
の分布に影響を与える等、素子性能に悪影響を与える場
合がある。また、加熱処理時間は、好ましくは1分間以
上、最も好ましくは10分間以上とする。このようにす
ればシームの内部を充分に乾燥することができる。上限
については特に制限がないが、30分間以下の処理で充
分である。以下に好ましい加熱処理条件の一例を示す。 (i)加熱処理条件1 処理温度:400〜450℃ 処理時間:10〜20分間 処理雰囲気:不活性ガス(アルゴン、窒素等)中 大気
圧下 (ii)加熱処理条件2 処理温度:200〜300℃ 処理時間:30秒間〜1分間 処理雰囲気:3〜20mtorr真空雰囲気 なお、(i)の条件の方が、シーム内をより充分に乾燥で
きることが確認されている。
うに、ビアホール内にタングステン膜9および密着膜
(不図示)からなるビアプラグを形成した後、シームに
侵入したCMP研磨液やリンス液等からなるCMP処理
液11を蒸発させるため、加熱処理を行う(図7)。加
熱処理温度は、好ましくは200〜450℃、より好ま
しくは350〜450℃とする。処理温度が低すぎると
剥離液が残存し、タングステンプラグ上に形成される配
線の膨れや剥離を生じさせたり、銅配線に損傷を与える
こととなる。また処理温度が高すぎると、不純物拡散層
の分布に影響を与える等、素子性能に悪影響を与える場
合がある。また、加熱処理時間は、好ましくは1分間以
上、最も好ましくは10分間以上とする。このようにす
ればシームの内部を充分に乾燥することができる。上限
については特に制限がないが、30分間以下の処理で充
分である。以下に好ましい加熱処理条件の一例を示す。 (i)加熱処理条件1 処理温度:400〜450℃ 処理時間:10〜20分間 処理雰囲気:不活性ガス(アルゴン、窒素等)中 大気
圧下 (ii)加熱処理条件2 処理温度:200〜300℃ 処理時間:30秒間〜1分間 処理雰囲気:3〜20mtorr真空雰囲気 なお、(i)の条件の方が、シーム内をより充分に乾燥で
きることが確認されている。
【0060】つづいて、回転塗布法により、タングステ
ン膜9上に直接HSQ膜33を形成する(図8
(a))。HSQ膜33の成膜は回転塗布法により行
う。回転塗布条件の一例を以下に示す。 塗布温度:室温(約25℃) 塗布材料:HSQ溶液 塗布時のウェーハ回転数:1500rpm(1段階塗布) 加熱処理条件:80℃、100℃、120℃の3段階ス
テップキュア(焼き締め) その後は、第一の実施の形態の図3(b)〜図4(c)
に示す工程と同様にして図8(b)〜図9(c)の工程
を行う。図9(b)の段階では、アミン系剥離液15を
蒸発させるために加熱処理を行う。好ましい加熱処理条
件は、図4(b)の説明で述べたのと同様である。以上
の工程を経て配線構造を形成する。
ン膜9上に直接HSQ膜33を形成する(図8
(a))。HSQ膜33の成膜は回転塗布法により行
う。回転塗布条件の一例を以下に示す。 塗布温度:室温(約25℃) 塗布材料:HSQ溶液 塗布時のウェーハ回転数:1500rpm(1段階塗布) 加熱処理条件:80℃、100℃、120℃の3段階ス
テップキュア(焼き締め) その後は、第一の実施の形態の図3(b)〜図4(c)
に示す工程と同様にして図8(b)〜図9(c)の工程
を行う。図9(b)の段階では、アミン系剥離液15を
蒸発させるために加熱処理を行う。好ましい加熱処理条
件は、図4(b)の説明で述べたのと同様である。以上
の工程を経て配線構造を形成する。
【0061】配線層の絶縁膜をHSQ等の回転塗布膜と
した場合、クロストーク発生を抑制できる上、平坦性が
改善される等の効果が得られるが、成膜温度が室温近辺
であるため、シーム内にCMP処理液等の薬液が残りや
すくなる。そこで本実施形態では、タングステンプラグ
上にHSQ膜を成膜する前に、加熱処理を行っている。
した場合、クロストーク発生を抑制できる上、平坦性が
改善される等の効果が得られるが、成膜温度が室温近辺
であるため、シーム内にCMP処理液等の薬液が残りや
すくなる。そこで本実施形態では、タングステンプラグ
上にHSQ膜を成膜する前に、加熱処理を行っている。
【0062】本実施形態で示したプロセスによれば、加
熱処理によりシーム内を充分に乾燥しているため、その
上部に形成されたHSQ膜あるいは銅膜の膨れの発生が
抑制され、信頼性の高い配線構造を歩留まり良く形成す
ることができる。
熱処理によりシーム内を充分に乾燥しているため、その
上部に形成されたHSQ膜あるいは銅膜の膨れの発生が
抑制され、信頼性の高い配線構造を歩留まり良く形成す
ることができる。
【0063】[第三の実施の形態]本実施形態は、銅配
線層の層間絶縁膜材料として、回転塗布膜材料の一種で
あるメチル化ハイドロジェンシルセスキオキサン(以
下、適宜、「MHSQ」という。)を用いた例である。
本実施形態は第二の実施の形態と類似のプロセスとなっ
ているが、レジスト剥離液として、フッ化アンモニウム
系の強力な剥離作用を有する剥離液を用いる点と、これ
に伴い低誘電率膜をシームの中に一部侵入させる点が異
なっている。
線層の層間絶縁膜材料として、回転塗布膜材料の一種で
あるメチル化ハイドロジェンシルセスキオキサン(以
下、適宜、「MHSQ」という。)を用いた例である。
本実施形態は第二の実施の形態と類似のプロセスとなっ
ているが、レジスト剥離液として、フッ化アンモニウム
系の強力な剥離作用を有する剥離液を用いる点と、これ
に伴い低誘電率膜をシームの中に一部侵入させる点が異
なっている。
【0064】まず第2の実施形態における図5〜6と同
様の工程を行う。すなわち、半導体基板上にシリコン酸
化膜1、シリコン酸窒化膜2、MHSQ膜17、銅膜5
を成膜してダマシン銅配線を形成後、この銅配線と接続
するように、シリコン窒化膜6およびシリコン酸化膜7
中のビアホールにタングステン膜9を形成する。MHS
Q膜17の成膜は回転塗布法により行う。以下、成膜条
件を示す。 塗布温度:室温(約25℃) 塗布材料:MHSQ溶液 塗布時のウェーハ回転数:1500rpm(1段階塗布) 加熱処理条件:80℃、100℃、120℃の3段階ス
テップキュア シームに侵入したCMP処理液11を蒸発させるための
加熱処理を行た後、タングステン膜9上に直接MHSQ
膜17を形成する(図10(a))。シリコン酸化膜1
2の成膜は回転塗布法により行うが、シーム内にMHS
Q材料が侵入するような条件を選択する。このために
は、まずウェーハを低速回転させて第一の塗布を行った
後、ウェーハを高速回転させて第二の塗布を行う方法が
有効である。このような回転塗布条件の一例を以下に示
す。 塗布温度:室温(約25℃) 塗布材料:MHSQ溶液 塗布時のウェーハ回転数:150rpm 1500
rpm(2段階塗布) 加熱処理条件:80℃、100℃、120℃の3段階ス
テップキュア(焼き締め) たとえば上記のような条件で回転塗布することにより、
図10(a)に示すように、シーム内にもMHSQ膜が
埋め込まれる。
様の工程を行う。すなわち、半導体基板上にシリコン酸
化膜1、シリコン酸窒化膜2、MHSQ膜17、銅膜5
を成膜してダマシン銅配線を形成後、この銅配線と接続
するように、シリコン窒化膜6およびシリコン酸化膜7
中のビアホールにタングステン膜9を形成する。MHS
Q膜17の成膜は回転塗布法により行う。以下、成膜条
件を示す。 塗布温度:室温(約25℃) 塗布材料:MHSQ溶液 塗布時のウェーハ回転数:1500rpm(1段階塗布) 加熱処理条件:80℃、100℃、120℃の3段階ス
テップキュア シームに侵入したCMP処理液11を蒸発させるための
加熱処理を行た後、タングステン膜9上に直接MHSQ
膜17を形成する(図10(a))。シリコン酸化膜1
2の成膜は回転塗布法により行うが、シーム内にMHS
Q材料が侵入するような条件を選択する。このために
は、まずウェーハを低速回転させて第一の塗布を行った
後、ウェーハを高速回転させて第二の塗布を行う方法が
有効である。このような回転塗布条件の一例を以下に示
す。 塗布温度:室温(約25℃) 塗布材料:MHSQ溶液 塗布時のウェーハ回転数:150rpm 1500
rpm(2段階塗布) 加熱処理条件:80℃、100℃、120℃の3段階ス
テップキュア(焼き締め) たとえば上記のような条件で回転塗布することにより、
図10(a)に示すように、シーム内にもMHSQ膜が
埋め込まれる。
【0065】その後、レジスト膜10を形成した後、こ
れをマスクとしてMHSQ膜17をドライエッチングし
て配線溝を形成する(図10(b)、(c))。この
後、レジスト膜10を除去するため、アッシング処理お
よびフッ化アンモニウム系剥離液を用いた剥離処理を行
う(図11(a))。配線溝形成のためのドライエッチ
ングを行うと、通常、溝内壁やレジスト膜10の側壁に
除去困難なエッチングデポ物が付着する。本実施形態で
は強力な剥離作用を有する剥離液を用いるため、このよ
うなエッチングデポ物を効果的に除去することができ
る。そして、タングステン膜9中に生じたシーム内がM
HSQ膜17により埋め込まれているため、剥離液がシ
リコン窒化膜6表面に到達して腐食させることがない。
れをマスクとしてMHSQ膜17をドライエッチングし
て配線溝を形成する(図10(b)、(c))。この
後、レジスト膜10を除去するため、アッシング処理お
よびフッ化アンモニウム系剥離液を用いた剥離処理を行
う(図11(a))。配線溝形成のためのドライエッチ
ングを行うと、通常、溝内壁やレジスト膜10の側壁に
除去困難なエッチングデポ物が付着する。本実施形態で
は強力な剥離作用を有する剥離液を用いるため、このよ
うなエッチングデポ物を効果的に除去することができ
る。そして、タングステン膜9中に生じたシーム内がM
HSQ膜17により埋め込まれているため、剥離液がシ
リコン窒化膜6表面に到達して腐食させることがない。
【0066】その後、MHSQ膜17内に設けられた配
線溝内に銅膜16を成膜し、下層および上層の銅配線を
タングステンプラグにより接続した配線構造が完成する
(図11(b))。
線溝内に銅膜16を成膜し、下層および上層の銅配線を
タングステンプラグにより接続した配線構造が完成する
(図11(b))。
【0067】配線層の絶縁膜をMHSQ等の回転塗布膜
とした場合、クロストーク発生を抑制できる上、平坦性
が改善される等の効果が得られるが、成膜温度が室温近
辺であるため、シーム内に薬液が残りやすくなる。本実
施形態で示したプロセスによれば、加熱処理によりシー
ム内を充分に乾燥しているため、その上部に形成された
MHSQ膜あるいは銅膜の膨れの発生が抑制され、信頼
性の高い配線構造を歩留まり良く形成することができ
る。
とした場合、クロストーク発生を抑制できる上、平坦性
が改善される等の効果が得られるが、成膜温度が室温近
辺であるため、シーム内に薬液が残りやすくなる。本実
施形態で示したプロセスによれば、加熱処理によりシー
ム内を充分に乾燥しているため、その上部に形成された
MHSQ膜あるいは銅膜の膨れの発生が抑制され、信頼
性の高い配線構造を歩留まり良く形成することができ
る。
【0068】以上、タングステンプラグ形成工程を例に
挙げて本発明の実施の形態を説明したが、銅配線形成工
程に本発明を適用することもできる。すなわち、銅配線
に発生したシームに残存する液体を加熱処理により蒸発
させ、その上に形成される膜の膨れを防止するのにも有
効である。
挙げて本発明の実施の形態を説明したが、銅配線形成工
程に本発明を適用することもできる。すなわち、銅配線
に発生したシームに残存する液体を加熱処理により蒸発
させ、その上に形成される膜の膨れを防止するのにも有
効である。
【0069】また、プラグ材料として銅を用いたプロセ
スに適用することも有効である。特に銅の成膜をメッキ
法により行った場合、シーム中にメッキ液が残存するこ
とがあり、この液の除去に本発明のプロセスを適用する
ことも有効となる。
スに適用することも有効である。特に銅の成膜をメッキ
法により行った場合、シーム中にメッキ液が残存するこ
とがあり、この液の除去に本発明のプロセスを適用する
ことも有効となる。
【0070】
【実施例】実施例1〜3 第三の実施の形態で述べたプロセスにしたがって図20
に示す2層配線構造を作製し、信頼性試験を行った。こ
の2層配線構造は、ビアチェーンとよばれるものであ
り、銅膜16からなる下層銅配線が15000本平行に
設けられ、これらと直交して、銅膜16からなる上層銅
配線が15000本平行に設けられている。これらの配
線間はタングステン膜9からなる3万個のビアプラグに
より接続されている。図中、半導体基板および層間絶縁
膜は省略している。このビアチェーンの端部2点に所定
の電圧を印加すると、図中矢線で示す方向に電流が流れ
る。これにより、15000本の下層配線、15000
本の上層配線および3万個のビアプラグを経由する電気
抵抗が測定される。
に示す2層配線構造を作製し、信頼性試験を行った。こ
の2層配線構造は、ビアチェーンとよばれるものであ
り、銅膜16からなる下層銅配線が15000本平行に
設けられ、これらと直交して、銅膜16からなる上層銅
配線が15000本平行に設けられている。これらの配
線間はタングステン膜9からなる3万個のビアプラグに
より接続されている。図中、半導体基板および層間絶縁
膜は省略している。このビアチェーンの端部2点に所定
の電圧を印加すると、図中矢線で示す方向に電流が流れ
る。これにより、15000本の下層配線、15000
本の上層配線および3万個のビアプラグを経由する電気
抵抗が測定される。
【0071】ビアの内径は、 実施例1 0.22μm 実施例2 0.24μm 実施例3 0.28μm とした。各実施例において、複数の配線およびビアプラ
グの寸法は同一とした。
グの寸法は同一とした。
【0072】以下、図20に示す2層配線構造の作製手
順について説明する。
順について説明する。
【0073】まず、図5〜図6に示すように、半導体基
板上にシリコン酸化膜1、シリコン酸窒化膜2、HSQ
膜33、銅膜5を成膜してダマシン銅配線を形成後、こ
の銅配線と接続するように、シリコン窒化膜6およびシ
リコン酸化膜7中のビアホールにタングステン膜9を形
成した。銅膜5はメッキ法により成膜し、配線幅0.3
μm、配線厚み350nmとした。HSQ膜33はMH
SQ溶液を回転塗布することにより成膜した。MHSQ
成膜は室温(約25℃)にて行い、塗布時のウェーハ回
転数は1500rpm(1段階塗布)とし、キュアは、8
0℃、100℃、120℃の3段階ステップキュアとし
た。
板上にシリコン酸化膜1、シリコン酸窒化膜2、HSQ
膜33、銅膜5を成膜してダマシン銅配線を形成後、こ
の銅配線と接続するように、シリコン窒化膜6およびシ
リコン酸化膜7中のビアホールにタングステン膜9を形
成した。銅膜5はメッキ法により成膜し、配線幅0.3
μm、配線厚み350nmとした。HSQ膜33はMH
SQ溶液を回転塗布することにより成膜した。MHSQ
成膜は室温(約25℃)にて行い、塗布時のウェーハ回
転数は1500rpm(1段階塗布)とし、キュアは、8
0℃、100℃、120℃の3段階ステップキュアとし
た。
【0074】ビアプラグを埋め込むタングステンの成膜
条件は以下のようにした。
条件は以下のようにした。
【0075】(成長核形成工程) WF6流量 :300sccm SiH4流量 :100sccm Ar流量 :1000sccm 基板温度 :400℃ チャンバ圧力 :300mtorr この条件にて約50nmのタングステン膜を成長させた
後、いったんガスの供給を止め、成長核形成工程を終了
した。
後、いったんガスの供給を止め、成長核形成工程を終了
した。
【0076】(バルクタングステン成膜工程)引き続い
て、WF6とH2を成膜チャンバに供給して、バルクの高
密度CVDタングステンを成長させ、ホール内部を埋め
込む。この反応は、核成長工程よりも膜の成膜速度が速
いH2還元条件で行った。この時の成膜条件を以下に示
す。
て、WF6とH2を成膜チャンバに供給して、バルクの高
密度CVDタングステンを成長させ、ホール内部を埋め
込む。この反応は、核成長工程よりも膜の成膜速度が速
いH2還元条件で行った。この時の成膜条件を以下に示
す。
【0077】 WF6流量 :100sccm H2流量 :600sccm Ar流量 :1000sccm 基板温度 :450℃ チャンバ圧力 :90torr CMP処理後、CMP処理液11を蒸発させるため、加
熱処理を行った(図7)。加熱処理条件は以下のように
した。 処理温度:400℃ 処理時間:10分間 処理雰囲気:不活性ガス(アルゴン、窒素等)中 大気
圧下 図6(b)の後、回転塗布法により、タングステン膜9
上に直接HSQ膜33を形成した(図10(a))。H
SQ膜33の成膜は回転塗布法により行った。回転塗布
条件を以下に示す。 塗布温度:室温(約25℃) 塗布材料:MHSQ溶液 塗布時のウェーハ回転数:150rpm 1500
rpm(2段階塗布) 加熱処理条件:80℃、100℃、120℃の3段階ス
テップキュア その後、レジスト膜10を形成した後、これをマスクと
してMHSQ膜17をドライエッチングして配線溝を形
成し(図10(b)、(c))、レジスト膜10を除去
するため、アッシング処理およびフッ化アンモニウム系
剥離液を用いた剥離処理を行った(図11(a))。そ
の後、銅膜16を成膜してCMPを行い、下層および上
層の銅配線をタングステンプラグにより接続した配線構
造を形成した(図11(b))。
熱処理を行った(図7)。加熱処理条件は以下のように
した。 処理温度:400℃ 処理時間:10分間 処理雰囲気:不活性ガス(アルゴン、窒素等)中 大気
圧下 図6(b)の後、回転塗布法により、タングステン膜9
上に直接HSQ膜33を形成した(図10(a))。H
SQ膜33の成膜は回転塗布法により行った。回転塗布
条件を以下に示す。 塗布温度:室温(約25℃) 塗布材料:MHSQ溶液 塗布時のウェーハ回転数:150rpm 1500
rpm(2段階塗布) 加熱処理条件:80℃、100℃、120℃の3段階ス
テップキュア その後、レジスト膜10を形成した後、これをマスクと
してMHSQ膜17をドライエッチングして配線溝を形
成し(図10(b)、(c))、レジスト膜10を除去
するため、アッシング処理およびフッ化アンモニウム系
剥離液を用いた剥離処理を行った(図11(a))。そ
の後、銅膜16を成膜してCMPを行い、下層および上
層の銅配線をタングステンプラグにより接続した配線構
造を形成した(図11(b))。
【0078】以上の手順にしたがい、実施例1〜3の配
線構造を設けたチップをそれぞれ複数作製し、チェーン
抵抗を測定した。結果を図21に示す。図中、横軸はビ
ア1個当たりに換算した配線抵抗を示し、縦軸は累積確
率を示す。本実施例により得られた配線構造は、いずれ
も低い抵抗を示した。
線構造を設けたチップをそれぞれ複数作製し、チェーン
抵抗を測定した。結果を図21に示す。図中、横軸はビ
ア1個当たりに換算した配線抵抗を示し、縦軸は累積確
率を示す。本実施例により得られた配線構造は、いずれ
も低い抵抗を示した。
【0079】比較例1〜3 従来技術の項で説明した第二の従来技術に係るプロセス
(図17〜19)にしたがって図20に示す2層配線構
造を作製し、信頼性試験を行った。実施例1〜3とは、
シームの乾燥工程を行わない点、タングステンプラグ上
にシリコン酸窒化膜35を設けている点で相違する。こ
の点以外は、実施例1〜3と同様のプロセスとした。
(図17〜19)にしたがって図20に示す2層配線構
造を作製し、信頼性試験を行った。実施例1〜3とは、
シームの乾燥工程を行わない点、タングステンプラグ上
にシリコン酸窒化膜35を設けている点で相違する。こ
の点以外は、実施例1〜3と同様のプロセスとした。
【0080】ビアの内径は、実施例と対応するように、 比較例1 0.22μm 比較例2 0.24μm 比較例3 0.28μm とした。各比較例において、複数の配線およびビアプラ
グの寸法は同一とした。作製した比較例1〜3の配線構
造について、抵抗値を測定した結果を図22に示す。い
ずれも高い配線抵抗を示した。
グの寸法は同一とした。作製した比較例1〜3の配線構
造について、抵抗値を測定した結果を図22に示す。い
ずれも高い配線抵抗を示した。
【0081】各比較例の構造を断面観察したところ下層
配線の一部が溶解して変質していた。このことから、配
線抵抗の上昇は、タングステン膜9中に生じた空孔に侵
入した剥離液により下層配線が腐食したことによるもの
と考えられる。実施例1〜3ではこのような変質は認め
られず、シームに埋め込まれたHSQ膜により剥離液の
侵入が抑えられていることが確認された。
配線の一部が溶解して変質していた。このことから、配
線抵抗の上昇は、タングステン膜9中に生じた空孔に侵
入した剥離液により下層配線が腐食したことによるもの
と考えられる。実施例1〜3ではこのような変質は認め
られず、シームに埋め込まれたHSQ膜により剥離液の
侵入が抑えられていることが確認された。
【0082】
【発明の効果】以上説明したように本発明によれば、層
間接続プラグやダマシン配線等の導電膜に生じた空孔の
内部を乾燥させた後、その上に他の膜を形成しているた
め、膜膨れ、膜剥がれを防止し、高品質の半導体装置を
歩留まり良く製造することができる。
間接続プラグやダマシン配線等の導電膜に生じた空孔の
内部を乾燥させた後、その上に他の膜を形成しているた
め、膜膨れ、膜剥がれを防止し、高品質の半導体装置を
歩留まり良く製造することができる。
【0083】また本発明によれば、導電膜に生じた空孔
に絶縁材料を埋め込んでいるため、強力な剥離作用を有
する剥離液を用いても下層配線に損傷を与えることがな
く、配線抵抗の上昇等を防止しつつエッチングデポ物等
を効果的に除去することができる。
に絶縁材料を埋め込んでいるため、強力な剥離作用を有
する剥離液を用いても下層配線に損傷を与えることがな
く、配線抵抗の上昇等を防止しつつエッチングデポ物等
を効果的に除去することができる。
【図1】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図2】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図3】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図4】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図5】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図6】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図7】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図8】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図9】本発明に係る半導体装置の製造方法の一例を示
す図である。
す図である。
【図10】本発明に係る半導体装置の製造方法の一例を
示す図である。
示す図である。
【図11】本発明に係る半導体装置の製造方法の一例を
示す図である。
示す図である。
【図12】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図13】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図14】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図15】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図16】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図17】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図18】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図19】従来の半導体装置の製造方法の一例を示す図
である。
である。
【図20】実施例および比較例で評価に用いた2層配線
構造の概略図である。
構造の概略図である。
【図21】実施例におけるチェーン抵抗測定結果を示す
図である。
図である。
【図22】比較例におけるチェーン抵抗測定結果を示す
図である。
図である。
1 シリコン酸化膜 2 シリコン酸窒化膜 3 シリコン酸化膜 5 銅膜 6 シリコン窒化膜 7 シリコン酸化膜 8 レジスト膜 9 タングステン膜 10 レジスト膜 11 CMP処理液 12 シリコン酸化膜 14 レジスト膜 15 剥離液 16 銅膜 17 MHSQ膜 20 金属腐食領域 30 レジスト膜 33 HSQ膜 35 シリコン酸窒化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松原 義久 東京都港区芝五丁目7番1号 日本電気株 式会社内 (72)発明者 井口 学 東京都港区芝五丁目7番1号 日本電気株 式会社内 Fターム(参考) 5F033 HH11 JJ18 JJ19 JJ33 KK11 MM01 MM12 MM13 PP03 PP04 PP09 PP15 PP16 PP33 QQ09 QQ11 QQ21 QQ37 QQ48 QQ73 QQ85 RR04 RR06 RR08 RR09 SS04 SS15 SS22 TT02 XX09 XX12 XX24
Claims (11)
- 【請求項1】 半導体基板上に層間絶縁膜を形成した
後、該層間絶縁膜中に凹部を形成する工程と、該凹部を
埋め込むように全面に導電材料を堆積した後、凹部以外
の領域に堆積した導電材料を除去し、前記凹部内に第一
の導電膜を埋設する工程と、加熱処理を行い、第一の導
電膜中に生じた空孔の内部を乾燥させる工程と、第一の
導電膜の上面と接続する第二の導電膜を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項2】 半導体基板上に設けた絶縁膜上に下層配
線を形成した後、全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に前記下層配線に到達する接続孔を設
け、全面に金属膜を形成した後、前記層間絶縁膜の表面
が露出するまで前記金属膜を除去して前記接続孔内に配
線プラグを形成する工程と、加熱処理を行い前記配線プ
ラグ内に生じた空孔の内部を乾燥させる工程と、前記配
線プラグに接続するように上層配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 【請求項3】 請求項2に記載の半導体装置の製造方法
であって、前記下層配線および上層配線が銅または銅合
金からなり、前記配線プラグがタングステンからなるこ
とを特徴とする半導体装置の製造方法。 - 【請求項4】 半導体基板上に第一の導電膜を形成し、
その上に層間絶縁膜を形成した後、該層間絶縁膜中に第
一の凹部を形成する工程と、第一の凹部を埋め込むよう
に全面に導電材料を堆積した後、凹部以外の領域に堆積
した導電材料を除去し、凹部内に第二の導電膜を埋設す
る工程と、回転塗布法を用い、第二の導電膜内に生じた
空孔および第二の導電膜の上部に絶縁材料を塗布した
後、乾燥し、絶縁膜を形成する工程と、該絶縁膜をエッ
チングし、底部に第二の導電膜の露出した第二の凹部を
形成した後、第二の凹部を埋め込むように第三の導電膜
を形成する工程と、を含むことを特徴とする半導体装置
の製造方法。 - 【請求項5】 請求項4に記載の半導体装置の製造方法
において、第二の導電膜を埋設した後、回転塗布法を用
いて前記絶縁膜を形成する前に、前記空孔の内部を加熱
処理により乾燥させることを特徴とする半導体装置の製
造方法。 - 【請求項6】 半導体基板上に設けた絶縁膜上に下層配
線を形成した後、全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に前記下層配線に到達する接続孔を設
け、全面に金属膜を形成した後、前記層間絶縁膜の表面
が露出するまで前記金属膜を除去して前記接続孔内に配
線プラグを形成する工程と、回転塗布法を用い、前記配
線プラグに生じた空孔および前記配線プラグの上部に絶
縁材料を塗布した後、乾燥し、絶縁膜を形成する工程
と、該絶縁膜をエッチングし、底部に前記配線プラグの
露出した配線溝を形成した後、該配線溝を埋め込むよう
に上層配線を形成する工程と、を含むことを特徴とする
半導体装置の製造方法。 - 【請求項7】 請求項6に記載の半導体装置の製造方法
において、前記配線プラグを形成した後、回転塗布法を
用いて前記絶縁膜を形成する前に、前記空孔の内部を加
熱処理により乾燥させることを特徴とする半導体装置の
製造方法。 - 【請求項8】 請求項6または7に記載の半導体装置の
製造方法であって、前記下層配線および上層配線が銅ま
たは銅合金からなり、前記配線プラグがタングステンか
らなることを特徴とする半導体装置の製造方法。 - 【請求項9】 半導体基板上に、第一の導電膜と、第一
の導電膜の上面に接して形成された第二の導電膜とを備
えた半導体装置であって、第一の導電膜中の空孔部に絶
縁材料が埋め込まれたことを特徴とする半導体装置。 - 【請求項10】 半導体基板上に形成された下層配線
と、その上部に形成された上層配線と、これらを接続す
る配線プラグとを備える半導体装置であって、前記配線
プラグ中の空孔部に絶縁材料が埋め込まれたことを特徴
とする半導体装置。 - 【請求項11】 請求項9または10に記載の半導体装
置であって、前記絶縁材料が回転塗布絶縁材料であるこ
とを特徴とする半導体装置。
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Cited By (3)
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KR20200038736A (ko) * | 2018-10-04 | 2020-04-14 | (주)알엔알랩 | 반도체 디바이스 제조 방법 |
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Families Citing this family (5)
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---|---|---|---|---|
US6927082B1 (en) * | 2004-03-10 | 2005-08-09 | Intel Corporation | Method of evaluating the quality of a contact plug fill |
US8030215B1 (en) * | 2008-02-19 | 2011-10-04 | Marvell International Ltd. | Method for creating ultra-high-density holes and metallization |
US11133390B2 (en) * | 2013-03-15 | 2021-09-28 | The Boeing Company | Low temperature, thin film crystallization method and products prepared therefrom |
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Family Cites Families (5)
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JPH10321624A (ja) * | 1997-05-20 | 1998-12-04 | Toshiba Corp | 半導体装置の製造方法 |
US6046106A (en) * | 1997-09-05 | 2000-04-04 | Advanced Micro Devices, Inc. | High density plasma oxide gap filled patterned metal layers with improved electromigration resistance |
JPH11312680A (ja) * | 1998-04-30 | 1999-11-09 | Nec Corp | 配線の形成方法 |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100466191B1 (ko) * | 2002-07-16 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
KR20200038736A (ko) * | 2018-10-04 | 2020-04-14 | (주)알엔알랩 | 반도체 디바이스 제조 방법 |
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