JP3105682B2 - コンパレータ - Google Patents
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Description
【0001】
【産業上の利用分野】本発明はコンパレータに関し、特
に入力バイアス電流が外部回路に及ぼす影響を抑制した
コンパレータに関する。
に入力バイアス電流が外部回路に及ぼす影響を抑制した
コンパレータに関する。
【0002】
【従来の技術】図4に、従来のコンパレータ本体を用い
て、A−D変換器を構成した例を示す。図4において、
従来のコンパレータ本体を用いたA−D変換器は、コン
パレータ本体Cの反転入力(−)電位を供給する定電圧
回路を構成する抵抗R1,R2を有し、非反転入力
(+)を入力端子,また出力(OUT)を出力端子とす
る構成である。
て、A−D変換器を構成した例を示す。図4において、
従来のコンパレータ本体を用いたA−D変換器は、コン
パレータ本体Cの反転入力(−)電位を供給する定電圧
回路を構成する抵抗R1,R2を有し、非反転入力
(+)を入力端子,また出力(OUT)を出力端子とす
る構成である。
【0003】次に従来のコンパレータ本体を用いたA−
D変換器の動作を説明する。入力端子の電位の大きさ
と、抵抗R1,R2で構成される定電圧回路出力電位の
大きさとを、コンパレータ本体Cで比較し、この比較結
果を出力電位の大きさとして、出力端子で観測する。
D変換器の動作を説明する。入力端子の電位の大きさ
と、抵抗R1,R2で構成される定電圧回路出力電位の
大きさとを、コンパレータ本体Cで比較し、この比較結
果を出力電位の大きさとして、出力端子で観測する。
【0004】
【発明が解決しようとする課題】図5に図4の従来のコ
ンパレータ本体を用いたA−D変換器を、コンパレータ
本体の入力バイアス電流がコンパレータ本体の入力端子
から流出する様な構成で具体的に実現した例を、また図
6に従来のコンパレータ本体を用いたA−D変換器を、
コンパレータ本体の入力バイアス電流がコンパレータ本
体の入力端子へ流入する様な構成で具体的に実現した例
をそれぞれ示す。
ンパレータ本体を用いたA−D変換器を、コンパレータ
本体の入力バイアス電流がコンパレータ本体の入力端子
から流出する様な構成で具体的に実現した例を、また図
6に従来のコンパレータ本体を用いたA−D変換器を、
コンパレータ本体の入力バイアス電流がコンパレータ本
体の入力端子へ流入する様な構成で具体的に実現した例
をそれぞれ示す。
【0005】図5において、本回路は、pnp型トラン
ジスタQ1,Q2とnpn型トランジスタQ3〜Q6
と、抵抗R1,R2,R3,R4とを有する。ここで、
抵抗R1,R2,入力IN,出力OUT,電源VCC,
GNDは、図4で示されたものと、同一である。
ジスタQ1,Q2とnpn型トランジスタQ3〜Q6
と、抵抗R1,R2,R3,R4とを有する。ここで、
抵抗R1,R2,入力IN,出力OUT,電源VCC,
GNDは、図4で示されたものと、同一である。
【0006】図6において、トランジスタのpnp型と
npn型を入れかえた回路が示されており、これにとも
ない回路素子の接続関係も、変更されている。
npn型を入れかえた回路が示されており、これにとも
ない回路素子の接続関係も、変更されている。
【0007】図5の従来の回路において、入力端子電位
が、抵抗R1,R2の接点電位(以下基準点電位とい
う)より大きいときは、コンパレータ本体の入力バイア
ス電流が基準点から流出し、入力端子電位が基準点電位
より小さいときは基準点からの電流の流出入は生じな
い。
が、抵抗R1,R2の接点電位(以下基準点電位とい
う)より大きいときは、コンパレータ本体の入力バイア
ス電流が基準点から流出し、入力端子電位が基準点電位
より小さいときは基準点からの電流の流出入は生じな
い。
【0008】従って、入力(IN)端子電位の大きさに
依存して、基準点に接続される定電圧回路の負荷条件が
かわることになり、定電圧回路出力電位、すなわち基準
点電位は、定電圧回路の負荷安定度に依存して変動して
しまう。例えば、VCC=5V,R1=100kΩ,R
2=100kΩ,ISET=100μA,hFEQ2=
100とすると、入力端子電位が基準点電位より小さい
ときは、基準点への流出入電流はゼロであり、基準点電
位は2.5Vであるのに対し、入力端子電位が基準点電
位より大きいときは、基準点から流出するコンパレータ
本体の入力バイアス電流は、ISET/hFEQ2=1
μAとなり、基準点電位は2.45Vとなってしまう。
依存して、基準点に接続される定電圧回路の負荷条件が
かわることになり、定電圧回路出力電位、すなわち基準
点電位は、定電圧回路の負荷安定度に依存して変動して
しまう。例えば、VCC=5V,R1=100kΩ,R
2=100kΩ,ISET=100μA,hFEQ2=
100とすると、入力端子電位が基準点電位より小さい
ときは、基準点への流出入電流はゼロであり、基準点電
位は2.5Vであるのに対し、入力端子電位が基準点電
位より大きいときは、基準点から流出するコンパレータ
本体の入力バイアス電流は、ISET/hFEQ2=1
μAとなり、基準点電位は2.45Vとなってしまう。
【0009】ここで、hFEQ2は、pnp型トランジ
スタQ2の直流電流増幅率である。ISETは定電流源
の電流である。
スタQ2の直流電流増幅率である。ISETは定電流源
の電流である。
【0010】同様に、図6の回路においては、入力端子
電位が基準点電位より大きいとき、基準点からの電流の
流出入が生じないのに対し、入力端子電位が基準点電位
より小さいときは、基準点へ流入する電流が生じ、入力
条件に依存した基準点電位の変動が生じてしまう。
電位が基準点電位より大きいとき、基準点からの電流の
流出入が生じないのに対し、入力端子電位が基準点電位
より小さいときは、基準点へ流入する電流が生じ、入力
条件に依存した基準点電位の変動が生じてしまう。
【0011】以上のとおり、コンパレータ本体の入力状
態に依存した入力バイアス電流の有無は、コンパレータ
本体の入力端子に接続される外部回路の負荷条件の変動
として作用し、外部回路出力を変動させてしまうという
問題点がある。
態に依存した入力バイアス電流の有無は、コンパレータ
本体の入力端子に接続される外部回路の負荷条件の変動
として作用し、外部回路出力を変動させてしまうという
問題点がある。
【0012】
【課題を解決するための手段】本発明のコンパレータ
は、非反転入力端子に所定の入力信号が与えられ、反転
入力端子には予め設定された基準電位が与えられるコン
パレート手段の前記反転入力端子および接地電位間に接
続された定電流手段と、前記コンパレート手段の出力信
号に応答して前記定電流手段を電流が流れる活性状態ま
たは電流が流れない非活性状態のいずれかにする電流制
御手段とをさらに有し、前記所定の入力信号の電圧レベ
ルに応じて、前記基準電位に接続される前記コンパレー
ト手段の入力側トランジスタに入力バイアス電流が流れ
るときのみ前記電流制御手段を前記活性状態にして前記
入力バイアス電流を前記定電流手段に流出させ、前記入
力バイアス電流が流れないときは前記電流制御手段を前
記非活性状態にすることにより、前記基準電位の電位変
動を抑制することを特徴とする。また、前記反転入力端
子に第1の基準電位とこの第1の基準電位よりも高い第
2の基準電位が与えられて前記基準電位にヒシテリシス
幅を設けるとき、前記所定の入力信号の電圧レベルに応
じて、前記コンパレート手段の前記出力信号の極性とは
逆極性の出力信号により前記第1の基準電位を前記第2
の基準電位に、または前記前記第2の基準電位を前記第
1の基準電位に、それぞれ変位させる制御手段をさらに
有し、前記入力信号の電圧レベルが、前記基準電位より
も高いときは前記制御手段を活性化して前記基準電位を
前記第1の基準電位に設定し、前記基準電位よりも低い
ときは前記制御手段を非活性化して前記基準電位を前記
第2の基準電位に設定することにより、前記入力バイア
ス電流の影響を受けない前記ヒシテリシス幅の設定と前
記電流制御手段による基準電位の電位変動の抑制とを併
せて行う。さらに、前記定電流手段に電源電位から電流
を供給する第1の定電流源の電流量と前記コンパレータ
手段の第2の定電流源の電流量とが等しく、かつ前記第
1の定電流源の電流をエミッタに受けてベース電流を前
記定電流手段に供給するトランジスタおよび前記入力側
トランジスタそれぞれの電流増幅率を等しくすることも
できる。
は、非反転入力端子に所定の入力信号が与えられ、反転
入力端子には予め設定された基準電位が与えられるコン
パレート手段の前記反転入力端子および接地電位間に接
続された定電流手段と、前記コンパレート手段の出力信
号に応答して前記定電流手段を電流が流れる活性状態ま
たは電流が流れない非活性状態のいずれかにする電流制
御手段とをさらに有し、前記所定の入力信号の電圧レベ
ルに応じて、前記基準電位に接続される前記コンパレー
ト手段の入力側トランジスタに入力バイアス電流が流れ
るときのみ前記電流制御手段を前記活性状態にして前記
入力バイアス電流を前記定電流手段に流出させ、前記入
力バイアス電流が流れないときは前記電流制御手段を前
記非活性状態にすることにより、前記基準電位の電位変
動を抑制することを特徴とする。また、前記反転入力端
子に第1の基準電位とこの第1の基準電位よりも高い第
2の基準電位が与えられて前記基準電位にヒシテリシス
幅を設けるとき、前記所定の入力信号の電圧レベルに応
じて、前記コンパレート手段の前記出力信号の極性とは
逆極性の出力信号により前記第1の基準電位を前記第2
の基準電位に、または前記前記第2の基準電位を前記第
1の基準電位に、それぞれ変位させる制御手段をさらに
有し、前記入力信号の電圧レベルが、前記基準電位より
も高いときは前記制御手段を活性化して前記基準電位を
前記第1の基準電位に設定し、前記基準電位よりも低い
ときは前記制御手段を非活性化して前記基準電位を前記
第2の基準電位に設定することにより、前記入力バイア
ス電流の影響を受けない前記ヒシテリシス幅の設定と前
記電流制御手段による基準電位の電位変動の抑制とを併
せて行う。さらに、前記定電流手段に電源電位から電流
を供給する第1の定電流源の電流量と前記コンパレータ
手段の第2の定電流源の電流量とが等しく、かつ前記第
1の定電流源の電流をエミッタに受けてベース電流を前
記定電流手段に供給するトランジスタおよび前記入力側
トランジスタそれぞれの電流増幅率を等しくすることも
できる。
【0013】
【実施例】図1は本発明の一実施例のコンパレータを示
す回路図であり、図2,図3は図1の具体例を示す回路
図である。
す回路図であり、図2,図3は図1の具体例を示す回路
図である。
【0014】図1において、本実施例は、コンパレータ
本体C1と、電流量I0の定電流回路Jと、制御回路S
と、コンパレータ本体C1の反転入力(−)端子に接続
された抵抗R1,R2とを備えている。入力(IN)端
子は、コンパレータ本体C1の非反転入力(+)端子に
入力される。制御回路Sは、スイッチSWとコンパレー
タ本体C2とを有する。
本体C1と、電流量I0の定電流回路Jと、制御回路S
と、コンパレータ本体C1の反転入力(−)端子に接続
された抵抗R1,R2とを備えている。入力(IN)端
子は、コンパレータ本体C1の非反転入力(+)端子に
入力される。制御回路Sは、スイッチSWとコンパレー
タ本体C2とを有する。
【0015】本実施例は、コンパレータ本体C1の非反
転入力端子電位の大きさを、反転入力端子に接続された
定電圧回路出力電位と、比較出力させるA−D変換器に
おいて、反転入力端子に接続される定電圧回路を、VC
C−GND間に直列接続された抵抗器R1・R2の中点
電位として実現した実施例であり、反転入力端子に接続
された電流量I0の定電流回路J、および入力条件に応
じて定電流回路Jの動作・停止を選択する制御回路Sを
有している。
転入力端子電位の大きさを、反転入力端子に接続された
定電圧回路出力電位と、比較出力させるA−D変換器に
おいて、反転入力端子に接続される定電圧回路を、VC
C−GND間に直列接続された抵抗器R1・R2の中点
電位として実現した実施例であり、反転入力端子に接続
された電流量I0の定電流回路J、および入力条件に応
じて定電流回路Jの動作・停止を選択する制御回路Sを
有している。
【0016】図2において、図1の第1の具体例の回路
は、pnp型トランジスタQ1,Q2,Q10と、np
n型トランジスタQ3〜Q9と、抵抗R1,R2,R
3,R4,R5,R6と、2つの定電流(ISET)回
路と、入力,出力端子とを備えている。
は、pnp型トランジスタQ1,Q2,Q10と、np
n型トランジスタQ3〜Q9と、抵抗R1,R2,R
3,R4,R5,R6と、2つの定電流(ISET)回
路と、入力,出力端子とを備えている。
【0017】図2の具体例は、図1においてコンパレー
タ本体C1を、入力バイアス電流が入力端子から流出す
る様な構成で実現した場合、定電流回路J,制御回路S
を具体的に実現した例である。
タ本体C1を、入力バイアス電流が入力端子から流出す
る様な構成で実現した場合、定電流回路J,制御回路S
を具体的に実現した例である。
【0018】図2において、入力電位が、R1,R2の
接点電位(以下基準点電位という)より高いとき、すな
わちトランジスタQ1のベース電位が、トランジスタQ
2のベース電位より高いとき、トランジスタQ1のエミ
ッタ電流はゼロ,トランジスタQ2のエミッタ電流はI
SETとなり、トランジスタQ4,Q5,Q6はそれぞ
れ遮断,飽和,遮断し、出力電位レベルは高(Hig
h)レベルとなる。このとき、トランジスタQ2のベー
ス電流ISET/hFEQ2が基準点への流入電流とし
て発生する。加えて、入力電位が基準点電位より高いと
きは、トランジスタQ7は遮断し、ISETとトランジ
スタQ10により設定された定電流ISET/hFEQ
10は、トランジスタQ9のコレクタ電流すなわち基準
点からの流出電流として作用する。
接点電位(以下基準点電位という)より高いとき、すな
わちトランジスタQ1のベース電位が、トランジスタQ
2のベース電位より高いとき、トランジスタQ1のエミ
ッタ電流はゼロ,トランジスタQ2のエミッタ電流はI
SETとなり、トランジスタQ4,Q5,Q6はそれぞ
れ遮断,飽和,遮断し、出力電位レベルは高(Hig
h)レベルとなる。このとき、トランジスタQ2のベー
ス電流ISET/hFEQ2が基準点への流入電流とし
て発生する。加えて、入力電位が基準点電位より高いと
きは、トランジスタQ7は遮断し、ISETとトランジ
スタQ10により設定された定電流ISET/hFEQ
10は、トランジスタQ9のコレクタ電流すなわち基準
点からの流出電流として作用する。
【0019】ここで、トランジスタQ10のエミッタに
接続する定電流量ISETを、トランジスタQ1,Q2
のエミッタに接続する定電流量ISETと同量設定し、
さらにトランジスタQ10,Q2を同hFEトランジス
タで実現することにより、トランジスタQ9のコレクタ
電流とトランジスタQ2のベース電流は同値となり、基
準点への流出入電流はゼロとなる。
接続する定電流量ISETを、トランジスタQ1,Q2
のエミッタに接続する定電流量ISETと同量設定し、
さらにトランジスタQ10,Q2を同hFEトランジス
タで実現することにより、トランジスタQ9のコレクタ
電流とトランジスタQ2のベース電流は同値となり、基
準点への流出入電流はゼロとなる。
【0020】一方、入力電位が基準点電位より低いとき
は、トランジスタQ1のエミッタ電流はISET,トラ
ンジスタQ2のエミッタ電流はゼロとなり、トランジス
タQ4,Q5,Q6はそれぞれ飽和,遮断,飽和し、出
力電位レベルはLowとなる。このとき、トランジスタ
Q2のベース電流すなわち基準点への流入電流はゼロで
ある。加えて、入力電位が基準点電位より低いとき、ト
ランジスタQ7は飽和,トランジスタQ9は遮断し、基
準点からの流出電流もゼロとなり、基準点への流出入電
流はない。
は、トランジスタQ1のエミッタ電流はISET,トラ
ンジスタQ2のエミッタ電流はゼロとなり、トランジス
タQ4,Q5,Q6はそれぞれ飽和,遮断,飽和し、出
力電位レベルはLowとなる。このとき、トランジスタ
Q2のベース電流すなわち基準点への流入電流はゼロで
ある。加えて、入力電位が基準点電位より低いとき、ト
ランジスタQ7は飽和,トランジスタQ9は遮断し、基
準点からの流出電流もゼロとなり、基準点への流出入電
流はない。
【0021】例えば、VCC=5V,R1=100k
Ω,R2=100kΩ,ISET=100μA,hFE
Q2=100,hFEQ10=100とすると、入力電
位が基準点電位より低いとき、基準点への流出入電流は
ゼロであり、基準点電位は2.5Vである。
Ω,R2=100kΩ,ISET=100μA,hFE
Q2=100,hFEQ10=100とすると、入力電
位が基準点電位より低いとき、基準点への流出入電流は
ゼロであり、基準点電位は2.5Vである。
【0022】入力電位が基準点電位より高いときは、基
準点へ流入するコンパレータ本体の入力バイアス電流と
してISET/hFEQ2=1μAが発生するが、基準
点から流出するトランジスタQ9のコレクタ電流ISE
T/hFEQ10=1μAによりトランジスタQ2のベ
ース電流はトランジスタQ9のコレクタ電流となり、基
準点電位は2.5Vとなる。尚、hFEQ2はトランジ
スタQ2の電流増幅率,hFEQ10はトランジスタQ
10の電流増幅率である。
準点へ流入するコンパレータ本体の入力バイアス電流と
してISET/hFEQ2=1μAが発生するが、基準
点から流出するトランジスタQ9のコレクタ電流ISE
T/hFEQ10=1μAによりトランジスタQ2のベ
ース電流はトランジスタQ9のコレクタ電流となり、基
準点電位は2.5Vとなる。尚、hFEQ2はトランジ
スタQ2の電流増幅率,hFEQ10はトランジスタQ
10の電流増幅率である。
【0023】図3において、図1の第2の具体例の回路
は、図2の回路に、抵抗R3と、npn型トランジスタ
Q11と、抵抗R5とが付加されている。
は、図2の回路に、抵抗R3と、npn型トランジスタ
Q11と、抵抗R5とが付加されている。
【0024】図3は、本実施例によるコンパレータを用
い、基準点電位にヒステリシス幅を設けた実施例であ
り、入力状態に応じてトランジスタQ11は飽和/遮断
し、トランジスタQ2のベース電位すなわち基準点電位
をLow/Highと切換える構成である。
い、基準点電位にヒステリシス幅を設けた実施例であ
り、入力状態に応じてトランジスタQ11は飽和/遮断
し、トランジスタQ2のベース電位すなわち基準点電位
をLow/Highと切換える構成である。
【0025】すなわち、入力端子電位が基準点電位より
高いとき、出力電位はHighレベルとなるとともに、
トランジスタQ11は飽和し基準点電位はLowとな
り、入力端子電位が基準点電位より低いときは、出力電
位はLowレベルとなるとともに、トランジスタQ11
は遮断し、基準点電位はHighとなる様構成されてい
る。
高いとき、出力電位はHighレベルとなるとともに、
トランジスタQ11は飽和し基準点電位はLowとな
り、入力端子電位が基準点電位より低いときは、出力電
位はLowレベルとなるとともに、トランジスタQ11
は遮断し、基準点電位はHighとなる様構成されてい
る。
【0026】入力端子電位が基準点電位より高いとき、
基準点へ流入するコンパレータ本体の入力バイアス電流
はトランジスタQ9のコレクタ電流となるために、基準
点電位のLow電位は入力バイアス電流によらず、 (VCC−VCESATQ11)・R2/(R1+R2)+VCESATQ11 (ここで、VCESATQ11はトランジスタQ11の
C−E間飽和電圧)となる。
基準点へ流入するコンパレータ本体の入力バイアス電流
はトランジスタQ9のコレクタ電流となるために、基準
点電位のLow電位は入力バイアス電流によらず、 (VCC−VCESATQ11)・R2/(R1+R2)+VCESATQ11 (ここで、VCESATQ11はトランジスタQ11の
C−E間飽和電圧)となる。
【0027】入力端子電位が基準点電位より低いとき
は、基準点への流入電流,流出電流は、ともにゼロであ
り、基準点電位のHighレベルは、VCC・(R2+
R3)/(R1+R2+R3)となる。
は、基準点への流入電流,流出電流は、ともにゼロであ
り、基準点電位のHighレベルは、VCC・(R2+
R3)/(R1+R2+R3)となる。
【0028】従って、ヒステリシス幅は、VCC・(R
2+R3)・(R1+R2+R3)から、(VCC−V
CESATQ11)・R2/(R1+R2)+VCES
ATQ11を差しひいた値となり、コンパレータ本体の
入力バイアス電流に無関係に設定できる。
2+R3)・(R1+R2+R3)から、(VCC−V
CESATQ11)・R2/(R1+R2)+VCES
ATQ11を差しひいた値となり、コンパレータ本体の
入力バイアス電流に無関係に設定できる。
【0029】すなわち、ヒステリシス幅の決定要因か
ら、コンパレータの入力バイアス電流を削除することが
でき、例えば集積回路による実現時、製造上ばらつき要
因の削減ができる。
ら、コンパレータの入力バイアス電流を削除することが
でき、例えば集積回路による実現時、製造上ばらつき要
因の削減ができる。
【0030】このように、本発明によれば、コンパレー
タ本体の入力バイアス電流が、コンパレータ本体の入力
端子に接続される外部回路に及ぼす影響をなくすため
に、コンパレータ本体の入力バイアス電流と同量に設定
し、コンパレータ本体の入力端子に接続した定電流回
路、および定電流回路をコンパレータ本体の入力バイア
ス電流が発生したときのみ動作させ、コンパレータ本体
の入力バイアス電流がないときは停止する様に選択する
機能をもつ制御回路が得られる。
タ本体の入力バイアス電流が、コンパレータ本体の入力
端子に接続される外部回路に及ぼす影響をなくすため
に、コンパレータ本体の入力バイアス電流と同量に設定
し、コンパレータ本体の入力端子に接続した定電流回
路、および定電流回路をコンパレータ本体の入力バイア
ス電流が発生したときのみ動作させ、コンパレータ本体
の入力バイアス電流がないときは停止する様に選択する
機能をもつ制御回路が得られる。
【0031】
【発明の効果】以上説明した様に、本発明は、コンパレ
ータ本体の入力端子に、入力バイアス電流発生時のみ動
作する、入力バイアス電流を基準点に入出力させない回
路を設けることにより、入力バイアス電流がコンパレー
タ本体の入力端子に接続される外部回路出力に及ぼす影
響をなくすことができるという効果がある。
ータ本体の入力端子に、入力バイアス電流発生時のみ動
作する、入力バイアス電流を基準点に入出力させない回
路を設けることにより、入力バイアス電流がコンパレー
タ本体の入力端子に接続される外部回路出力に及ぼす影
響をなくすことができるという効果がある。
【図1】本発明の一実施例のコンパレータを示す回路図
である。
である。
【図2】図1の実施例の第1の具体例を示す回路図であ
る。
る。
【図3】図1の実施例の第2の具体例を示す回路図であ
る。
る。
【図4】従来のA−D変換コンパレータを示す回路図で
ある。
ある。
【図5】図4の第1の具体例を示す回路図である。
【図6】図4の第2の具体例を示す回路図である。
C,C1,C2 コンパレータ本体 R1,R2,…,R9 抵抗 S 制御回路 J,ISET 定電流回路 Q1〜Q11 トランジスタ OUT コンパレータ本体出力 IN コンパレータ本体入力
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03F 3/45 H03K 5/08
Claims (3)
- 【請求項1】 非反転入力端子に所定の入力信号が与え
られ、反転入力端子には予め設定された基準電位が与え
られるコンパレート手段の前記反転入力端子および接地
電位間に接続された定電流手段と、前記コンパレート手
段の出力信号に応答して前記定電流手段を電流が流れる
活性状態または電流が流れない非活性状態のいずれかに
する電流制御手段とをさらに有し、前記所定の入力信号
の電圧レベルに応じて、前記基準電位に接続される前記
コンパレート手段の入力側トランジスタに入力バイアス
電流が流れるときのみ前記電流制御手段を前記活性状態
にして前記入力バイアス電流を前記定電流手段に流出さ
せ、前記入力バイアス電流が流れないときは前記電流制
御手段を前記非活性状態にすることにより、前記基準電
位の電位変動を抑制することを特徴とするコンパレー
タ。 - 【請求項2】 前記反転入力端子に第1の基準電位とこ
の第1の基準電位よりも高い第2の基準電位が与えられ
て前記基準電位にヒシテリシス幅を設けるとき、前記所
定の入力信号の電圧レベルに応じて、前記コンパレート
手段の前記出力信号の極性とは逆極性の出力信号により
前記第1の基準電位を前記第2の基準電位に、または前
記第2の基準電位を前記第1の基準電位に、それぞれ変
位させる制御手段をさらに有し、前記入力信号の電圧レ
ベルが、前記基準電位よりも高いときは前記制御手段を
活性化して前記基準電位を前記第1の基準電位に設定
し、前記基準電位よりも低いときは前記制御手段を非活
性化して前記基準電位を前記第2の基準電位に設定する
ことにより、前記入力バイアス電流の影響を受けない前
記ヒシテリシス幅の設定と前記電流制御手段による基準
電位の電位変動の抑制とを併せて行う請求項1記載のコ
ンパレータ。 - 【請求項3】 前記定電流手段に電源電位から電流を供
給する第1の定電流源の電流量と前記コンパレータ手段
の第2の定電流源の電流量とが等しく、かつ前記第1の
定電流源の電流をエミッタに受けてベース電流を前記定
電流手段に供給するトランジスタおよび前記入力側トラ
ンジスタそれぞれの電流増幅率を等しくした請求項1ま
たは2記載のコンパレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05016016A JP3105682B2 (ja) | 1993-02-03 | 1993-02-03 | コンパレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05016016A JP3105682B2 (ja) | 1993-02-03 | 1993-02-03 | コンパレータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06232653A JPH06232653A (ja) | 1994-08-19 |
JP3105682B2 true JP3105682B2 (ja) | 2000-11-06 |
Family
ID=11904781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05016016A Expired - Fee Related JP3105682B2 (ja) | 1993-02-03 | 1993-02-03 | コンパレータ |
Country Status (1)
Country | Link |
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JP (1) | JP3105682B2 (ja) |
-
1993
- 1993-02-03 JP JP05016016A patent/JP3105682B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
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JPH06232653A (ja) | 1994-08-19 |
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