JP3784910B2 - 出力回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路(IC)として汎用化されている演算増幅器等に使用され、交流信号を扱うのに好適な出力回路に係り、特に、低電圧での出力電圧の確保及び消費電流の低減を図った出力回路に関するものである。
【0002】
【従来の技術】
従来、この種の出力回路としては、例えば、図2又は図3に示されたようなものがある。図2に示す出力回路は、正の電源9に接続された端子9aにnpn形トランジスタ1のコレクタが接続されており、そのエミッタは、出力端子6に接続されると共に、ダイオード接続されたnpn形トランジスタ28のコレクタ及びベースに接続されている。npn形トランジスタ1のベースと、そのエミッタに接続されたnpn形トランジスタ28のエミッタとの間には、トランジスタ25,26と抵抗27からなるいわゆるバイアス電圧発生回路が接続されている。
npn形トランジスタ1のエミッタに接続されたダイオード接続のnpn形トランジスタ28のエミッタと、バイアス電圧発生回路を構成するnpn形トランジスタ26のエミッタと、抵抗27の一端とは、共にnpn形トランジスタ5のコレクタに接続されており、このnpn形トランジスタ5のエミッタは、端子10aを介して負の電源10に接続されている一方、そのベースには、入力端子7を介して入力信号が印加されるようになっている。
pnp形トランジスタ12,13は、カレントミラー回路を構成するものであり、各々のエミッタは、共に端子10aを介して正の電源9に接続されており、pnp形トランジスタ12のベースとコレクタとは相互に接続されると共に、定電流源11を介して負の電源10に接続されるようになっている。一方、pnp形トランジスタ13のコレクタは、npn形トランジスタ1のベースに接続されており、カレントミラー回路を構成する2つのpnp形トランジスタ12,13のベースは、互いに接続されている。
【0003】
一方、図3に示す出力回路は、npn形トランジスタ1のコレクタが端子9aを介して正の電源9に接続されており、そのエミッタは、出力端子6に接続されていると共に、カレントミラー回路を構成する一方のnpn形トランジスタ30及び端子10aを介して負の電源10に接続されるようになっている。
また、npn形トランジスタ1のベースは、電流源として作用するpnp形トランジスタ13のコレクタと、npn形トランジスタ5のコレクタとに接続されている。このnpn形トランジスタ5のエミッタは、端子10aを介して負の電源10に接続されていると共に、そのベースには、入力端子7を介して入力信号が印加されるようになっている。
pnp形トランジスタ12,13及びnpn形トランジスタ30,31は、それぞれカレントミラー回路を構成するものであり、pnp形トランジスタ12,13のエミッタは、それぞれ正の電源9に接続されており、pnp形トランジスタ12のベースと接続されたコレクタは、定電流源11を介して負の電源10に接続されている。一方、npn形トランジスタ30,31のエミッタは、共に負の電源10に接続されており、npn形トランジスタ31のベースと接続されたコレクタは、定電流源29を介して正の電源9に接続されるようになっている。
【0004】
【発明が解決しようとする課題】
ところで、かかる構成の出力回路においては、最大出力振幅の点で、図2に示す回路は図3に示す回路よりその出力特性は劣り、低電圧動作では不利となるという問題があった。一方、図3の出力回路は、出力電流の条件により、消費電流が大きくなり、低消費電流化が困難であるという問題があった。以下、これらの特性について具体的に述べる。
図2に示す出力回路では、入力信号が大きくなり、npn形トランジスタ5のベース電流が増加すると、npn形トランジスタ5のコレクタ電流も増加するため、逆にnpn形トランジスタ1のベース電流が減少し、npn形トランジスタ1のエミッタに接続された出力端子6における出力信号は、負電源側に振れることとなり、このとき、負の最大出力振幅−Vomは、次式で表される。
【0005】
−Vom=Vee+Vsat5+Vbe28・・・(1)
【0006】
ここで、Vsat5はnpn形トランジスタ5の飽和電圧、Vbe28はnpn形トランジスタ28のベース・エミッタ間電圧、Veeは負の電源10の出力電圧である。
また、負の最大出力電流は、次式で表される。
【0007】
−I0max=Ib5×hfe・・・(2)
【0008】
ここで、Ib5はnpn形トランジスタ5の最大ベース電流、hfeはnpn形トランジスタ5の電流増幅率である。
【0009】
逆に、入力信号が小さくなり、npn形トランジスタ5のベース電流が減少すると、npn形トランジスタ1のベース電流が増加し、npn形トランジスタ1を通して、正電源9から負荷抵抗8に電流が供給され、出力端子6における出力信号は、正電源側に振れることとなり、このとき、正の最大出力電圧+Vomは、次式で与えられる。
【0010】
+Vom=VCC−Vsat13−Vbe1・・・(3)
【0011】
ここで、VCCは正の電源9の出力電圧、Vsat13はpnp形トランジスタ13の飽和電圧、Vbe1はnpn形トランジスタ1のベース・エミッタ間電圧である。
また、正の最大出力電流+I0maxは、次式で与えられる。
【0012】
+I0max=IC13×hfe・・・(4)
【0013】
ここで、IC13はpnp形トランジスタ13のコレクタ電流であり、hfeはnpn形トランジスタ1の電流増幅率であって、先の(2)式におけるnpn形トランジスタ5の電流増幅率と同一のものである。
そして、上記(1)、(3)式より最大出力振幅Vomは、次のように表される。
【0014】
Vom=VCC−Vee−2Vsat−2Vbe・・・(5)
【0015】
このように、最大出力振幅は、電源電圧(VCC−Vee)より(2Vsat+2Vbe)だけ振幅が小さくなり、電源電圧が低くなれば、VCC−Veeの電位差に占める2Vsat+2Vbeの電圧が相対的に大きくなり、低電圧動作では最大出力振幅が、その分小さくなるという問題がある。
例えば、図2において、電源電圧(VCC−Vee)を1.8V、Vsat=0.2V、Vbe=0.7Vとすると、最大出力振幅は、0Vとなり、現実には機能しないことになる。
【0016】
また、図2に示す出力回路の消費電流は、pnp形トランジスタ13のコレクタ電流IC13とトランジスタ28を流れるいわゆるアイドリング電流との和である。npn形トランジスタ25,26のベース・エミッタ間の電圧の和をVbiasとすると、アイドリング電流Iiは、次式で表される。
【0017】
Vbias=Vt×ln(Ii/IS1)+Vt×ln(Ii/IS28)
【0018】
ここで、Vtはサーマル電圧、IS1,IS28は逆方向飽和電流である。尚、lnは自然対数を意味する。
したがって、npn形トランジスタ25,26のベース・エミッタ間の電圧の和であるバイアス電圧Vbiasを制御することによって、アイドリング電流Iiを設定することができる。
【0019】
一方、図3に示す出力回路では、入力信号が大きくなり、npn形トランジスタ5のベース電流が増加していくと、npn形トランジスタ1のコレクタ電流が減少し、npn形トランジスタ30のコレクタ電流は一定であるため、出力端子6における出力信号は、負電源側に振れることとなる。このとき、負の最大出力振幅−Vomは、次式で表される。
【0020】
−Vom=Vee+Vsat30・・・(6)
【0021】
ここで、Vsat30はnpn形トランジスタ30の飽和電圧である。
また、負の最大出力電流−I0maxは、npn形トランジスタ30のコレクタ電流Ic30と同一であり、次式となる。
【0022】
−I0max=Ic30・・・(7)
【0023】
逆に、入力信号が小さくなり、npn形トランジスタ5のベース電流が減少すると、npn形トランジスタ1のコレクタ電流が増加し、負荷抵抗8に正の電源側から電流が供給され、出力端子6における出力信号は、正電源側に振れることとなる。このとき、正の最大出力電圧+Vomは、次式で表される。
【0024】
+Vom=VCC−Vsat13−Vbe1・・・(8)
【0025】
また、正の最大出力電流+I0maxは、次式で表される。
【0026】
+I0max=IC13×hfe−IC30・・・(9)
【0027】
したがって、上記(6)、(8)式より最大出力振幅Vomは、次式で与えられる。
【0028】
Vom=VCC−Vee−2Vsat−Vbe・・・(10)
【0029】
この最大出力振幅Vomを(5)式と比較すると、1Vbeだけ振幅が大きく、図3に示す回路の方が最大出力振幅の点では有利であることが解る。しかしながら、図3に示す回路の出力電流−I0maxは、図2に示す回路と比較すると、図2に示す回路では(2)式に示すようにトランジスタ5のベース電流I b5 がhfe倍されているのに対し、(7)式では、トランジスタ30のコレクタ電流IC30と同一である。従って、電流能力を大きくすると消費電流も増加してしまい、低消費電流化が困難であるという問題があった。
【0030】
本発明は、上記実情に鑑みてなされたもので、低電圧で動作させた場合でも極力大きな出力電圧を確保することができ、しかも低消費電流を実現した出力回路を提供するものである。
本発明の他の目的は、携帯用機器に適した消費電力が少なく、しかも、比較的大きな出力振幅が確保できる出力回路を提供することにある。
【0031】
【課題を解決するための手段】
請求項1記載の発明に係る出力回路は、正又は負の電源にコレクタが接続されると共に、出力端子にエミッタが接続された第1のトランジスタと、互いに接続されたベースとコレクタとが、電流源に接続されると共に、前記第1のトランジスタのベースに接続された第2のトランジスタと、前記第1のトランジスタのコレクタに接続された前記電源と逆極性の電源にエミッタが接続されると共に、ベースに入力信号が印加される第3のトランジスタと、前記第1のトランジスタのエミッタと前記出力端子との接続点に、一端を接続し、他端を前記第3のトランジスタのコレクタに接続した第1の抵抗素子と、前記第2のトランジスタのエミッタに一端を接続し、他端を前記第3のトランジスタのコレクタに接続した第2の抵抗素子とを設けてなるものである。
【0032】
かかる構成においては、この出力回路の最大出力振幅は、2つのトランジスタの飽和電圧と、1つのトランジスタのベース・エミッタ間電圧と、抵抗素子の電圧降下との和を電源電圧から差し引いた値になるため、抵抗素子の大きさを適宜に設定することによって最大出力振幅を従来より大きくとることが可能となる。
また、最大出力電流及びアイドリング電流も、抵抗素子の抵抗値の関数となるため、抵抗素子の大きさを適宜に設定することによって電流効率を向上させることができ、低消費電流化が可能となる。
【0033】
【発明の実施の形態】
以下、本発明の実施の形態について、図1を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、この発明の実施の形態における出力回路を適用した演算増幅器の回路構成について図1を参照しつつ説明する。
この演算増幅器40は、差動増幅回路50と、定電流源60と、位相補償回路70と、本発明の一実施の形態である出力回路としての出力増幅回路80とに大別されてなるもので、その動作を概括的に述べれば、定電流源60に接続されて動作する差動増幅回路40によって、2つの入力端子22、23に印加された信号の差分が増幅され、位相補償回路70で位相補正が施された後、出力増幅回路80による増幅を受けて出力端子6を介して負荷抵抗8に出力信号が出力されるようになっているものである。
【0034】
差動増幅回路50は、第4及び第5のpnp形トランジスタ15,16を中心に構成されてなるもので、第4及び第5のpnp形トランジスタ15,16のエミッタが相互に接続され、カレントミラー回路の一部を構成するトランジスタ14を介して正の電源9に接続された端子9aに接続される一方、第4及び第5のpnp形トランジスタ15,16のそれぞれのコレクタには、それぞれ負荷抵抗の代わりをするいわゆるアクテイブロードとしての第6及び第7のnpn形トランジスタ17,18が接続されており、これら第6及び第7のnpn形トランジスタ17,18のエミッタは、端子10aを介して負の電源10に接続されている。さらに、第4及び第5のpnp形トランジスタ15,16のベースには、入力信号が印加される入力端子22,23が接続されている。
この差動増幅回路50の出力信号は、第8のnpn形トランジスタ19によって増幅された後、出力端子24及び出力回路用入力端子7aを介して出力増幅回路80に入力されるようになっている。なお、第8のnpn形トランジスタ19のエミッタと負電源との間には、エミッタ抵抗20が接続されている。
また、この差動増幅回路50と出力増幅回路80との間には、位相補償回路70としてコンデンサ21が介在されており、差動増幅回路50の出力信号の位相を補償するようになっている。
【0035】
出力増幅回路80は、第1乃至第3のnpn形トランジスタ1,2,5を中心に構成されてなるもので、第1のnpn形トランジスタ1のコレクタは、端子9aを介して正の電源9に接続され、そのエミッタは、出力端子6に接続されている。また、第1のnpn形トランジスタ1のベースには、コレクタとベースとが互いに接続されダイオード接続された第2のnpn形トランジスタ2のベースが接続されており、このダイオード接続された第2のnpn形トランジスタ2のコレクタ及びベースは、電流源としてのカレントミラー回路を構成するpnp形トランジスタ13を介して正の電源9に接続された端子9aに接続されている。ここで、ダイオード接続された第2のnpn形トランジスタ2は、コレクタ電流をベースにそのまま帰還するように構成されており、この第2のnpn形トランジスタ2は、電流源に接続された負帰還のトランジスタとなっている。
さらに、第1のnpn形トランジスタ1及び第2のnpn形トランジスタ2のエミッタは、それぞれ抵抗3,4を介して、第3のnpn形トランジスタ5のコレクタに接続されていると共に、この第3のnpn形トランジスタ5のベースは、差動増幅回路50の出力端子24に接続された入力端子7に、そのエミッタは、負の電源10に接続された端子10aにそれぞれ接続されている。
【0036】
次に、上記構成における動作について説明する。
まず、差動増幅回路50に、出力端子24及び出力回路用入力端子7aを介して接続された出力増幅回路80は、差動増幅回路50の出力信号、すなわち出力増幅回路80の入力端子7に入力される信号が大きくなり、第3のnpn形トランジスタ5のベース電流が増加すると、この第3のnpn形トランジスタ5のコレクタ電流が増加する一方、第1のnpn形トランジスタ1のベース電流は減少し、出力端子6における出力信号は、負の電源側に振れることとなる。
そして、このときの負の最大出力振幅−Vomは、次式で表される。
【0037】
−Vom=Vee+Vsat5+R3×I0・・・(11)
【0038】
ここで、Vsat5はトランジスタ5の飽和電圧、R3は抵抗3の抵抗値、I0は抵抗R3及び負荷抵抗8を流れる電流値である。
また、負の最大出力電流−I0maxは、次式で表される。
【0039】
−I0max=Ib5×hfe・・・(12)
【0040】
ここで、Ib5は第3のnpn形トランジスタ5の最大ベース電流、hfeは第3のnpn形トランジスタ5の電流増幅率である。
したがって、負の最大出力電流−I0maxは、第3のnpn形トランジスタ5の最大ベース電流Ib5がhfe倍されており、前述した従来の図3の回路のように終段のコクレタ電流そのものが最大出力電流となるようなことがなく、電流の利用効率がよく、消費電流に関する問題はない。
【0041】
逆に、差動増幅回路50の出力信号、すなわち出力増幅回路80の入力端子7に入力される信号が小さくなり、第3のnpn形トランジスタ5のベース電流が減少すると、この第3のnpn形トランジスタ5のコレクタ電流が減少するため、第1のnpn形トランジスタ1のベース電流が増加して、第1のnpn形トランジスタ1のコレクタ電流が増加し、第1のnpn形トランジスタ1を通して、負荷抵抗8へ流れ出るため、出力信号は正電源9側に振れることとなる。そして、このとき、最大出力電圧+Vomは、次式で与えられる。
【0042】
+Vom=VCC−Vsat13−Vbe1・・・(13)
【0043】
したがって、(11)、(13)式より、最大出力振幅Vomは、次式で与えられる。
【0044】
Vom=VCC−Vee−2Vsat−Vbe−R3×I0・・・(14)
【0045】
したがって、この(14)式から、この発明の実施の形態における出力増幅回路80では、抵抗3の抵抗値R3を適切に選択することにより、従来の最大出力振幅を示す(5)式に比して大きな振幅を得ることができるということができる。
また、正の最大出力電流+I0maxは、第3のnpn形トランジスタ5がオフし、トランジスタ13の全電流が第2のnpn形トンラジスタ2、抵抗4、抵抗3を通して出力端子6に流れるときの電流であるが、このとき、第1のnpn形トランジスタ1のベース・エミッタ間電圧が、第2のnpn形トランジスタ2のベース・エミッタ間電圧と、抵抗3,4の電圧降下との和に等しくなるという関係より、次式が成り立つ。
【0046】
Vt×ln(I0max/IS1)=Vt×ln(IC13/IS2)+IC13(R3+R4)・・・(15)
【0047】
なお、ここでは、ベース電流の誤差を無視している。
そして、この(15)式を+I0maxについて解くと、下記する(16)式が得られる。
【0048】
+I0max=(IS1/IS2)×IC13×Exp{IC13×(R3+R4)/Vt}・・・(16)
【0049】
この(16)式からは、正の最大出力電流+I0maxは、(I S1 /I S2 )を大きくする、すなわち第1のnpn形トランジスタ1のエミッタの面積を第2のnpn形トランジスタ2のエミッタの面積より大きく設定するか、または、R3+R4を大きく設定することにより、トランジスタ13のコレクタ電流IC13を増加させなくても、出力電流能力を向上させることができる。
【0050】
次に、アイドリング電流について考察する。
アイドリング電流をIiとおき、第1のnpn形トランジスタ1のベース・エミッタ間の電圧と抵抗3の電圧降下の和と、第2のnpn形トランジスタ2のベース・エミッタ間の電圧と抵抗4の電圧降下の和とが等しくなるという関係より、次式が成り立つ。
【0051】
Vt×ln(IC13/IS2)+IC13×R4=Vt×ln(Ii/IS1)+Ii×R3・・・(17)
【0052】
この(17)式から、アイドリング電流Iiは、ISと抵抗3,4の関数になるということができる。
例えば、第1のnpn形トランジスタ1の面積を、第2のnpn形トランジスタ2の面積より大きくすると、アイドリング電流が増加する反面、電流能力を向上させることができる。また、抵抗3を大きくすると、最大出力振幅が小さくなる反面、アイドリング電流を減少させることができる。
一方、抵抗4を大きくすると、アイドリング電流が増加する反面、電流能力を向上させることができる。
以上の関係があるため、抵抗3,4の値として適切な値を選択することにより、アイドリング電流を適切な値に設定でき、消費電流の増加を抑えることができる。
【0053】
なお、前記の実施の形態では、抵抗4を用いた場合について説明したが、この抵抗4は無くても効果が得られるため、省略してもよいが、(15)式に示すように、正の最大出力電流+I0maxは、R3+R4の指数関数に比例するため、抵抗4が無い場合と比較すると、抵抗4を用いた場合の方がトランジスタ1の面積を小さくすることができる。
また、前記の実施の形態では、トランジスタとしてバイポーラトランジスタを用いた場合について説明したが、これに限定されるものではなく、電界効果トランジスタ等の他の構造のトランジスタを用いても勿論よいものである。
【0054】
【発明の効果】
以上、述べたように、本発明によれば、出力回路において、第1のトランジスタと、出力回路の入力段をなす第3のトランジスタとを抵抗素子を介して接続するように構成することにより、低電圧で動作させた場合でも出力電圧を確保することができ、しかも低消費電流を実現することができる。したがって、特に、比較的低い電源電圧しか用いることができないような携帯用機器においては、従来に比して低い電源であっても充分な出力電圧を確保することができ、しかも低消費電流を実現することができるので、電源の長寿命化が可能となり、携帯用機器の実用性をより向上させることができる。
【図面の簡単な説明】
【図1】図1は本発明の実施の形態における演算増幅器に適用された出力回路を示す回路図である。
【図2】図2は従来の出力回路の一回路構成例を示す回路図である。
【図3】図3は従来の出力回路の他の回路構成例を示す回路図である。
【符号の説明】
1…第1のトランジスタ
2…第2のトランジスタ
3…抵抗
4…抵抗
5…第3のトランジスタ
Claims (1)
- 正又は負の電源にコレクタが接続されると共に、出力端子にエミッタが接続された第1のトランジスタと、
互いに接続されたベースとコレクタとが、電流源に接続されると共に、前記第1のトランジスタのベースに接続された第2のトランジスタと、
前記第1のトランジスタのコレクタに接続された前記電源と逆極性の電源にエミッタが接続されると共に、ベースに入力信号が印加される第3のトランジスタと、
前記第1のトランジスタのエミッタと前記出力端子との接続点に、一端を接続し、他端を前記第3のトランジスタのコレクタに接続した第1の抵抗素子と、
前記第2のトランジスタのエミッタに一端を接続し、他端を前記第3のトランジスタのコレクタに接続した第2の抵抗素子とを設けたことを特徴とする出力回路。
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