JP3097741B2 - クロック信号発生回路、及び、通信システム - Google Patents
クロック信号発生回路、及び、通信システムInfo
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- JP3097741B2 JP3097741B2 JP09248693A JP24869397A JP3097741B2 JP 3097741 B2 JP3097741 B2 JP 3097741B2 JP 09248693 A JP09248693 A JP 09248693A JP 24869397 A JP24869397 A JP 24869397A JP 3097741 B2 JP3097741 B2 JP 3097741B2
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- clock signal
- internal clock
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【0001】
【発明の属する技術分野】本発明は、クロック信号生成
回路、及び、当該クロック信号生成回路を含む通信シス
テムに関する。
回路、及び、当該クロック信号生成回路を含む通信シス
テムに関する。
【0002】
【従来の技術】一般に、この種の通信システムは、送信
側及び受信側とを備え、送信側と受信側とを同期的に動
作させることより、ディジタル信号を送信側から受信側
へ転送するのに使用される。以下では、これら送信側及
び受信側は、それぞれ互いに異なる半導体チップ上に構
成されているものとして説明するが、本発明は、何等、
これに限定されるものではない。
側及び受信側とを備え、送信側と受信側とを同期的に動
作させることより、ディジタル信号を送信側から受信側
へ転送するのに使用される。以下では、これら送信側及
び受信側は、それぞれ互いに異なる半導体チップ上に構
成されているものとして説明するが、本発明は、何等、
これに限定されるものではない。
【0003】このような通信システムにおいて、送信側
から送信されたディジタル信号を受信側で再生するため
には、送信側におけるクロック信号を受信側で抽出し
て、送信側と受信側とを同期的に動作させる必要があ
る。このため、送信側及び受信側には、クロック信号を
送信及び受信するためのインタフェースが設けられてい
るのが普通である。
から送信されたディジタル信号を受信側で再生するため
には、送信側におけるクロック信号を受信側で抽出し
て、送信側と受信側とを同期的に動作させる必要があ
る。このため、送信側及び受信側には、クロック信号を
送信及び受信するためのインタフェースが設けられてい
るのが普通である。
【0004】また、クロック信号を送信側から受信側へ
転送するインタフェースとして、10〜20MHz程度
の低速クロック信号を転送すべきディジタル信号とは別
に、送信側及び受信側の双方に送出するものがある。こ
の構成においては、送信側及び受信側は、それぞれ低速
クロックをPLL等を用いて逓倍することにより、互い
に周波数の一致した送信クロック信号及び受信クロック
信号を得ることができる。しかしながら、このインタフ
ェースは、10〜20MHz程度の低速クロックに限ら
れ、最近要望の高い200〜300MHzの高速クロッ
ク信号に適用した場合には、波形の劣化及び反射の問題
が生じてしまうため、上記した高速クロック信号には、
適用できない状況にある。
転送するインタフェースとして、10〜20MHz程度
の低速クロック信号を転送すべきディジタル信号とは別
に、送信側及び受信側の双方に送出するものがある。こ
の構成においては、送信側及び受信側は、それぞれ低速
クロックをPLL等を用いて逓倍することにより、互い
に周波数の一致した送信クロック信号及び受信クロック
信号を得ることができる。しかしながら、このインタフ
ェースは、10〜20MHz程度の低速クロックに限ら
れ、最近要望の高い200〜300MHzの高速クロッ
ク信号に適用した場合には、波形の劣化及び反射の問題
が生じてしまうため、上記した高速クロック信号には、
適用できない状況にある。
【0005】他方、送信側及び受信側とを高速クロック
信号によって動作させるインタフェースとして、送信側
のクロック信号に同期して、送信側からの送信ディジタ
ル信号を受信側に送出するものがある。このインターフ
ェースは、高速クロック信号を送信側から受信側に転送
できる。
信号によって動作させるインタフェースとして、送信側
のクロック信号に同期して、送信側からの送信ディジタ
ル信号を受信側に送出するものがある。このインターフ
ェースは、高速クロック信号を送信側から受信側に転送
できる。
【0006】
【発明が解決しようとする課題】しかしながら、高速ク
ロック信号に同期して、送信ディジタル信号を送信する
インターフェースでは、受信側に、受信されたディジタ
ル信号からクロック信号を抽出するためのクロックリカ
バリ回路が必要である。また、送信ディジタル信号中
に、0或いは1の連続が有った場合、受信側におけるク
ロック信号が不安定になってしまう。換言すれば、ディ
ジタル信号を送信クロック信号に同期して送信するこの
インターフェースは、ディジタルによって受信クロック
信号の安定性が変動するデータ依存性を有していると言
う欠点がある。
ロック信号に同期して、送信ディジタル信号を送信する
インターフェースでは、受信側に、受信されたディジタ
ル信号からクロック信号を抽出するためのクロックリカ
バリ回路が必要である。また、送信ディジタル信号中
に、0或いは1の連続が有った場合、受信側におけるク
ロック信号が不安定になってしまう。換言すれば、ディ
ジタル信号を送信クロック信号に同期して送信するこの
インターフェースは、ディジタルによって受信クロック
信号の安定性が変動するデータ依存性を有していると言
う欠点がある。
【0007】また、この種のインターフェースとして、
特開平7−202874号公報(以下、引用例と呼ぶ)
には、受信側にクロック信号抽出回路を設けた構成が開
示されている。このクロック信号抽出回路は、周波数補
正用の主ループ及び位相補正用のもう一つのループとを
備え、これら2つのフィードバックループにより、ロー
カル発振器を電圧制御して、受信ディジタル信号にロッ
クした受信クロック信号を抽出できる。
特開平7−202874号公報(以下、引用例と呼ぶ)
には、受信側にクロック信号抽出回路を設けた構成が開
示されている。このクロック信号抽出回路は、周波数補
正用の主ループ及び位相補正用のもう一つのループとを
備え、これら2つのフィードバックループにより、ロー
カル発振器を電圧制御して、受信ディジタル信号にロッ
クした受信クロック信号を抽出できる。
【0008】しかしながら、引用例に示されたインタフ
ェースにおいても、送信されるディジタル信号、即ち、
データ信号に依存して、受信クロック信号の安定性が変
動すること、並びに、受信クロック信号のデータ依存性
を改善することについて、何等、指摘していない。
ェースにおいても、送信されるディジタル信号、即ち、
データ信号に依存して、受信クロック信号の安定性が変
動すること、並びに、受信クロック信号のデータ依存性
を改善することについて、何等、指摘していない。
【0009】本発明の目的は、受信クロック信号がデー
タ信号によって影響を受けることがなく、且つ、高速ク
ロック信号を送信側及び受信側に与えることができるイ
ンターフェースを提供することである。
タ信号によって影響を受けることがなく、且つ、高速ク
ロック信号を送信側及び受信側に与えることができるイ
ンターフェースを提供することである。
【0010】本発明の他の目的は、上記動作を行うこと
ができるインターフェースを送信側及び受信側に備えた
通信システムを提供することである。
ができるインターフェースを送信側及び受信側に備えた
通信システムを提供することである。
【0011】本発明の更に他の目的は、高速クロック信
号に対応でき、したがって、反射及び波形の劣化等の無
い通信システムを提供することである。
号に対応でき、したがって、反射及び波形の劣化等の無
い通信システムを提供することである。
【0012】本発明の他の目的は、クロック信号の周波
数だけでなく、位相をも個別に調整できるクロック信号
発生回路を提供することである。
数だけでなく、位相をも個別に調整できるクロック信号
発生回路を提供することである。
【0013】
【課題を解決するための手段】本発明の一実施の形態に
よれば、入力データ信号と基準クロック信号とを受け、
内部クロック信号を発生して前記入力データ信号を受信
する受信装置において、前記入力データ信号が与えられ
る位相調整部と、前記基準クロック信号を受けて動作す
る周波数比較部とを有すると共に、前記位相調整部と前
記周波数比較部に接続され、第1の内部クロック信号に
対して、時間遅延の少ない第2の内部クロック信号を生
成する可変遅延回路と、第2の内部クロック信号を受
け、予め定められた時間だけ遅延させることにより、前
記第1の内部クロック信号を発生する手段とを有し、第
1及び第2の内部クロック信号を前記内部クロック信号
として発生するリングオッシレータを備え、前記位相調
整部は、前記入力データ信号、及び、前記第1及び第2
の内部クロック信号を受け、前記第1及び第2の内部ク
ロック信号の幅を調整するために、前記第1及び第2の
内部クロック信号の位相を進めるための第1の位相調整
信号、及び、前記第1及び第2の内部クロック信号の位
相を遅らせるための第2の位相調整信号を出力する回路
を有し、前記回路は、前記第1及び第2の内部クロック
信号の位相を進める際、第1の位相調整信号を前記リン
グオッシレータに送出して、前記第1及び第2の内部ク
ロック信号の幅を相対的に狭くする一方、前記第1及び
第2の内部クロック信号の位相を遅らせる際、第2の位
相調整信号を前記リングオッシレータに送出して、前記
第1及び第2の内部クロック信号の幅を相対的に広くす
る回路によって構成され、前記周波数比較部は、前記基
準クロック信号と前記第1の内部クロック信号とを比較
して、比較結果に応じて、前記内部クロック信号の周波
数における増減を指示する周波数誤差信号を発生する回
路構成を備え、これによって、前記内部クロック信号の
位相を各パルス毎に調整できることを特徴とする受信装
置が得られる。
よれば、入力データ信号と基準クロック信号とを受け、
内部クロック信号を発生して前記入力データ信号を受信
する受信装置において、前記入力データ信号が与えられ
る位相調整部と、前記基準クロック信号を受けて動作す
る周波数比較部とを有すると共に、前記位相調整部と前
記周波数比較部に接続され、第1の内部クロック信号に
対して、時間遅延の少ない第2の内部クロック信号を生
成する可変遅延回路と、第2の内部クロック信号を受
け、予め定められた時間だけ遅延させることにより、前
記第1の内部クロック信号を発生する手段とを有し、第
1及び第2の内部クロック信号を前記内部クロック信号
として発生するリングオッシレータを備え、前記位相調
整部は、前記入力データ信号、及び、前記第1及び第2
の内部クロック信号を受け、前記第1及び第2の内部ク
ロック信号の幅を調整するために、前記第1及び第2の
内部クロック信号の位相を進めるための第1の位相調整
信号、及び、前記第1及び第2の内部クロック信号の位
相を遅らせるための第2の位相調整信号を出力する回路
を有し、前記回路は、前記第1及び第2の内部クロック
信号の位相を進める際、第1の位相調整信号を前記リン
グオッシレータに送出して、前記第1及び第2の内部ク
ロック信号の幅を相対的に狭くする一方、前記第1及び
第2の内部クロック信号の位相を遅らせる際、第2の位
相調整信号を前記リングオッシレータに送出して、前記
第1及び第2の内部クロック信号の幅を相対的に広くす
る回路によって構成され、前記周波数比較部は、前記基
準クロック信号と前記第1の内部クロック信号とを比較
して、比較結果に応じて、前記内部クロック信号の周波
数における増減を指示する周波数誤差信号を発生する回
路構成を備え、これによって、前記内部クロック信号の
位相を各パルス毎に調整できることを特徴とする受信装
置が得られる。
【0014】本発明の別の実施の形態によれば、ディジ
タル信号を送信する送信部と、当該ディジタル信号を受
信する受信部とを備えた通信システムにおいて、前記送
信部及び前記受信部には、同一の基準クロック信号が与
えられており、前記送信部は、前記基準クロック信号を
受けて、逓倍された送信側内部クロックを発生する手段
と、前記送信側内部クロックに同期して、前記ディジタ
ル信号を前記基準クロック信号と共に送信する送信装置
を有し、他方、前記受信部は、前記ディジタル信号を入
力データ信号として受ける位相調整部と、前記基準クロ
ック信号を受けて動作する周波数比較部とを有すると共
に、第1の内部クロック信号に対して時間遅延の少ない
第2の内部クロック信号を生成する可変遅延回路と、第
2の内部クロック信号を受け、予め定められた時間だけ
遅延させ、前記第1の内部クロック信号を生成する手段
とを有するリングオッシレータとを備え、前記位相調整
部は、前記入力データ信号、及び、前記第1及び第2の
内部クロック信号を受け、前記第1及び第2の内部クロ
ック信号の幅を調整するために、前記内部クロック信号
の位相を進めるための第1の位相調整信号、及び、前記
内部クロック信号の位相を遅らせるための第2の位相調
整信号を出力する回路を有し、前記回路は、前記第1及
び第2の内部クロック信号の位相を進める際、第1の位
相調整信号を前記リングオッシレータに送出して、前記
第1及び第2の内部クロック信号の幅を相対的に狭くす
る一方、前記第1及び第2の内部クロック信号の位相を
遅らせる際、第2の位相調整信号を前記リングオッシレ
ータに送出して、前記第1及び第2の内部クロック信号
の幅を相対的に広くする回路によって構成され、前記周
波数比較部は、前記基準クロック信号と前記第1の内部
クロック信号とを比較して、比較結果に応じて、前記内
部クロック信号の周波数における増減を指示する周波数
誤差信号を発生する回路構成を備え、これによって、前
記第1の内部クロック信号の位相を各パルス毎に調整で
きることを特徴とする通信システムが得られる。
タル信号を送信する送信部と、当該ディジタル信号を受
信する受信部とを備えた通信システムにおいて、前記送
信部及び前記受信部には、同一の基準クロック信号が与
えられており、前記送信部は、前記基準クロック信号を
受けて、逓倍された送信側内部クロックを発生する手段
と、前記送信側内部クロックに同期して、前記ディジタ
ル信号を前記基準クロック信号と共に送信する送信装置
を有し、他方、前記受信部は、前記ディジタル信号を入
力データ信号として受ける位相調整部と、前記基準クロ
ック信号を受けて動作する周波数比較部とを有すると共
に、第1の内部クロック信号に対して時間遅延の少ない
第2の内部クロック信号を生成する可変遅延回路と、第
2の内部クロック信号を受け、予め定められた時間だけ
遅延させ、前記第1の内部クロック信号を生成する手段
とを有するリングオッシレータとを備え、前記位相調整
部は、前記入力データ信号、及び、前記第1及び第2の
内部クロック信号を受け、前記第1及び第2の内部クロ
ック信号の幅を調整するために、前記内部クロック信号
の位相を進めるための第1の位相調整信号、及び、前記
内部クロック信号の位相を遅らせるための第2の位相調
整信号を出力する回路を有し、前記回路は、前記第1及
び第2の内部クロック信号の位相を進める際、第1の位
相調整信号を前記リングオッシレータに送出して、前記
第1及び第2の内部クロック信号の幅を相対的に狭くす
る一方、前記第1及び第2の内部クロック信号の位相を
遅らせる際、第2の位相調整信号を前記リングオッシレ
ータに送出して、前記第1及び第2の内部クロック信号
の幅を相対的に広くする回路によって構成され、前記周
波数比較部は、前記基準クロック信号と前記第1の内部
クロック信号とを比較して、比較結果に応じて、前記内
部クロック信号の周波数における増減を指示する周波数
誤差信号を発生する回路構成を備え、これによって、前
記第1の内部クロック信号の位相を各パルス毎に調整で
きることを特徴とする通信システムが得られる。
【0015】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【0016】図1を参照すると、本発明の一実施の形態
に係る通信システムは、送信側装置11及び受信側装置
12とを備え、図示された送信側装置11及び受信側装
置12は、それぞれ半導体チップ内に、LSI回路の形
で形成されている。図示された例では、送信側及び受信
側装置11及び12には、25〜50MHz程度の基準
クロック信号RCLKが図示されない基準クロック発生
器から与えられている。尚、基準クロック信号RCLK
は200〜300MHzの高速クロック信号であっても
良い。
に係る通信システムは、送信側装置11及び受信側装置
12とを備え、図示された送信側装置11及び受信側装
置12は、それぞれ半導体チップ内に、LSI回路の形
で形成されている。図示された例では、送信側及び受信
側装置11及び12には、25〜50MHz程度の基準
クロック信号RCLKが図示されない基準クロック発生
器から与えられている。尚、基準クロック信号RCLK
は200〜300MHzの高速クロック信号であっても
良い。
【0017】図1において、送信側装置11は、基準ク
ロック信号RCLKを受けて、周波数変換して、逓倍さ
れたクロック信号(CLK)を送信側内部クロック信号
として送出するディジタルPLL(DPLL)111
と、逓倍クロック信号(CLK)を受ける送信部112
とを備えている。ここで、送信部112は、単一のディ
レイフリップフロップ(DF)によって特徴づけられて
おり、当該DFからは、逓倍クロック信号(CLK)に
同期して、図示されない部分からのデータ信号(ディジ
タル信号)が、受信側装置12に送出される。これらD
PLL111及び送信部112は出力側のインタフェー
スを構成している。
ロック信号RCLKを受けて、周波数変換して、逓倍さ
れたクロック信号(CLK)を送信側内部クロック信号
として送出するディジタルPLL(DPLL)111
と、逓倍クロック信号(CLK)を受ける送信部112
とを備えている。ここで、送信部112は、単一のディ
レイフリップフロップ(DF)によって特徴づけられて
おり、当該DFからは、逓倍クロック信号(CLK)に
同期して、図示されない部分からのデータ信号(ディジ
タル信号)が、受信側装置12に送出される。これらD
PLL111及び送信部112は出力側のインタフェー
スを構成している。
【0018】一方、受信側装置12は、受信部121及
びDF/F122によって特徴づけられた受信側インタ
フェースを備え、図示された受信部121は、周波数比
較部21、ビット位相比較部22、及び、リングオッシ
レータ部23によって構成されている。周波数比較部2
1は、リングオッシレータ23によって、後述するよう
に、発生される受信側内部クロック信号CLKa(以
下、第1の内部クロック信号と呼ぶ)と、送信側装置1
1にも与えられている基準クロック信号RCLKとを比
較して、両者の周波数差に応じて、周波数アップ信号F
UP及び周波数ダウン信号FDNをリングオッシレータ
23に送出する。これら周波数アップ信号FUP及び周
波数ダウン信号FDNは、周波数差をあらわすディジタ
ル信号であり、それぞれ受信側内部クロック信号の周波
数を上昇及び低下させる。このような周波数比較部21
自体は公知であるので、ここでは、詳述しない。
びDF/F122によって特徴づけられた受信側インタ
フェースを備え、図示された受信部121は、周波数比
較部21、ビット位相比較部22、及び、リングオッシ
レータ部23によって構成されている。周波数比較部2
1は、リングオッシレータ23によって、後述するよう
に、発生される受信側内部クロック信号CLKa(以
下、第1の内部クロック信号と呼ぶ)と、送信側装置1
1にも与えられている基準クロック信号RCLKとを比
較して、両者の周波数差に応じて、周波数アップ信号F
UP及び周波数ダウン信号FDNをリングオッシレータ
23に送出する。これら周波数アップ信号FUP及び周
波数ダウン信号FDNは、周波数差をあらわすディジタ
ル信号であり、それぞれ受信側内部クロック信号の周波
数を上昇及び低下させる。このような周波数比較部21
自体は公知であるので、ここでは、詳述しない。
【0019】次に、図2を参照すると、図1に示された
リングオッシレータ23が、より具体的に示されてい
る。図示されたリングオッシレータ23には、周波数比
較部21から、周波数アップ信号FUP及び周波数ダウ
ン信号FDNが与えられると共に、ビット調整部22か
ら、位相を進めるための第1の位相調整信号(UP)、
及び、位相を遅らせるための第2の位相調整信号(D
N)が与えられている。これら第1及び第2の位相調整
信号(UP)及び(DN)は、後述するように、ビット
調整部22によって生成される。
リングオッシレータ23が、より具体的に示されてい
る。図示されたリングオッシレータ23には、周波数比
較部21から、周波数アップ信号FUP及び周波数ダウ
ン信号FDNが与えられると共に、ビット調整部22か
ら、位相を進めるための第1の位相調整信号(UP)、
及び、位相を遅らせるための第2の位相調整信号(D
N)が与えられている。これら第1及び第2の位相調整
信号(UP)及び(DN)は、後述するように、ビット
調整部22によって生成される。
【0020】図示されたリングオッシレータ23は、第
1の内部クロック信号CLKa、当該第1の内部クロッ
ク信号CLKaと第1の位相調整信号(UP)とのアン
ドを取るアンドゲートと、このアンドゲート出力信号と
第2の位相調整信号(DN)とのオアを取るオアゲート
とを備え、このオアゲートの出力信号は可変遅延回路3
5に供給される。また、この可変遅延回路35には、周
波数調整部21から周波数アップ信号FUP及び周波数
ダウン信号FDNが与えられており、ここでは、周波数
調整の結果、可変遅延回路35からは、予め定められた
周波数を有する第2の内部クロック信号CLKbが出力
されている。可変遅延回路35から出力される第2の内
部クロック信号CLKbは固定遅延部及びインバータに
より、遅延及び反転され、第1の内部クロック信号CL
Kaとして、ビット位相調整部22、アンドゲート、及
び周波数比較部21に送出されている。したがって、第
2の内部クロック信号CLKbは、第1の内部クロック
信号CLKaに比較して、遅延の少ないクロック信号で
あることが分かる。
1の内部クロック信号CLKa、当該第1の内部クロッ
ク信号CLKaと第1の位相調整信号(UP)とのアン
ドを取るアンドゲートと、このアンドゲート出力信号と
第2の位相調整信号(DN)とのオアを取るオアゲート
とを備え、このオアゲートの出力信号は可変遅延回路3
5に供給される。また、この可変遅延回路35には、周
波数調整部21から周波数アップ信号FUP及び周波数
ダウン信号FDNが与えられており、ここでは、周波数
調整の結果、可変遅延回路35からは、予め定められた
周波数を有する第2の内部クロック信号CLKbが出力
されている。可変遅延回路35から出力される第2の内
部クロック信号CLKbは固定遅延部及びインバータに
より、遅延及び反転され、第1の内部クロック信号CL
Kaとして、ビット位相調整部22、アンドゲート、及
び周波数比較部21に送出されている。したがって、第
2の内部クロック信号CLKbは、第1の内部クロック
信号CLKaに比較して、遅延の少ないクロック信号で
あることが分かる。
【0021】ここで、図3をも参照して、図2に示され
たリングオッシレータ23の動作を説明すると、第1及
び第2の位相調整信号(UP)及び(DN)が無い場
合、図3の最上段に示されているように、一定周期で、
一定幅の第2の内部クロック信号CLKaが可変遅延回
路35、固定遅延部、及び、インバータを介して出力さ
れている。この時、第1の位相調整信号(UP)が、図
3の第2番目の列に示されているように、第2の内部ク
ロック信号CLKbに対して出力されると、対応する第
2の内部クロック信号CLKbの幅は、図3の第3番目
の列に示されているように、第1の位相調整信号(U
P)と重なる部分だけ狭くなる。この結果として、第1
の位相調整信号(UP)を受けた時の第2及び第1の内
部クロック信号CLKb及びCLKaの位相は進められ
ることになる。
たリングオッシレータ23の動作を説明すると、第1及
び第2の位相調整信号(UP)及び(DN)が無い場
合、図3の最上段に示されているように、一定周期で、
一定幅の第2の内部クロック信号CLKaが可変遅延回
路35、固定遅延部、及び、インバータを介して出力さ
れている。この時、第1の位相調整信号(UP)が、図
3の第2番目の列に示されているように、第2の内部ク
ロック信号CLKbに対して出力されると、対応する第
2の内部クロック信号CLKbの幅は、図3の第3番目
の列に示されているように、第1の位相調整信号(U
P)と重なる部分だけ狭くなる。この結果として、第1
の位相調整信号(UP)を受けた時の第2及び第1の内
部クロック信号CLKb及びCLKaの位相は進められ
ることになる。
【0022】他方、第2の位相調整信号(DN)が図3
の第4番目の列に示されているように、第2の内部クロ
ック信号CLKbに対して出力されると、対応する第2
の内部クロック信号CLKbの幅は、図3の第5番目の
列に示されているように、第2の位相調整信号(DN)
と重なる部分だけ広げられ、これによって、位相を遅延
させることができる。
の第4番目の列に示されているように、第2の内部クロ
ック信号CLKbに対して出力されると、対応する第2
の内部クロック信号CLKbの幅は、図3の第5番目の
列に示されているように、第2の位相調整信号(DN)
と重なる部分だけ広げられ、これによって、位相を遅延
させることができる。
【0023】図4を参照して、図1及び図2に示された
ビット位相調整部22の具体例を説明する。図4に示す
ように、ビット位相調整部22には、入力データIN及
び第1の内部クロック信号CLKaが与えられている。
この場合、第1の内部クロック信号CLKaは、外部か
ら与えられる基準クロック信号RCLKに対して周波数
調整されており、したがって、予め定められた周波数
(例えば、200MHz)を有している。
ビット位相調整部22の具体例を説明する。図4に示す
ように、ビット位相調整部22には、入力データIN及
び第1の内部クロック信号CLKaが与えられている。
この場合、第1の内部クロック信号CLKaは、外部か
ら与えられる基準クロック信号RCLKに対して周波数
調整されており、したがって、予め定められた周波数
(例えば、200MHz)を有している。
【0024】更に、ビット位相調整部22は、第1の内
部クロック信号CLKaと入力データINとが入力され
るフリップフロップ(以下、単に、F/Fと略称する)
41及び42を有しており、このうち、F/F41は、
図5に示されているように、入力データINと第1の内
部クロック信号CLKaとの比較状態をあらわす比較状
態信号を出力している。他方、F/F42、43、並び
に、アンドゲート44により、入力データの立上がり検
出信号を第1の内部クロック信号CLKaに同期して論
理”1”にし、この論理”1”の状態は図5に示すよう
に、次の内部クロック信号CLKaの受信まで継続され
る。立上がり検出信号、及び、比較状態信号とは、ナン
ドゲート45及びアンドゲート46に与えられ、これら
の出力信号は、出力側に設けられたナンドゲート47及
びアンドゲート48に与えられている。ここで、ナンド
ゲート47及びアンドゲート48は、第1及び第2の内
部クロック信号CLKa及びCLKbを受けて動作する
アンドゲート49に接続されている。
部クロック信号CLKaと入力データINとが入力され
るフリップフロップ(以下、単に、F/Fと略称する)
41及び42を有しており、このうち、F/F41は、
図5に示されているように、入力データINと第1の内
部クロック信号CLKaとの比較状態をあらわす比較状
態信号を出力している。他方、F/F42、43、並び
に、アンドゲート44により、入力データの立上がり検
出信号を第1の内部クロック信号CLKaに同期して論
理”1”にし、この論理”1”の状態は図5に示すよう
に、次の内部クロック信号CLKaの受信まで継続され
る。立上がり検出信号、及び、比較状態信号とは、ナン
ドゲート45及びアンドゲート46に与えられ、これら
の出力信号は、出力側に設けられたナンドゲート47及
びアンドゲート48に与えられている。ここで、ナンド
ゲート47及びアンドゲート48は、第1及び第2の内
部クロック信号CLKa及びCLKbを受けて動作する
アンドゲート49に接続されている。
【0025】ここで、アンドゲート49には、第1の内
部クロック信号CLKaが固定遅延回路及びインバータ
を介して与えられており、且つ、第2の内部クロック信
号CLKbが直接与えられている。
部クロック信号CLKaが固定遅延回路及びインバータ
を介して与えられており、且つ、第2の内部クロック信
号CLKbが直接与えられている。
【0026】図6をも併せ参照すると、第1の内部クロ
ック信号CLKaは遅延され、且つ、反転される結果、
アンドゲート49からは、第1及び第2の内部クロック
信号CLKa及びCLKbとの時間差即ち位相差に応じ
た調整パルスが、図6に示すように、ナンドゲート47
及びアンドゲート48に与えられる。
ック信号CLKaは遅延され、且つ、反転される結果、
アンドゲート49からは、第1及び第2の内部クロック
信号CLKa及びCLKbとの時間差即ち位相差に応じ
た調整パルスが、図6に示すように、ナンドゲート47
及びアンドゲート48に与えられる。
【0027】図4及び図5に戻ると、ナンドゲート45
の出力は、比較状態信号及び立ち上がり検出信号の少な
くとも一方が論理”1”を取る限り、論理”1”の状態
を取っているから、アンドゲート49から調整用パルス
が与えられると、図5に示すように、ナンドゲート47
からは、論理”0”の第1の位相調整信号(UP)が出
力される。
の出力は、比較状態信号及び立ち上がり検出信号の少な
くとも一方が論理”1”を取る限り、論理”1”の状態
を取っているから、アンドゲート49から調整用パルス
が与えられると、図5に示すように、ナンドゲート47
からは、論理”0”の第1の位相調整信号(UP)が出
力される。
【0028】一方、アンドゲート46の出力は、比較状
態信号が論理”0”で、且つ、立上がり検出信号が論
理”1”の時、論理”1”を出力する。この状態で、調
整用パルスがアンドゲート48に与えられると、論理”
1”の第2の位相調整信号(DN)が、図5に示すよう
に、アンドゲート48から出力される。
態信号が論理”0”で、且つ、立上がり検出信号が論
理”1”の時、論理”1”を出力する。この状態で、調
整用パルスがアンドゲート48に与えられると、論理”
1”の第2の位相調整信号(DN)が、図5に示すよう
に、アンドゲート48から出力される。
【0029】尚、図2に示された固定遅延回路では、内
部クロック信号の周波数が200MHzの場合、第2の
内部クロック信号CLKbに対して80ピコ秒程度の遅
延を与えれば良い。
部クロック信号の周波数が200MHzの場合、第2の
内部クロック信号CLKbに対して80ピコ秒程度の遅
延を与えれば良い。
【0030】図2に示されるように、第1及び第2の位
相調整信号UP及びDNは、リングオッシレータ23の
アンドゲート及びオアゲートに与えられる。図2の構成
では第1の位相調整信号UPが論理”0”を取っている
時間だけ、可変遅延回路35に与えられる信号の時間は
短縮され、他方、第2の位相調整信号DNが論理”1”
を取っている時間だけ、可変遅延回路に与えられる信号
の時間は長くなる。これによって、位相の調整を各パル
ス単位で正確に行うことができる。
相調整信号UP及びDNは、リングオッシレータ23の
アンドゲート及びオアゲートに与えられる。図2の構成
では第1の位相調整信号UPが論理”0”を取っている
時間だけ、可変遅延回路35に与えられる信号の時間は
短縮され、他方、第2の位相調整信号DNが論理”1”
を取っている時間だけ、可変遅延回路に与えられる信号
の時間は長くなる。これによって、位相の調整を各パル
ス単位で正確に行うことができる。
【0031】
【発明の効果】以上述べたように、本発明では、周波数
調整及び位相調整を個々に行うことにより、送信側及び
受信側のインタフェースを高速クロック信号で動作させ
ても、クロック信号波形の劣化及び反射等による影響を
受けることがなく、且つ、高速クロック信号に同期して
データ信号を送信する場合のように、受信側における内
部クロック信号がデータに依存して、不安定になるのを
防止できる通信システムを構成できる。また、本発明に
おいては、内部クロック信号の幅を変化させることによ
り、位相調整を行うことができるため、位相を調整を正
確に調整できると言う利点もある。
調整及び位相調整を個々に行うことにより、送信側及び
受信側のインタフェースを高速クロック信号で動作させ
ても、クロック信号波形の劣化及び反射等による影響を
受けることがなく、且つ、高速クロック信号に同期して
データ信号を送信する場合のように、受信側における内
部クロック信号がデータに依存して、不安定になるのを
防止できる通信システムを構成できる。また、本発明に
おいては、内部クロック信号の幅を変化させることによ
り、位相調整を行うことができるため、位相を調整を正
確に調整できると言う利点もある。
【図1】本発明の一実施の形態に係る通信システムの全
体構成を説明するためのブロック図である。
体構成を説明するためのブロック図である。
【図2】図1に示される受信側のインタフェースをより
詳細に説明するためのブロック図である。
詳細に説明するためのブロック図である。
【図3】図2に示されたリングオッシレータに加えられ
る位相調整信号を説明するための波形図である。
る位相調整信号を説明するための波形図である。
【図4】図3に示された位相調整信号を生成するための
ビット位相調整回路を説明するための回路図である。
ビット位相調整回路を説明するための回路図である。
【図5】図4に示されたビット位相調整回路の動作を説
明するための波形図である。
明するための波形図である。
【図6】図4の回路の一部における動作を説明するため
の波形図である。
の波形図である。
RCLK 基準クロック信号 11 送信側装置 12 受信側装置 111 ディジタルPLL 112 送信部 DF ディレイF/F 121 受信部 122 ディレイF/F 21 周波数比較部 22 位相調整部 23 リングオッシレータ CLKa、CLKb 第1及び第2の内部クロッ
ク信号 UP、DN 第1及び第2の位相調整信
号 35 可変遅延回路
ク信号 UP、DN 第1及び第2の位相調整信
号 35 可変遅延回路
フロントページの続き (56)参考文献 特開 平4−215338(JP,A) 特開 昭64−39144(JP,A) 特開 平6−104740(JP,A) 特開 昭64−77329(JP,A) 特開 昭62−35731(JP,A) 特開 平3−45039(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 7/00 H03L 7/00
Claims (4)
- 【請求項1】 入力データ信号と基準クロック信号とを
受け、内部クロック信号を発生して前記入力データ信号
を受信する受信装置において、前記入力データ信号が与
えられる位相調整部と、前記基準クロック信号を受けて
動作する周波数比較部とを有すると共に、前記位相調整
部と前記周波数比較部に接続され、第1の内部クロック
信号に対して、時間遅延の少ない第2の内部クロック信
号を生成する可変遅延回路と、第2の内部クロック信号
を受け、予め定められた時間だけ遅延させることによ
り、前記第1の内部クロック信号を発生する手段とを有
し、第1及び第2の内部クロック信号を前記内部クロッ
ク信号として発生するリングオッシレータを備え、 前記位相調整部は、前記入力データ信号、及び、前記第
1及び第2の内部クロック信号を受け、前記第1及び第
2の内部クロック信号の幅を調整するために、前記第1
及び第2の内部クロック信号の位相を進めるための第1
の位相調整信号、及び、前記第1及び第2の内部クロッ
ク信号の位相を遅らせるための第2の位相調整信号を出
力する回路を有し、前記回路は、前記第1及び第2の内
部クロック信号の位相を進める際、第1の位相調整信号
を前記リングオッシレータに送出して、前記第1及び第
2の内部クロック信号の幅を相対的に狭くする一方、前
記第1及び第2の内部クロック信号の位相を遅らせる
際、第2の位相調整信号を前記リングオッシレータに送
出して、前記第1及び第2の内部クロック信号の幅を相
対的に広くする回路によって構成され、 前記周波数比較部は、前記基準クロック信号と前記第1
の内部クロック信号とを比較して、比較結果に応じて、
前記内部クロック信号の周波数における増減を指示する
周波数誤差信号を発生する回路構成を備え、 これによって、前記内部クロック信号の位相を各パルス
毎に調整できることを特徴とする受信装置。 - 【請求項2】 請求項1において、前記位相調整部は、
前記入力データ信号及び第1の内部クロック信号を比較
する比較手段と、前記入力データ信号中における前記第
1の内部クロック信号の立ち上がりを指示する指示手段
と、前記第1及び第2の内部クロック信号から第1の内
部クロック信号の幅を調整する調整用パルスを出力する
調整手段と、前記比較手段、前記指示手段、及び、前記
調整手段とから、前記第1及び第2の位相調整信号を得
るための手段とを有していることを特徴とする受信装
置。 - 【請求項3】 ディジタル信号を送信する送信部と、当
該ディジタル信号を受信する受信部とを備えた通信シス
テムにおいて、前記送信部及び前記受信部には、同一の
基準クロック信号が与えられており、前記送信部は、前
記基準クロック信号を受けて、逓倍された送信側内部ク
ロックを発生する手段と、前記送信側内部クロックに同
期して、前記ディジタル信号を前記基準クロック信号と
共に送信する送信装置を有し、他方、前記受信部は、前
記ディジタル信号を入力データ信号として受ける位相調
整部と、前記基準クロック信号を受けて動作する周波数
比較部とを有すると共に、第1の内部クロック信号に対
して時間遅延の少ない第2の内部クロック信号を生成す
る可変遅延回路と、第2の内部クロック信号を受け、予
め定められた時間だけ遅延させ、前記第1の内部クロッ
ク信号を生成する手段とを有するリングオッシレータと
を備え、 前記位相調整部は、前記入力データ信号、及び、前記第
1及び第2の内部クロック信号を受け、前記第1及び第
2の内部クロック信号の幅を調整するために、前記内部
クロック信号の位相を進めるための第1の位相調整信
号、及び、前記内部クロック信号の位相を遅らせるため
の第2の位相調整信号を出力する回路を有し、前記回路
は、前記第1及び第2の内部クロック信号の位相を進め
る際、第1の位相調整信号を前記リングオッシレータに
送出して、前記第1及び第2の内部クロック信号の幅を
相対的に狭くする一方、前記第1及び第2の内部クロッ
ク信号の位相を遅らせる際、第2の位相調整信号を前記
リングオッシレータに送出して、前記第1及び第2の内
部クロック信号の幅を相対的に広くする回路によって構
成され、 前記周波数比較部は、前記基準クロック信号と前記第1
の内部クロック信号とを比較して、比較結果に応じて、
前記内部クロック信号の周波数における増減を指示する
周波数誤差信号を発生する回路構成を備え、 これによって、前記第1の内部クロック信号の位相を各
パルス毎に調整できることを特徴とする通信システム。 - 【請求項4】 請求項3において、前記位相調整部は、
前記入力データ信号及び第1の内部クロック信号を比較
する比較手段と、前記入力データ信号中における前記第
1の内部クロック信号の立ち上がりを指示する指示手段
と、前記第1及び第2の内部クロック信号から第1の内
部クロック信号の幅を調整する調整用パルスを出力する
調整手段と、前記比較手段、前記指示手段、及び、前記
調整手段とから、前記第1及び第2の位相調整信号を得
るための手段とを有していることを特徴とする通信シス
テム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09248693A JP3097741B2 (ja) | 1997-09-12 | 1997-09-12 | クロック信号発生回路、及び、通信システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09248693A JP3097741B2 (ja) | 1997-09-12 | 1997-09-12 | クロック信号発生回路、及び、通信システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1188312A JPH1188312A (ja) | 1999-03-30 |
JP3097741B2 true JP3097741B2 (ja) | 2000-10-10 |
Family
ID=17181939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09248693A Expired - Fee Related JP3097741B2 (ja) | 1997-09-12 | 1997-09-12 | クロック信号発生回路、及び、通信システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3097741B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4257830B2 (ja) | 2003-03-11 | 2009-04-22 | パナソニック株式会社 | データ送受信装置 |
JP3990319B2 (ja) | 2003-06-09 | 2007-10-10 | 株式会社アドバンテスト | 伝送システム、受信装置、試験装置、及びテストヘッド |
WO2005013546A1 (ja) * | 2003-07-31 | 2005-02-10 | Advantest Corporation | クロック乗換装置、及び試験装置 |
-
1997
- 1997-09-12 JP JP09248693A patent/JP3097741B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1188312A (ja) | 1999-03-30 |
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Legal Events
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