JPH11316616A - クロック信号を供給するための方法及び装置 - Google Patents
クロック信号を供給するための方法及び装置Info
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- JPH11316616A JPH11316616A JP11000050A JP5099A JPH11316616A JP H11316616 A JPH11316616 A JP H11316616A JP 11000050 A JP11000050 A JP 11000050A JP 5099 A JP5099 A JP 5099A JP H11316616 A JPH11316616 A JP H11316616A
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- 238000006467 substitution reaction Methods 0.000 abstract 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 位相同期ループ（ＰＬＬ）における信号を選
択的に位相回転してクロック信号を供給するための方法
及び装置を提供すること。 【解決手段】 一の基準クロックに対するクロック信号
の位相誤差を減少させるために、各信号が他の信号に対
しそれぞれ移相されている複数の信号から、クロック信
号としての一の信号が他の信号で反復的に置換される。
クロック信号への擾乱を減少させるために、これらの置
換は、所定のインターバル中に生ずるように同期化され
る。また、かかる置換は、一の信号の直前の信号によっ
てクロックを供給した後に、当該一の信号の少なくとも
１つのサイクルの発生に応答して、クロックを供給する
ために当該一の信号を置換することにより、信号間の誤
った置換を防止することができる。
択的に位相回転してクロック信号を供給するための方法
及び装置を提供すること。 【解決手段】 一の基準クロックに対するクロック信号
の位相誤差を減少させるために、各信号が他の信号に対
しそれぞれ移相されている複数の信号から、クロック信
号としての一の信号が他の信号で反復的に置換される。
クロック信号への擾乱を減少させるために、これらの置
換は、所定のインターバル中に生ずるように同期化され
る。また、かかる置換は、一の信号の直前の信号によっ
てクロックを供給した後に、当該一の信号の少なくとも
１つのサイクルの発生に応答して、クロックを供給する
ために当該一の信号を置換することにより、信号間の誤
った置換を防止することができる。
Description
【０００１】
【関連する特許出願】本願は、その譲受人に譲渡され且
つ米国特許商標庁において出願済みの以下の米国特許出
願に関連している。"High Speed Differential CMOS Si
ne-Wave Receiver with Duty Cycle Control Means" と
題する、１９９７年４月１８日出願の米国特許出願第８
４４５０４号（出願人の整理番号：ＡＴ９−９７−０７
０）；"A Clock Generation Apparatus and Method for
CMOS Microprocessors Using a Differential SAW Osc
illator" と題する、１９９６年１０月３１日出願の米
国特許出願第７４２２２０号（出願人の整理番号：ＡＴ
９−９６−１６６）；及び、"Method and Apparatus fo
r Coupled Phase Locked Loops" と題する、１９９８年
１月７日出願の米国特許出願第００４１３６号（出願人
の整理番号：ＡＴ９−９７−２８４）。
つ米国特許商標庁において出願済みの以下の米国特許出
願に関連している。"High Speed Differential CMOS Si
ne-Wave Receiver with Duty Cycle Control Means" と
題する、１９９７年４月１８日出願の米国特許出願第８
４４５０４号（出願人の整理番号：ＡＴ９−９７−０７
０）；"A Clock Generation Apparatus and Method for
CMOS Microprocessors Using a Differential SAW Osc
illator" と題する、１９９６年１０月３１日出願の米
国特許出願第７４２２２０号（出願人の整理番号：ＡＴ
９−９６−１６６）；及び、"Method and Apparatus fo
r Coupled Phase Locked Loops" と題する、１９９８年
１月７日出願の米国特許出願第００４１３６号（出願人
の整理番号：ＡＴ９−９７−２８４）。
【０００２】
【発明の属する技術分野】本発明は位相同期ループ（フ
ェーズ・ロック・ループ）（以下「ＰＬＬ」と略記）に
係り、更に詳細に説明すれば、超小型電子回路用のクロ
ック信号の生成に使用するＰＬＬ内の選択的な位相回転
に係る。
ェーズ・ロック・ループ）（以下「ＰＬＬ」と略記）に
係り、更に詳細に説明すれば、超小型電子回路用のクロ
ック信号の生成に使用するＰＬＬ内の選択的な位相回転
に係る。
【０００３】
【従来の技術】ＰＬＬは、マイクロプロセッサを含む超
小型電子回路内で使用するクロック信号を生成するのに
有用である。しかしながら、通常のＰＬＬは、雑音に影
響されやすい。電源、特にマイクロプロセッサ用の電源
は、非常に雑音を発生しやすく、その結果として、ＰＬ
Ｌの出力信号内に容認できないジッタを生ずることが多
い。マイクロプロセッサ内で使用する多相クロック信号
については、このジッタが一層重要な問題となってく
る。
小型電子回路内で使用するクロック信号を生成するのに
有用である。しかしながら、通常のＰＬＬは、雑音に影
響されやすい。電源、特にマイクロプロセッサ用の電源
は、非常に雑音を発生しやすく、その結果として、ＰＬ
Ｌの出力信号内に容認できないジッタを生ずることが多
い。マイクロプロセッサ内で使用する多相クロック信号
については、このジッタが一層重要な問題となってく
る。
【０００４】
【発明が解決しようとする課題】前掲の１つ以上の関連
出願には、互いに予定の位相関係を有する１組の信号に
従って、通常のＰＬＬよりも雑音に影響されにくいクロ
ック信号を生成するようにした方法及び装置が開示され
ている。これらの１組の信号のうち１つの信号から連続
的にスイッチ（回転）した信号をクロック・ソース信号
として使用しているので、かかるクロック・ソース信号
は、実効的にその位相を回転されることになる。これに
関連して、ＰＬＬ内の信号を選択的に位相回転するため
の方法及び装置が少なくとも要請されている。
出願には、互いに予定の位相関係を有する１組の信号に
従って、通常のＰＬＬよりも雑音に影響されにくいクロ
ック信号を生成するようにした方法及び装置が開示され
ている。これらの１組の信号のうち１つの信号から連続
的にスイッチ（回転）した信号をクロック・ソース信号
として使用しているので、かかるクロック・ソース信号
は、実効的にその位相を回転されることになる。これに
関連して、ＰＬＬ内の信号を選択的に位相回転するため
の方法及び装置が少なくとも要請されている。
【０００５】
【課題を解決するための手段】本発明は、前述の要請を
満足するものであって、これを要約すると次の通りであ
る。第１の形式において、本発明は、クロック信号を供
給するための方法に向けられている。この方法は、
（イ）複数の信号から一のクロック信号用の第１の信号
を供給するステップと、（ロ）前記クロック信号と一の
基準クロック信号との間の位相差（位相誤差）を減少さ
せるために、前記第１の信号を、当該第１の信号に対し
移相した前記複数の信号からの第２の信号で置換するス
テップとを含み、前記第１及び第２の信号が休止状態に
あるときの一のインターバルの発生に応答して、前記第
１の信号を前記第２の信号で置換することを特徴として
いる。
満足するものであって、これを要約すると次の通りであ
る。第１の形式において、本発明は、クロック信号を供
給するための方法に向けられている。この方法は、
（イ）複数の信号から一のクロック信号用の第１の信号
を供給するステップと、（ロ）前記クロック信号と一の
基準クロック信号との間の位相差（位相誤差）を減少さ
せるために、前記第１の信号を、当該第１の信号に対し
移相した前記複数の信号からの第２の信号で置換するス
テップとを含み、前記第１及び第２の信号が休止状態に
あるときの一のインターバルの発生に応答して、前記第
１の信号を前記第２の信号で置換することを特徴として
いる。
【０００６】追加の側面の特徴は、前記ステップ（イ）
の後に、前記第２の信号の少なくとも１つのサイクルが
発生したことに応答して、前記第１の信号を前記第２の
信号で置換することにある。
の後に、前記第２の信号の少なくとも１つのサイクルが
発生したことに応答して、前記第１の信号を前記第２の
信号で置換することにある。
【０００７】他の側面の特徴は、前記第２の信号を、当
該第２の信号に対し移相した前記複数の信号からの第３
の信号で置換するステップを更に含み、前記第２及び第
３の信号が休止状態にあるときの一のインターバルの発
生に応答して、前記第２の信号を前記第３の信号で置換
することにある。
該第２の信号に対し移相した前記複数の信号からの第３
の信号で置換するステップを更に含み、前記第２及び第
３の信号が休止状態にあるときの一のインターバルの発
生に応答して、前記第２の信号を前記第３の信号で置換
することにある。
【０００８】更に他の側面の特徴は、前記第１の信号を
前記第２の信号で置換した後に、前記第３の信号の少な
くとも１つのサイクルが発生したことに応答して、前記
第２の信号を前記第３の信号で置換することにある。
前記第２の信号で置換した後に、前記第３の信号の少な
くとも１つのサイクルが発生したことに応答して、前記
第２の信号を前記第３の信号で置換することにある。
【０００９】他の形式において、本発明は、クロック信
号を供給するための装置に向けられている。この装置
は、複数の信号から一のクロック信号用の第１の信号を
供給するための手段と、前記クロック信号と一の基準ク
ロック信号との間の位相差を減少させるために、前記第
１の信号を、当該第１の信号に対し移相した前記複数の
信号からの第２の信号で置換するための手段とを含み、
前記置換するための手段が、前記第１及び第２の信号が
休止状態にあるときの一のインターバルの発生に応答し
て、前記第１の信号を前記第２の信号で置換することを
特徴としている。
号を供給するための装置に向けられている。この装置
は、複数の信号から一のクロック信号用の第１の信号を
供給するための手段と、前記クロック信号と一の基準ク
ロック信号との間の位相差を減少させるために、前記第
１の信号を、当該第１の信号に対し移相した前記複数の
信号からの第２の信号で置換するための手段とを含み、
前記置換するための手段が、前記第１及び第２の信号が
休止状態にあるときの一のインターバルの発生に応答し
て、前記第１の信号を前記第２の信号で置換することを
特徴としている。
【００１０】追加の側面の特徴は、前記置換するための
手段が、前記クロック信号用の前記第１の信号を供給し
た後に、前記第２の信号の少なくとも１つのサイクルが
発生したことに応答して、前記第１の信号を前記第２の
信号で置換することにある。
手段が、前記クロック信号用の前記第１の信号を供給し
た後に、前記第２の信号の少なくとも１つのサイクルが
発生したことに応答して、前記第１の信号を前記第２の
信号で置換することにある。
【００１１】他の側面の特徴は、前記第２の信号を、当
該第２の信号に対し移相した前記複数の信号からの第３
の信号で置換するための手段を更に含み、当該置換する
ための手段が、前記第２及び第３の信号が休止状態にあ
るときの一のインターバルの発生に応答して、前記第２
の信号を前記第３の信号で置換することにある。
該第２の信号に対し移相した前記複数の信号からの第３
の信号で置換するための手段を更に含み、当該置換する
ための手段が、前記第２及び第３の信号が休止状態にあ
るときの一のインターバルの発生に応答して、前記第２
の信号を前記第３の信号で置換することにある。
【００１２】更に他の側面の特徴は、前記第２の信号を
前記第３の信号で置換するための前記手段が、前記第１
の信号を前記第２の信号で置換した後に、前記第３の信
号の少なくとも１つのサイクルが発生したことに応答し
て、前記第２の信号を前記第３の信号で置換することに
ある。
前記第３の信号で置換するための前記手段が、前記第１
の信号を前記第２の信号で置換した後に、前記第３の信
号の少なくとも１つのサイクルが発生したことに応答し
て、前記第２の信号を前記第３の信号で置換することに
ある。
【００１３】
【発明の実施の形態】図１は、本発明の推奨実施例が例
示している。クロック・システム１０は、外部的に生成
した基準クロック信号２１を受信して、比較的高い周波
数の第１のクロック信号を生成する。回転手段１４が出
力する第１のクロック信号は、基準クロック信号２１に
対し位相ロックされている。
示している。クロック・システム１０は、外部的に生成
した基準クロック信号２１を受信して、比較的高い周波
数の第１のクロック信号を生成する。回転手段１４が出
力する第１のクロック信号は、基準クロック信号２１に
対し位相ロックされている。
【００１４】図１の例では、基準クロック信号２１は、
２００ＭＨｚの信号である。第１のクロック信号は、好
ましくは弾性表面波（ＳＡＷ）発信器１２が生成した、
比較的高い周波数８００．４ＭＨｚの信号から得られ
る。図示した実施例における回転手段１４は、第１のク
ロック信号として、回転手段１４の内部にある４つのソ
ース信号のうちから選択した、１つの４００．２ＭＨｚ
の信号を出力する。なお、これらの４つのソース信号
は、ＳＡＷ発信器１２からの８００．４ＭＨｚの信号に
対し、位相が０゜、９０゜、１８０゜及び２７０゜だけ
それぞれ遅れている。第１のクロック信号は、ブロック
１６の箇所に例示されているように、各負荷に分配され
る。
２００ＭＨｚの信号である。第１のクロック信号は、好
ましくは弾性表面波（ＳＡＷ）発信器１２が生成した、
比較的高い周波数８００．４ＭＨｚの信号から得られ
る。図示した実施例における回転手段１４は、第１のク
ロック信号として、回転手段１４の内部にある４つのソ
ース信号のうちから選択した、１つの４００．２ＭＨｚ
の信号を出力する。なお、これらの４つのソース信号
は、ＳＡＷ発信器１２からの８００．４ＭＨｚの信号に
対し、位相が０゜、９０゜、１８０゜及び２７０゜だけ
それぞれ遅れている。第１のクロック信号は、ブロック
１６の箇所に例示されているように、各負荷に分配され
る。
【００１５】第１のクロック信号を、分周器１８によっ
て分周した後（以下、このように分周した第１のクロッ
ク信号を、「帰還クロック」信号と称する）、これを位
相検出器２０及びデジタル・フィルタ２２に入力する。
この実施例において、分周器１８の分周比は２である。
て分周した後（以下、このように分周した第１のクロッ
ク信号を、「帰還クロック」信号と称する）、これを位
相検出器２０及びデジタル・フィルタ２２に入力する。
この実施例において、分周器１８の分周比は２である。
【００１６】位相検出器２０は、基準クロック信号２１
を第１のクロック信号と比較して、両者の位相差を表す
１つ以上の出力信号を生成する。かかる位相検出器２０
は周知であるから、本明細書ではその詳細な説明を省略
する。位相検出器２０の具体例については、例えば米国
特許第５５４６０５２号明細書を参照されたい。
を第１のクロック信号と比較して、両者の位相差を表す
１つ以上の出力信号を生成する。かかる位相検出器２０
は周知であるから、本明細書ではその詳細な説明を省略
する。位相検出器２０の具体例については、例えば米国
特許第５５４６０５２号明細書を参照されたい。
【００１７】位相差を表す位相検出器２０の出力信号
は、デジタル・フィルタ２２を通して、回転手段１４に
帰還される。
は、デジタル・フィルタ２２を通して、回転手段１４に
帰還される。
【００１８】前述の説明から明らかなように、ＳＡＷ発
信器１２が生成した８００．４ＭＨｚの周波数を有する
信号は、回転手段１４及び分周器１８内でそれぞれ２分
周されているので、帰還クロック信号は、２００．１Ｍ
Ｈｚの周波数を有することになる。かくして、帰還クロ
ック信号及び第１のクロック信号（即ち、帰還クロック
信号用のソース）の両者は、基準クロック信号２１に対
し、一貫して進み位相差を獲得する。従って、回転手段
１４は、第１のクロック信号用に選択するソースを複数
のソース信号のうち一方から他方に連続的に変更するこ
とによって、第１のクロック信号を定期的に調整しなけ
ればならない。即ち、ソース信号の１つを遅れさせて、
帰還クロック信号（従って、第１のクロック信号）を基
準クロック信号２１に対し位相ロックする、ということ
である。
信器１２が生成した８００．４ＭＨｚの周波数を有する
信号は、回転手段１４及び分周器１８内でそれぞれ２分
周されているので、帰還クロック信号は、２００．１Ｍ
Ｈｚの周波数を有することになる。かくして、帰還クロ
ック信号及び第１のクロック信号（即ち、帰還クロック
信号用のソース）の両者は、基準クロック信号２１に対
し、一貫して進み位相差を獲得する。従って、回転手段
１４は、第１のクロック信号用に選択するソースを複数
のソース信号のうち一方から他方に連続的に変更するこ
とによって、第１のクロック信号を定期的に調整しなけ
ればならない。即ち、ソース信号の１つを遅れさせて、
帰還クロック信号（従って、第１のクロック信号）を基
準クロック信号２１に対し位相ロックする、ということ
である。
【００１９】次に、図２を参照して、図１の回転手段１
４の論理要素を説明する。
４の論理要素を説明する。
【００２０】回転手段１４内にある差動受信機／デュー
ティ・サイクル調整器１４２は、発信器１２からの差動
信号を受信して、その入力の不均衡を補償するために、
差動受信機の負荷ステージの適当な側にバイアスを加え
る。かかる差動受信機／デューティ・サイクル調整器１
４２の詳細は、前掲の１つ以上の関連出願に記述されて
いるので、本明細書ではそれ以上の説明を省略する。
ティ・サイクル調整器１４２は、発信器１２からの差動
信号を受信して、その入力の不均衡を補償するために、
差動受信機の負荷ステージの適当な側にバイアスを加え
る。かかる差動受信機／デューティ・サイクル調整器１
４２の詳細は、前掲の１つ以上の関連出願に記述されて
いるので、本明細書ではそれ以上の説明を省略する。
【００２１】発信器１２からの信号は、調整器１４２に
よって修正した後、移相器１４４に供給される。移相器
１４４は、発信器１２からの信号の１／２の周波数を有
する１組の信号Ａ〜Ｄを生成する。ここで、信号Ｂは信
号Ａに対し９０゜遅れ、信号Ｃは信号Ｂに対し９０゜遅
れ、信号Ｄは信号Ｃに対し９０゜遅れている（前掲の１
つ以上の関連出願では、回転手段１４内の要素である移
相器１４４は、「回転手段」と表記されている）。
よって修正した後、移相器１４４に供給される。移相器
１４４は、発信器１２からの信号の１／２の周波数を有
する１組の信号Ａ〜Ｄを生成する。ここで、信号Ｂは信
号Ａに対し９０゜遅れ、信号Ｃは信号Ｂに対し９０゜遅
れ、信号Ｄは信号Ｃに対し９０゜遅れている（前掲の１
つ以上の関連出願では、回転手段１４内の要素である移
相器１４４は、「回転手段」と表記されている）。
【００２２】これらの４相信号Ａ〜Ｄは、位相セレクタ
１４８及びマルチプレクサ１４６に供給される（前掲の
１つ以上の関連出願では、位相セレクタ１４８は、「シ
フト論理」と表記されている）。位相セレクタ１４８
は、クロック信号用のソースとして、４相信号Ａ〜Ｄの
うち１つの信号を連続的に選択し、これを回転手段１４
から出力する。この選択操作を行うため、位相セレクタ
１４８からマルチプレクサ１４６への４本の出力線ｑ０
〜ｑ３のうち１つの線上の信号をアサートする。複数の
入力信号のうちから選択した１つの信号を出力するとい
うマルチプレクサの機能・構成は周知であるから、マル
チプレクサ１４６の詳細については説明を省略する。
１４８及びマルチプレクサ１４６に供給される（前掲の
１つ以上の関連出願では、位相セレクタ１４８は、「シ
フト論理」と表記されている）。位相セレクタ１４８
は、クロック信号用のソースとして、４相信号Ａ〜Ｄの
うち１つの信号を連続的に選択し、これを回転手段１４
から出力する。この選択操作を行うため、位相セレクタ
１４８からマルチプレクサ１４６への４本の出力線ｑ０
〜ｑ３のうち１つの線上の信号をアサートする。複数の
入力信号のうちから選択した１つの信号を出力するとい
うマルチプレクサの機能・構成は周知であるから、マル
チプレクサ１４６の詳細については説明を省略する。
【００２３】マルチプレクサ１４６からの出力信号は、
クロック信号として直接的に出力されるか、又はスキュ
ーを減少させるために同期化（retiming）が必要である
か否かに応じて、同期化手段１５４によって最初に同期
化することができる。但し、かかる機能の何れもオプシ
ョンである。
クロック信号として直接的に出力されるか、又はスキュ
ーを減少させるために同期化（retiming）が必要である
か否かに応じて、同期化手段１５４によって最初に同期
化することができる。但し、かかる機能の何れもオプシ
ョンである。
【００２４】次に、図３を参照して、移相器１４４を詳
述する。移相器１４４は、５個の遅延フリップフロップ
１６４〜１７２を有している。フリップフロップ１６４
のＮＯＴ出力は、それ自体の論理入力に帰還し、またフ
リップフロップ１６６の論理入力にも供給されている。
同様に、フリップフロップ１６６の出力は、フリップフ
ロップ１６８の論理入力に供給され、フリップフロップ
１６８の出力は、フリップフロップ１７０の論理入力
に、そしてフリップフロップ１７０の出力は、フリップ
フロップ１７２の論理入力に供給されている。フリップ
フロップ１６４〜１７２の各クロック入力は、デューテ
ィ・サイクルを調整した発信器１２からの信号を受信す
る。
述する。移相器１４４は、５個の遅延フリップフロップ
１６４〜１７２を有している。フリップフロップ１６４
のＮＯＴ出力は、それ自体の論理入力に帰還し、またフ
リップフロップ１６６の論理入力にも供給されている。
同様に、フリップフロップ１６６の出力は、フリップフ
ロップ１６８の論理入力に供給され、フリップフロップ
１６８の出力は、フリップフロップ１７０の論理入力
に、そしてフリップフロップ１７０の出力は、フリップ
フロップ１７２の論理入力に供給されている。フリップ
フロップ１６４〜１７２の各クロック入力は、デューテ
ィ・サイクルを調整した発信器１２からの信号を受信す
る。
【００２５】フリップフロップ１６４は、そのＮＯＴ出
力をその入力に帰還しているので、発信器１２からの入
力信号を２分周するように作用する。もし、最初のクロ
ック信号が発信器１２からの入力信号と同じ周波数を有
することが望ましいのであれば、代替案として、フリッ
プフロップ１６４を省略することも可能である。フリッ
プフロップ１６６〜１７２については、前段の出力が後
段の入力にそれぞれ接続されていることから、フリップ
フロップ１６６の出力Ａは、フリップフロップ１６８の
出力Ｂに対し、９０゜進んでいる。同様に、出力Ｂはフ
リップフロップ１７０の出力Ｃに対し９０゜進んでお
り、以下同様である。ここで留意すべきは、本発明の実
施例では、クロック・ソース信号が４相信号のうちで回
転するようにされているので、通常のＰＬＬに比較し
て、クロック・ジッタが実質的に減少されている、とい
うことである。基準クロック信号２１と帰還クロック信
号との間の位相差を一層減少させるためには、移相器１
４４内に追加の要素を設けることにより、本実施例の４
相信号よりも多い数の信号を生成すればよい。但し、こ
うすると、コストが増加するだけでなく、装置構成も一
層複雑となる。
力をその入力に帰還しているので、発信器１２からの入
力信号を２分周するように作用する。もし、最初のクロ
ック信号が発信器１２からの入力信号と同じ周波数を有
することが望ましいのであれば、代替案として、フリッ
プフロップ１６４を省略することも可能である。フリッ
プフロップ１６６〜１７２については、前段の出力が後
段の入力にそれぞれ接続されていることから、フリップ
フロップ１６６の出力Ａは、フリップフロップ１６８の
出力Ｂに対し、９０゜進んでいる。同様に、出力Ｂはフ
リップフロップ１７０の出力Ｃに対し９０゜進んでお
り、以下同様である。ここで留意すべきは、本発明の実
施例では、クロック・ソース信号が４相信号のうちで回
転するようにされているので、通常のＰＬＬに比較し
て、クロック・ジッタが実質的に減少されている、とい
うことである。基準クロック信号２１と帰還クロック信
号との間の位相差を一層減少させるためには、移相器１
４４内に追加の要素を設けることにより、本実施例の４
相信号よりも多い数の信号を生成すればよい。但し、こ
うすると、コストが増加するだけでなく、装置構成も一
層複雑となる。
【００２６】次に、図４を参照して、位相セレクタ１４
８を詳述する。４個の遅延フリップフロップ１７４〜１
８０は、それらのクロック入力において、移相器１４４
からの４相信号Ｂ、Ｃ、Ｄ及びＡをそれぞれ受信する。
また、フリップフロップ１７４〜１８０は、それらの論
理入力として、他の４個の遅延フリップフロップ１９４
〜２００からの出力もそれぞれ受信する。フリップフロ
ップ１７４〜１８０からの出力は、４個のＡＮＤゲート
１８２〜１８８にそれぞれ供給される。また、ＡＮＤゲ
ート１８２〜１８８は、それらの入力として、移相器１
４４からの以下の信号を受信する。即ち、信号Ｃ及びＤ
がＡＮＤゲート１８２に加わり、信号Ｄ及びＡがＡＮＤ
ゲート１８４に、信号Ａ及びＢがＡＮＤゲート１８６
に、そして信号Ｂ及びＣがＡＮＤゲート１８８に加わ
る、ということである。ＡＮＤゲート１８２〜１８８か
らの出力は、ＯＲゲート１９０に入力される。ＯＲゲー
ト１９０の出力を受信するＡＮＤゲート１９２は、シン
グル・ショット（単安定素子回路）１５４からの入力も
受信する。
８を詳述する。４個の遅延フリップフロップ１７４〜１
８０は、それらのクロック入力において、移相器１４４
からの４相信号Ｂ、Ｃ、Ｄ及びＡをそれぞれ受信する。
また、フリップフロップ１７４〜１８０は、それらの論
理入力として、他の４個の遅延フリップフロップ１９４
〜２００からの出力もそれぞれ受信する。フリップフロ
ップ１７４〜１８０からの出力は、４個のＡＮＤゲート
１８２〜１８８にそれぞれ供給される。また、ＡＮＤゲ
ート１８２〜１８８は、それらの入力として、移相器１
４４からの以下の信号を受信する。即ち、信号Ｃ及びＤ
がＡＮＤゲート１８２に加わり、信号Ｄ及びＡがＡＮＤ
ゲート１８４に、信号Ａ及びＢがＡＮＤゲート１８６
に、そして信号Ｂ及びＣがＡＮＤゲート１８８に加わ
る、ということである。ＡＮＤゲート１８２〜１８８か
らの出力は、ＯＲゲート１９０に入力される。ＯＲゲー
ト１９０の出力を受信するＡＮＤゲート１９２は、シン
グル・ショット（単安定素子回路）１５４からの入力も
受信する。
【００２７】シングル・ショット１５４は、デジタル・
フィルタ２２からの信号によってトリガされると、基準
クロック信号２１と帰還クロック信号との間の位相差
が、要求修正に関して十分に大きいことを指示する。即
ち、帰還クロック信号が基準クロック信号２１に対し予
定位相量（スレッショルド位相量）だけ進んでいること
を指示する。
フィルタ２２からの信号によってトリガされると、基準
クロック信号２１と帰還クロック信号との間の位相差
が、要求修正に関して十分に大きいことを指示する。即
ち、帰還クロック信号が基準クロック信号２１に対し予
定位相量（スレッショルド位相量）だけ進んでいること
を指示する。
【００２８】ＡＮＤゲート１９２の出力は、フリップフ
ロップ１９４〜２００のクロック入力にそれぞれ供給さ
れている。フリップフロップ１９４〜２００の出力ｑ０
〜ｑ３は、フリップフロップ１７４〜１８０に帰還され
るだけでなく、移相器１４４からの４相信号Ａ〜Ｄのう
ち１つを選択するために、マルチプレクサ１４６にも供
給されている。
ロップ１９４〜２００のクロック入力にそれぞれ供給さ
れている。フリップフロップ１９４〜２００の出力ｑ０
〜ｑ３は、フリップフロップ１７４〜１８０に帰還され
るだけでなく、移相器１４４からの４相信号Ａ〜Ｄのう
ち１つを選択するために、マルチプレクサ１４６にも供
給されている。
【００２９】フリップフロップ１９４〜２００の出力ｑ
０〜ｑ３は、当初はｑ０＝１及びｑ１＝ｑ２＝ｑ３＝０
となるように、リセット線（図示せず）によって初期化
される。かくて、フリップフロップ１９４〜２００が前
述のように接続されているために、これらのフリップフ
ロップのクロック入力に加わる信号がパルスされるたび
にシーケンス内の次の出力が高レベルに移行し、以前に
高レベルであった出力が低レベルに移行し、そして残り
の出力は低レベルに留まることになる。即ち、初期化に
続く最初のパルスの印加後に、ｑ１は高レベルに移行
し、ｑ０は低レベルに移行し、ｑ２及びｑ３は低レベル
に留まる。次のパルスの印加後、ｑ２は高レベルに移行
し、ｑ１は低レベルに移行し、ｑ０及びｑ３は低レベル
に留まり、以下同様である。このように、一時に１つの
出力を順序通りに高レベルにスイッチする過程を、「回
転操作」と呼ぶこともできる。
０〜ｑ３は、当初はｑ０＝１及びｑ１＝ｑ２＝ｑ３＝０
となるように、リセット線（図示せず）によって初期化
される。かくて、フリップフロップ１９４〜２００が前
述のように接続されているために、これらのフリップフ
ロップのクロック入力に加わる信号がパルスされるたび
にシーケンス内の次の出力が高レベルに移行し、以前に
高レベルであった出力が低レベルに移行し、そして残り
の出力は低レベルに留まることになる。即ち、初期化に
続く最初のパルスの印加後に、ｑ１は高レベルに移行
し、ｑ０は低レベルに移行し、ｑ２及びｑ３は低レベル
に留まる。次のパルスの印加後、ｑ２は高レベルに移行
し、ｑ１は低レベルに移行し、ｑ０及びｑ３は低レベル
に留まり、以下同様である。このように、一時に１つの
出力を順序通りに高レベルにスイッチする過程を、「回
転操作」と呼ぶこともできる。
【００３０】フリップフロップ１７４〜１８０、ＡＮＤ
ゲート１８２〜１８８、ＯＲゲート１９０及びＡＮＤゲ
ート１９２は、選択されたサイクルの範囲内で回転操作
のタイミングを制御するように作用するから、出力ｑ０
〜ｑ３は、当該選択されたサイクルの「最後の１／４期
間」中に回転することになる。この点に関連して、各信
号のサイクルは、当該信号が高レベルに移行するときに
開始すると見なされるから、各信号のサイクルの「最後
の１／４期間」とは、当該信号が次に上昇する直前の、
当該信号が低レベル（即ち、休止状態）にあるときの、
そのサイクルの１／４期間を意味する。つまり、本実施
例によれば、移相器１４４からの信号Ａがクロック・ソ
ース信号として使用されていれば、信号Ａから信号Ｂへ
の回転のタイミングは、信号Ａのサイクルの最後の１／
４期間中に生ずるように制御される。このように、信号
Ａのサイクルの最後の１／４期間中に信号Ａから信号Ｂ
への回転を行う理由は、信号Ｂが信号Ａに対し９０゜遅
れているために、信号Ａのサイクルの最後の１／４期間
中には、信号Ａ及びＢが両者とも低レベル（休止状態）
にあるからである。同様に、信号Ｂがクロック・ソース
信号として使用されていれば、信号Ｂから信号Ｃへの回
転のタイミングは、信号Ｂのサイクルの最後の１／４期
間中に生ずるように制御され、以下同様である。
ゲート１８２〜１８８、ＯＲゲート１９０及びＡＮＤゲ
ート１９２は、選択されたサイクルの範囲内で回転操作
のタイミングを制御するように作用するから、出力ｑ０
〜ｑ３は、当該選択されたサイクルの「最後の１／４期
間」中に回転することになる。この点に関連して、各信
号のサイクルは、当該信号が高レベルに移行するときに
開始すると見なされるから、各信号のサイクルの「最後
の１／４期間」とは、当該信号が次に上昇する直前の、
当該信号が低レベル（即ち、休止状態）にあるときの、
そのサイクルの１／４期間を意味する。つまり、本実施
例によれば、移相器１４４からの信号Ａがクロック・ソ
ース信号として使用されていれば、信号Ａから信号Ｂへ
の回転のタイミングは、信号Ａのサイクルの最後の１／
４期間中に生ずるように制御される。このように、信号
Ａのサイクルの最後の１／４期間中に信号Ａから信号Ｂ
への回転を行う理由は、信号Ｂが信号Ａに対し９０゜遅
れているために、信号Ａのサイクルの最後の１／４期間
中には、信号Ａ及びＢが両者とも低レベル（休止状態）
にあるからである。同様に、信号Ｂがクロック・ソース
信号として使用されていれば、信号Ｂから信号Ｃへの回
転のタイミングは、信号Ｂのサイクルの最後の１／４期
間中に生ずるように制御され、以下同様である。
【００３１】選択されたサイクルの範囲内で回転操作の
タイミングを制御するための、フリップフロップ１７４
〜１８０、ＡＮＤゲート１８２〜１８８、ＯＲゲート１
９０及びＡＮＤゲート１９２の動作を十分に理解するに
は、図４に示されている諸信号の特定の論理的組み合わ
せ及び図５に示されているタイミングを考察すると良
い。ここで、信号Ｃから信号Ｄへの回転のタイミングを
例示的に考察する。図５におけるシングル・ショット１
５４の信号の第３のアサーションの前には、マルチプレ
クサ１４６から信号Ｃが出力されて現にクロック・ソー
ス信号として使用されている。シングル・ショット１５
４をトリガするデジタル・フィルタ２２からの信号は、
位相検出器２０が検出した位相差に応答する。かくて、
図５におけるシングル・ショット１５４の信号の第３の
アサーションは、基準クロック信号２１と信号Ｃが現に
ソースとなっているクロック信号との間の位相差が予定
のスレッショルド位相差を超えていること、従ってこの
位相差を減少させるために信号Ｄへの回転が必要である
ことを指示する。
タイミングを制御するための、フリップフロップ１７４
〜１８０、ＡＮＤゲート１８２〜１８８、ＯＲゲート１
９０及びＡＮＤゲート１９２の動作を十分に理解するに
は、図４に示されている諸信号の特定の論理的組み合わ
せ及び図５に示されているタイミングを考察すると良
い。ここで、信号Ｃから信号Ｄへの回転のタイミングを
例示的に考察する。図５におけるシングル・ショット１
５４の信号の第３のアサーションの前には、マルチプレ
クサ１４６から信号Ｃが出力されて現にクロック・ソー
ス信号として使用されている。シングル・ショット１５
４をトリガするデジタル・フィルタ２２からの信号は、
位相検出器２０が検出した位相差に応答する。かくて、
図５におけるシングル・ショット１５４の信号の第３の
アサーションは、基準クロック信号２１と信号Ｃが現に
ソースとなっているクロック信号との間の位相差が予定
のスレッショルド位相差を超えていること、従ってこの
位相差を減少させるために信号Ｄへの回転が必要である
ことを指示する。
【００３２】この理想化した例では、シングル・ショッ
ト１５４の信号は、定期的なインターバルでアサートさ
れるように図示されている。これらのインターバルが定
期的に生ずるのは、前述のように、４相信号Ａ〜Ｄの周
波数と基準クロック信号２１の周波数との差が実質的に
一定であることに起因する。
ト１５４の信号は、定期的なインターバルでアサートさ
れるように図示されている。これらのインターバルが定
期的に生ずるのは、前述のように、４相信号Ａ〜Ｄの周
波数と基準クロック信号２１の周波数との差が実質的に
一定であることに起因する。
【００３３】シングル・ショット１５４の信号のアサー
ションによって指示されるように、ここで回転が要求さ
れるけれども、この回転は、結果的なクロック信号内の
グリッチ（欠陥）を回避するように同期化されなければ
ならない。図５においてシングル・ショット１５４の信
号の第３のアサーションが生ずる時点には、信号Ｃは下
降中であるが、信号Ｄは依然としてアサートされてい
る。かくて、この時点における回転は、信号Ｃ及びＤが
両者ともに低レベルにある時点には対応しないから、か
かる回転は、クロック信号に対し擾乱を導入することに
なろう。従って、図４の位相セレクタ１４８は、シング
ル・ショット１５４の信号だけでなく、クロック信号の
状態にも応答して、回転のタイミングを選択するための
論理を含んでいる。即ち、フリップフロップ１７４〜１
８０、ＡＮＤゲート１８２〜１８８及びＯＲゲート１９
０は、すぐ後に説明するように、クロック信号の状態に
応答して回転のタイミングを選択するための論理を提供
する。詳述すると、信号Ｃから信号Ｄへの回転を要求す
るシングル・ショット１５４の信号の直前に、選択信号
ｑ２がアサートされ、他方、残りの選択信号ｑ０、ｑ１
及びｑ３はアサートされない（これが論理的である理由
は、クロック・ソース信号としての信号Ｃを選択するマ
ルチプレクサ１４６の動作を制御するのが、選択信号ｑ
２のアサーションであるからである）。選択信号ｑ２の
アサーション及びその後の信号Ｄのアサーションに応答
して、フリップフロップ１７８は、ＡＮＤゲート１８６
の入力に至るその出力をアサートする。シングル・ショ
ット１５４の信号のアサーションは、１サイクルの持続
時間を有する。４相信号Ｂ〜Ｄ及びＡをそれぞれ入力と
するフリップフロップ１７４〜１８０によって得られる
遅延と、シングル・ショット１５４の信号のアサーショ
ンに関連する１サイクルの持続時間とを組み合わせるこ
とによって、単一の回転だけを生成するように意図され
たシングル・ショット１５４の信号に応答して４相信号
Ａ〜Ｄの第２の回転が誤って生成されるのを防止するこ
とができる。
ションによって指示されるように、ここで回転が要求さ
れるけれども、この回転は、結果的なクロック信号内の
グリッチ（欠陥）を回避するように同期化されなければ
ならない。図５においてシングル・ショット１５４の信
号の第３のアサーションが生ずる時点には、信号Ｃは下
降中であるが、信号Ｄは依然としてアサートされてい
る。かくて、この時点における回転は、信号Ｃ及びＤが
両者ともに低レベルにある時点には対応しないから、か
かる回転は、クロック信号に対し擾乱を導入することに
なろう。従って、図４の位相セレクタ１４８は、シング
ル・ショット１５４の信号だけでなく、クロック信号の
状態にも応答して、回転のタイミングを選択するための
論理を含んでいる。即ち、フリップフロップ１７４〜１
８０、ＡＮＤゲート１８２〜１８８及びＯＲゲート１９
０は、すぐ後に説明するように、クロック信号の状態に
応答して回転のタイミングを選択するための論理を提供
する。詳述すると、信号Ｃから信号Ｄへの回転を要求す
るシングル・ショット１５４の信号の直前に、選択信号
ｑ２がアサートされ、他方、残りの選択信号ｑ０、ｑ１
及びｑ３はアサートされない（これが論理的である理由
は、クロック・ソース信号としての信号Ｃを選択するマ
ルチプレクサ１４６の動作を制御するのが、選択信号ｑ
２のアサーションであるからである）。選択信号ｑ２の
アサーション及びその後の信号Ｄのアサーションに応答
して、フリップフロップ１７８は、ＡＮＤゲート１８６
の入力に至るその出力をアサートする。シングル・ショ
ット１５４の信号のアサーションは、１サイクルの持続
時間を有する。４相信号Ｂ〜Ｄ及びＡをそれぞれ入力と
するフリップフロップ１７４〜１８０によって得られる
遅延と、シングル・ショット１５４の信号のアサーショ
ンに関連する１サイクルの持続時間とを組み合わせるこ
とによって、単一の回転だけを生成するように意図され
たシングル・ショット１５４の信号に応答して４相信号
Ａ〜Ｄの第２の回転が誤って生成されるのを防止するこ
とができる。
【００３４】フリップフロップ１７８の出力がアサート
される際、他のフリップフロップ１７４、１７６又は１
８０の如何なる出力もアサートされない。なぜなら、こ
の時点において、選択信号ｑ０、ｑ１及びｑ３は、少な
くとも１サイクルの間アサートされていないからであ
る。この結果、ＡＮＤゲート１８２〜１８８のうち、Ａ
ＮＤゲート１８６だけが、選択信号ｑ２のアサーション
の現持続時間中に一の出力信号をアサートすることがで
きるに過ぎない。ＡＮＤゲート１８６の他の２つの入力
は、信号Ａ及びＢである。４相信号Ａ〜Ｄの位相関係に
起因して、信号Ａ及びＢは、信号Ｃのサイクルの最後の
１／４期間中にのみ同時にアサートされることになる。
かくて、ＡＮＤゲート１８６が満足されるのは、フリッ
プフロップ１７８によって制御されるように、２重の回
転が誤って生成されるのを防止するために適正な遅延が
生じ、しかも信号Ａ及びＢによって指示されるように、
信号Ｃがその１つのサイクルの最後の１／４期間内にあ
る場合だけである。
される際、他のフリップフロップ１７４、１７６又は１
８０の如何なる出力もアサートされない。なぜなら、こ
の時点において、選択信号ｑ０、ｑ１及びｑ３は、少な
くとも１サイクルの間アサートされていないからであ
る。この結果、ＡＮＤゲート１８２〜１８８のうち、Ａ
ＮＤゲート１８６だけが、選択信号ｑ２のアサーション
の現持続時間中に一の出力信号をアサートすることがで
きるに過ぎない。ＡＮＤゲート１８６の他の２つの入力
は、信号Ａ及びＢである。４相信号Ａ〜Ｄの位相関係に
起因して、信号Ａ及びＢは、信号Ｃのサイクルの最後の
１／４期間中にのみ同時にアサートされることになる。
かくて、ＡＮＤゲート１８６が満足されるのは、フリッ
プフロップ１７８によって制御されるように、２重の回
転が誤って生成されるのを防止するために適正な遅延が
生じ、しかも信号Ａ及びＢによって指示されるように、
信号Ｃがその１つのサイクルの最後の１／４期間内にあ
る場合だけである。
【００３５】一旦、ＡＮＤゲート１８６が満足されてそ
の出力をアサートすると、これに応答して、ＯＲゲート
１９０がその出力をアサートする。ＯＲゲート１９０か
らの出力及びシングル・ショット１５４の信号が両者と
もにアサートされていることに応答して、ＡＮＤゲート
１９２がその出力をアサートする。このＡＮＤゲート１
９２の出力は、フリップフロップ２００をトリガしてそ
の出力ｑ３をアサートさせるとともに、フリップフロッ
プ１９８をトリガしてその出力ｑ２をデアサートさせ
る。ｑ３がアサートされていることに応答して、マルチ
プレクサ１４６は、クロック・ソース用のその出力信号
を信号Ｃから信号Ｄにスイッチする。
の出力をアサートすると、これに応答して、ＯＲゲート
１９０がその出力をアサートする。ＯＲゲート１９０か
らの出力及びシングル・ショット１５４の信号が両者と
もにアサートされていることに応答して、ＡＮＤゲート
１９２がその出力をアサートする。このＡＮＤゲート１
９２の出力は、フリップフロップ２００をトリガしてそ
の出力ｑ３をアサートさせるとともに、フリップフロッ
プ１９８をトリガしてその出力ｑ２をデアサートさせ
る。ｑ３がアサートされていることに応答して、マルチ
プレクサ１４６は、クロック・ソース用のその出力信号
を信号Ｃから信号Ｄにスイッチする。
【００３６】信号Ｃから信号Ｄへの回転に係る前述の詳
細な説明は、選択されたサイクルの範囲内でかかる回転
のタイミングを制御するために、フリップフロップ１７
４〜１８０、ＡＮＤゲート１８２〜１８８、ＯＲゲート
１９０及びＡＮＤゲート１９２が、移相器１４４とどの
ように協動するかを例示するものである。前述の例及び
図面の開示内容から、信号Ａから信号Ｂへの回転、信号
Ｂから信号Ｃへの回転及び信号Ｄから信号Ａへの回転の
タイミングも、同様にして制御されることが理解されよ
う。
細な説明は、選択されたサイクルの範囲内でかかる回転
のタイミングを制御するために、フリップフロップ１７
４〜１８０、ＡＮＤゲート１８２〜１８８、ＯＲゲート
１９０及びＡＮＤゲート１９２が、移相器１４４とどの
ように協動するかを例示するものである。前述の例及び
図面の開示内容から、信号Ａから信号Ｂへの回転、信号
Ｂから信号Ｃへの回転及び信号Ｄから信号Ａへの回転の
タイミングも、同様にして制御されることが理解されよ
う。
【００３７】次に、図６を参照して、同期化手段１５４
を詳述する（本明細書中の「同期化手段」という用語
は、回転手段１４内の種々の回路要素によるゲーティン
グの通常の過程で得られることがある、マルチプレクサ
１４６によるクロック信号出力内の若干のスキューを減
少させるための機能を指すために使用する）。第１のク
ロック信号のソースである、マルチプレクサ１４６から
の選択済みの信号が、遅延フリップフロップ７２及び７
４の遅延入力に供給される。マルチプレクサ１４６から
のクロック信号出力の２倍の周波数を有する、発信器１
２からの１つの信号が、フリップフロップ７２のクロッ
ク入力に供給される。他方、前記１つの信号から１８０
゜位相がずれている、発信器１２からの他の信号が、フ
リップフロップ７４のクロック入力に供給される。位相
セレクタ１４６からの選択信号ｑ０及びｑ３は、クロッ
ク信号として使用すべき、フリップフロップ７２又は７
４の何れか一方からの出力を選択するために使用され
る。即ち、選択信号ｑ０及びｑ３はＮＯＲゲート８２の
入力として供給され、そしてＮＯＲゲート８２の出力は
マルチプレクサ８０に供給されるようになっているの
で、選択信号ｑ０又はｑ３がアサートされるときには、
フリップフロップ７４の出力がマルチプレクサ８０から
供給され、他方、選択信号ｑ０又はｑ３のどちらもアサ
ートされないときには、フリップフロップ７２の出力が
マルチプレクサ８０から供給されることになる。
を詳述する（本明細書中の「同期化手段」という用語
は、回転手段１４内の種々の回路要素によるゲーティン
グの通常の過程で得られることがある、マルチプレクサ
１４６によるクロック信号出力内の若干のスキューを減
少させるための機能を指すために使用する）。第１のク
ロック信号のソースである、マルチプレクサ１４６から
の選択済みの信号が、遅延フリップフロップ７２及び７
４の遅延入力に供給される。マルチプレクサ１４６から
のクロック信号出力の２倍の周波数を有する、発信器１
２からの１つの信号が、フリップフロップ７２のクロッ
ク入力に供給される。他方、前記１つの信号から１８０
゜位相がずれている、発信器１２からの他の信号が、フ
リップフロップ７４のクロック入力に供給される。位相
セレクタ１４６からの選択信号ｑ０及びｑ３は、クロッ
ク信号として使用すべき、フリップフロップ７２又は７
４の何れか一方からの出力を選択するために使用され
る。即ち、選択信号ｑ０及びｑ３はＮＯＲゲート８２の
入力として供給され、そしてＮＯＲゲート８２の出力は
マルチプレクサ８０に供給されるようになっているの
で、選択信号ｑ０又はｑ３がアサートされるときには、
フリップフロップ７４の出力がマルチプレクサ８０から
供給され、他方、選択信号ｑ０又はｑ３のどちらもアサ
ートされないときには、フリップフロップ７２の出力が
マルチプレクサ８０から供給されることになる。
【００３８】種々の信号の理想的なタイミングを示す図
５を参照すると、同期化手段１５４の構成の機能を理解
することができる。即ち、図５の最下部に示しているよ
うに、マルチプレクサ１４６の出力信号が移相器１４４
からの信号Ａ及びＣによって供給される場合、マルチプ
レクサ１４６のパルス出力の中心点は、理想的には、図
５の最上部に示した発信器１２の信号の立ち下がりエッ
ジに対応する。同様に、マルチプレクサ１４６の出力信
号が移相器１４４からの信号Ｂ及びＤによって供給され
る場合には、マルチプレクサ１４６のパルス出力の中心
点は、発信器１２の信号の立ち上がりエッジに対応す
る。従って、一の遅延フリップフロップによるマルチプ
レクサ１４６の出力信号の同期化は、この出力信号が信
号Ａ及びＣによって供給される場合には、発信器１２の
信号の立ち下がりエッジによってクロックされなければ
ならない。他方、マルチプレクサ１４６の出力信号が信
号Ｂ及びＤによって供給される場合には、発信器１２の
信号の立ち上がりエッジによってクロックされなければ
ならない。
５を参照すると、同期化手段１５４の構成の機能を理解
することができる。即ち、図５の最下部に示しているよ
うに、マルチプレクサ１４６の出力信号が移相器１４４
からの信号Ａ及びＣによって供給される場合、マルチプ
レクサ１４６のパルス出力の中心点は、理想的には、図
５の最上部に示した発信器１２の信号の立ち下がりエッ
ジに対応する。同様に、マルチプレクサ１４６の出力信
号が移相器１４４からの信号Ｂ及びＤによって供給され
る場合には、マルチプレクサ１４６のパルス出力の中心
点は、発信器１２の信号の立ち上がりエッジに対応す
る。従って、一の遅延フリップフロップによるマルチプ
レクサ１４６の出力信号の同期化は、この出力信号が信
号Ａ及びＣによって供給される場合には、発信器１２の
信号の立ち下がりエッジによってクロックされなければ
ならない。他方、マルチプレクサ１４６の出力信号が信
号Ｂ及びＤによって供給される場合には、発信器１２の
信号の立ち上がりエッジによってクロックされなければ
ならない。
【００３９】更に、選択信号ｑ０がアサートされる場合
は、信号Ａがマルチプレクサ１４６によって供給され
る。選択信号ｑ２がアサートされる場合には、信号Ｃが
マルチプレクサ１４６によって供給される。かくて、選
択ｑ０又はｑ２のどちらもアサートされていない場合に
は、信号Ｂ又はＤが出力されることになる。従って、選
択信号ｑ０及びｑ２は、マルチプレクサ８０によるフリ
ップフロップ７２及び７４からの出力信号の選択を制御
するために、図示のように、同期化手段１５４内で使用
することができる。
は、信号Ａがマルチプレクサ１４６によって供給され
る。選択信号ｑ２がアサートされる場合には、信号Ｃが
マルチプレクサ１４６によって供給される。かくて、選
択ｑ０又はｑ２のどちらもアサートされていない場合に
は、信号Ｂ又はＤが出力されることになる。従って、選
択信号ｑ０及びｑ２は、マルチプレクサ８０によるフリ
ップフロップ７２及び７４からの出力信号の選択を制御
するために、図示のように、同期化手段１５４内で使用
することができる。
【００４０】次に、図７を参照して、デジタル・フィル
タ２２を詳述する。本実施例は、発信器１２を除く図１
のクロック・システム１０をマイクロプロセッサと同じ
ダイ（die ）上に含めることを意図している点を理解さ
れたい。デジタル・フィルタ２２に関連して、ダイの製
造後に制御回路（図示せず）によってビットを設定する
ためのレジスタ５２が設けられる。かくて、アサートさ
れるこのレジスタ５２内のビットの数は、後述するよう
に、デジタル・フィルタ２２の調整値を決定する。
タ２２を詳述する。本実施例は、発信器１２を除く図１
のクロック・システム１０をマイクロプロセッサと同じ
ダイ（die ）上に含めることを意図している点を理解さ
れたい。デジタル・フィルタ２２に関連して、ダイの製
造後に制御回路（図示せず）によってビットを設定する
ためのレジスタ５２が設けられる。かくて、アサートさ
れるこのレジスタ５２内のビットの数は、後述するよう
に、デジタル・フィルタ２２の調整値を決定する。
【００４１】シフト・レジスタ５４は、定常的にアサー
トされるデータ入力（図示せず）を有する。図１の位相
検出器２０において帰還クロック信号が基準クロック信
号２１よりも進んでいることが検出される場合、位相検
出器２０は、シフト・レジスタ５４への信号をアサート
する。シフト・レジスタ５４は、リセット済みの全ての
ビットで初期化される。位相検出器２０の信号がアサー
トされている状況下における帰還クロック信号の各サイ
クルごとに、シフト・レジスタ５４は、定常的にアサー
トされている入力データ・ビットをシフトする。かく
て、帰還クロック信号が基準クロック信号２１よりも進
んでいる場合、シフト・レジスタ５４は、次第に増加す
る数のアサート済みビットを累積する。
トされるデータ入力（図示せず）を有する。図１の位相
検出器２０において帰還クロック信号が基準クロック信
号２１よりも進んでいることが検出される場合、位相検
出器２０は、シフト・レジスタ５４への信号をアサート
する。シフト・レジスタ５４は、リセット済みの全ての
ビットで初期化される。位相検出器２０の信号がアサー
トされている状況下における帰還クロック信号の各サイ
クルごとに、シフト・レジスタ５４は、定常的にアサー
トされている入力データ・ビットをシフトする。かく
て、帰還クロック信号が基準クロック信号２１よりも進
んでいる場合、シフト・レジスタ５４は、次第に増加す
る数のアサート済みビットを累積する。
【００４２】シフト・レジスタ５４及び調整可能なビッ
ト・レジスタ５２に結合されているＮ検出器は、シフト
・レジスタ５４及び調整可能なビット・レジスタ５２内
のアサート済みビットの数を検出する。シフト・レジス
タ５４内のアサート済みビットの数が調整可能なビット
・レジスタ５２内のアサート済みビットの数を超える場
合、Ｎ検出器５６は、フリップフロップ５８への信号を
アサートする。１帰還クロック・サイクルの後、フリッ
プフロップ５８は、アサートされているＮ検出器５６か
らの信号に応答して、その出力信号をアサートする。フ
リップフロップ５８の出力信号は、シフト・レジスタ５
４に帰還されて、その全てのビットをリセットする。か
くて、Ｎ検出器５６の出力信号がリセットされ、帰還ク
ロック信号のその後の１サイクルにおいて、フリップフ
ロップ５８の出力信号がリセットされる。
ト・レジスタ５２に結合されているＮ検出器は、シフト
・レジスタ５４及び調整可能なビット・レジスタ５２内
のアサート済みビットの数を検出する。シフト・レジス
タ５４内のアサート済みビットの数が調整可能なビット
・レジスタ５２内のアサート済みビットの数を超える場
合、Ｎ検出器５６は、フリップフロップ５８への信号を
アサートする。１帰還クロック・サイクルの後、フリッ
プフロップ５８は、アサートされているＮ検出器５６か
らの信号に応答して、その出力信号をアサートする。フ
リップフロップ５８の出力信号は、シフト・レジスタ５
４に帰還されて、その全てのビットをリセットする。か
くて、Ｎ検出器５６の出力信号がリセットされ、帰還ク
ロック信号のその後の１サイクルにおいて、フリップフ
ロップ５８の出力信号がリセットされる。
【００４３】また、フリップフロップ５８の出力信号
は、位相セレクタ１４８のシングル・ショット１５４
（図４）にも供給される。かくて、フリップフロップ５
８の出力信号が帰還クロック信号の単一サイクルの間に
アサートされると、位相セレクタ１４８のシングル・シ
ョット１５４がトリガされて、回転手段１４による回転
を開始させる。
は、位相セレクタ１４８のシングル・ショット１５４
（図４）にも供給される。かくて、フリップフロップ５
８の出力信号が帰還クロック信号の単一サイクルの間に
アサートされると、位相セレクタ１４８のシングル・シ
ョット１５４がトリガされて、回転手段１４による回転
を開始させる。
【００４４】
【発明の効果】以上のように、本発明によれば、或る信
号を移相した他の信号で置換することにより、基準クロ
ック信号に対するクロック信号の位相差を減少させるこ
とができ、またこれらの信号が両者ともに休止状態にあ
る間にかかる置換を条件付けることにより、かかる置換
から生ずるクロック信号への擾乱を減少させることがで
きる。更に、一の信号の直前の信号によってクロック信
号を供給した後に、当該一の信号の少なくとも１つのサ
イクルの発生に応答して、クロック信号を供給するため
に当該一の信号を置換することにより、信号間の誤った
置換を防止することができる。
号を移相した他の信号で置換することにより、基準クロ
ック信号に対するクロック信号の位相差を減少させるこ
とができ、またこれらの信号が両者ともに休止状態にあ
る間にかかる置換を条件付けることにより、かかる置換
から生ずるクロック信号への擾乱を減少させることがで
きる。更に、一の信号の直前の信号によってクロック信
号を供給した後に、当該一の信号の少なくとも１つのサ
イクルの発生に応答して、クロック信号を供給するため
に当該一の信号を置換することにより、信号間の誤った
置換を防止することができる。
【図１】本発明の実施例に従った、位相回転を使用する
クロック・システムの高水準ブロック図である。
クロック・システムの高水準ブロック図である。
【図２】図１の回転手段１４のブロック図である。
【図３】図２の移相器１４４の論理要素を示す図であ
る。
る。
【図４】図２の位相セレクタ１４８の論理要素を示す図
である。
である。
【図５】実施例の諸側面を例示するタイミング図であ
る。
る。
【図６】図２の同期化手段１５４の論理要素を示す図で
ある。
ある。
【図７】図１のフィルタ２２の論理要素を示す図であ
る。
る。
１０・・・クロック・システム １２・・・表面弾性波（ＳＡＷ）発信器 １４・・・回転手段 １６・・・クロック分配システム １８・・・分周器 ２０・・・位相検出器 ２２・・・デジタル・フィルタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ポール・マスレイド アメリカ合衆国78758、テキサス州、オー スティン、ドーンズベリィ・ドライブ 1400 (72)発明者 ジョン・ステファン・ミューイッチ アメリカ合衆国78731、テキサス州、オー スティン、スピンエイカ・コーブ 4203
Claims (8)
- 【請求項１】クロック信号を供給するための方法であっ
て、（イ）複数の信号から一のクロック信号用の第１の
信号を供給するステップと、（ロ）前記クロック信号と
一の基準クロック信号との間の位相差を減少させるため
に、前記第１の信号を、当該第１の信号に対し移相した
前記複数の信号からの第２の信号で置換するステップと
を含み、 前記第１及び第２の信号が休止状態にあるときの一のイ
ンターバルの発生に応答して、前記第１の信号を前記第
２の信号で置換するようにしたことを特徴とする、前記
方法。 - 【請求項２】前記ステップ（イ）の後に、前記第２の信
号の少なくとも１つのサイクルが発生したことに応答し
て、前記第１の信号を前記第２の信号で置換するように
したことを特徴とする、請求項１記載の方法。 - 【請求項３】前記第２の信号を、当該第２の信号に対し
移相した前記複数の信号からの第３の信号で置換するス
テップを更に含み、 前記第２及び第３の信号が休止状態にあるときの一のイ
ンターバルの発生に応答して、前記第２の信号を前記第
３の信号で置換するようにしたことを特徴とする、請求
項１記載の方法。 - 【請求項４】前記第１の信号を前記第２の信号で置換し
た後に、前記第３の信号の少なくとも１つのサイクルが
発生したことに応答して、前記第２の信号を前記第３の
信号で置換するようにしたことを特徴とする、請求項３
記載の方法。 - 【請求項５】クロック信号を供給するための装置であっ
て、 複数の信号から一のクロック信号用の第１の信号を供給
するための手段と、 前記クロック信号と一の基準クロック信号との間の位相
差を減少させるために、前記第１の信号を、当該第１の
信号に対し移相した前記複数の信号からの第２の信号で
置換するための手段とを含み、 前記置換するための手段が、前記第１及び第２の信号が
休止状態にあるときの一のインターバルの発生に応答し
て、前記第１の信号を前記第２の信号で置換することを
特徴とする、前記装置。 - 【請求項６】前記置換するための手段が、前記クロック
信号用の前記第１の信号を供給した後に、前記第２の信
号の少なくとも１つのサイクルが発生したことに応答し
て、前記第１の信号を前記第２の信号で置換することを
特徴とする、請求項５記載の装置。 - 【請求項７】前記第２の信号を、当該第２の信号に対し
移相した前記複数の信号からの第３の信号で置換するた
めの手段を更に含み、 当該置換するための手段が、前記第２及び第３の信号が
休止状態にあるときの一のインターバルの発生に応答し
て、前記第２の信号を前記第３の信号で置換することを
特徴とする、請求項５記載の装置。 - 【請求項８】前記第２の信号を前記第３の信号で置換す
るための前記手段が、前記第１の信号を前記第２の信号
で置換した後に、前記第３の信号の少なくとも１つのサ
イクルが発生したことに応答して、前記第２の信号を前
記第３の信号で置換することを特徴とする、請求項７記
載の装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/004133 | 1998-01-07 | ||
| US09/004,133 US6014047A (en) | 1998-01-07 | 1998-01-07 | Method and apparatus for phase rotation in a phase locked loop |
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| Publication Number | Publication Date |
|---|---|
| JPH11316616A true JPH11316616A (ja) | 1999-11-16 |
| JP3121583B2 JP3121583B2 (ja) | 2001-01-09 |
Family
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|---|---|---|---|
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|---|---|---|---|---|
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| US6819728B2 (en) * | 2000-12-28 | 2004-11-16 | International Business Machines Corporation | Self-correcting multiphase clock recovery |
| US6914953B2 (en) * | 2000-12-28 | 2005-07-05 | International Business Machines Corporation | Multiphase clock recovery using D-type phase detector |
| KR100500663B1 (ko) * | 2002-11-18 | 2005-07-12 | 한국전자통신연구원 | 직교신호 발생기를 이용한 선택적 결합기형 디지털위상변위기 |
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| US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
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| CN117672298A (zh) * | 2022-08-31 | 2024-03-08 | 长鑫存储技术有限公司 | 存储器的时钟架构及存储器 |
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| US4893271A (en) * | 1983-11-07 | 1990-01-09 | Motorola, Inc. | Synthesized clock microcomputer with power saving |
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