JPH11316616A - クロック信号を供給するための方法及び装置 - Google Patents
クロック信号を供給するための方法及び装置Info
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- JPH11316616A JPH11316616A JP11000050A JP5099A JPH11316616A JP H11316616 A JPH11316616 A JP H11316616A JP 11000050 A JP11000050 A JP 11000050A JP 5099 A JP5099 A JP 5099A JP H11316616 A JPH11316616 A JP H11316616A
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- 230000001934 delay Effects 0.000 abstract 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 位相同期ループ(PLL)における信号を選
択的に位相回転してクロック信号を供給するための方法
及び装置を提供すること。 【解決手段】 一の基準クロックに対するクロック信号
の位相誤差を減少させるために、各信号が他の信号に対
しそれぞれ移相されている複数の信号から、クロック信
号としての一の信号が他の信号で反復的に置換される。
クロック信号への擾乱を減少させるために、これらの置
換は、所定のインターバル中に生ずるように同期化され
る。また、かかる置換は、一の信号の直前の信号によっ
てクロックを供給した後に、当該一の信号の少なくとも
1つのサイクルの発生に応答して、クロックを供給する
ために当該一の信号を置換することにより、信号間の誤
った置換を防止することができる。
択的に位相回転してクロック信号を供給するための方法
及び装置を提供すること。 【解決手段】 一の基準クロックに対するクロック信号
の位相誤差を減少させるために、各信号が他の信号に対
しそれぞれ移相されている複数の信号から、クロック信
号としての一の信号が他の信号で反復的に置換される。
クロック信号への擾乱を減少させるために、これらの置
換は、所定のインターバル中に生ずるように同期化され
る。また、かかる置換は、一の信号の直前の信号によっ
てクロックを供給した後に、当該一の信号の少なくとも
1つのサイクルの発生に応答して、クロックを供給する
ために当該一の信号を置換することにより、信号間の誤
った置換を防止することができる。
Description
【0001】
【関連する特許出願】本願は、その譲受人に譲渡され且
つ米国特許商標庁において出願済みの以下の米国特許出
願に関連している。"High Speed Differential CMOS Si
ne-Wave Receiver with Duty Cycle Control Means" と
題する、1997年4月18日出願の米国特許出願第8
44504号(出願人の整理番号:AT9−97−07
0);"A Clock Generation Apparatus and Method for
CMOS Microprocessors Using a Differential SAW Osc
illator" と題する、1996年10月31日出願の米
国特許出願第742220号(出願人の整理番号:AT
9−96−166);及び、"Method and Apparatus fo
r Coupled Phase Locked Loops" と題する、1998年
1月7日出願の米国特許出願第004136号(出願人
の整理番号:AT9−97−284)。
つ米国特許商標庁において出願済みの以下の米国特許出
願に関連している。"High Speed Differential CMOS Si
ne-Wave Receiver with Duty Cycle Control Means" と
題する、1997年4月18日出願の米国特許出願第8
44504号(出願人の整理番号:AT9−97−07
0);"A Clock Generation Apparatus and Method for
CMOS Microprocessors Using a Differential SAW Osc
illator" と題する、1996年10月31日出願の米
国特許出願第742220号(出願人の整理番号:AT
9−96−166);及び、"Method and Apparatus fo
r Coupled Phase Locked Loops" と題する、1998年
1月7日出願の米国特許出願第004136号(出願人
の整理番号:AT9−97−284)。
【0002】
【発明の属する技術分野】本発明は位相同期ループ(フ
ェーズ・ロック・ループ)(以下「PLL」と略記)に
係り、更に詳細に説明すれば、超小型電子回路用のクロ
ック信号の生成に使用するPLL内の選択的な位相回転
に係る。
ェーズ・ロック・ループ)(以下「PLL」と略記)に
係り、更に詳細に説明すれば、超小型電子回路用のクロ
ック信号の生成に使用するPLL内の選択的な位相回転
に係る。
【0003】
【従来の技術】PLLは、マイクロプロセッサを含む超
小型電子回路内で使用するクロック信号を生成するのに
有用である。しかしながら、通常のPLLは、雑音に影
響されやすい。電源、特にマイクロプロセッサ用の電源
は、非常に雑音を発生しやすく、その結果として、PL
Lの出力信号内に容認できないジッタを生ずることが多
い。マイクロプロセッサ内で使用する多相クロック信号
については、このジッタが一層重要な問題となってく
る。
小型電子回路内で使用するクロック信号を生成するのに
有用である。しかしながら、通常のPLLは、雑音に影
響されやすい。電源、特にマイクロプロセッサ用の電源
は、非常に雑音を発生しやすく、その結果として、PL
Lの出力信号内に容認できないジッタを生ずることが多
い。マイクロプロセッサ内で使用する多相クロック信号
については、このジッタが一層重要な問題となってく
る。
【0004】
【発明が解決しようとする課題】前掲の1つ以上の関連
出願には、互いに予定の位相関係を有する1組の信号に
従って、通常のPLLよりも雑音に影響されにくいクロ
ック信号を生成するようにした方法及び装置が開示され
ている。これらの1組の信号のうち1つの信号から連続
的にスイッチ(回転)した信号をクロック・ソース信号
として使用しているので、かかるクロック・ソース信号
は、実効的にその位相を回転されることになる。これに
関連して、PLL内の信号を選択的に位相回転するため
の方法及び装置が少なくとも要請されている。
出願には、互いに予定の位相関係を有する1組の信号に
従って、通常のPLLよりも雑音に影響されにくいクロ
ック信号を生成するようにした方法及び装置が開示され
ている。これらの1組の信号のうち1つの信号から連続
的にスイッチ(回転)した信号をクロック・ソース信号
として使用しているので、かかるクロック・ソース信号
は、実効的にその位相を回転されることになる。これに
関連して、PLL内の信号を選択的に位相回転するため
の方法及び装置が少なくとも要請されている。
【0005】
【課題を解決するための手段】本発明は、前述の要請を
満足するものであって、これを要約すると次の通りであ
る。第1の形式において、本発明は、クロック信号を供
給するための方法に向けられている。この方法は、
(イ)複数の信号から一のクロック信号用の第1の信号
を供給するステップと、(ロ)前記クロック信号と一の
基準クロック信号との間の位相差(位相誤差)を減少さ
せるために、前記第1の信号を、当該第1の信号に対し
移相した前記複数の信号からの第2の信号で置換するス
テップとを含み、前記第1及び第2の信号が休止状態に
あるときの一のインターバルの発生に応答して、前記第
1の信号を前記第2の信号で置換することを特徴として
いる。
満足するものであって、これを要約すると次の通りであ
る。第1の形式において、本発明は、クロック信号を供
給するための方法に向けられている。この方法は、
(イ)複数の信号から一のクロック信号用の第1の信号
を供給するステップと、(ロ)前記クロック信号と一の
基準クロック信号との間の位相差(位相誤差)を減少さ
せるために、前記第1の信号を、当該第1の信号に対し
移相した前記複数の信号からの第2の信号で置換するス
テップとを含み、前記第1及び第2の信号が休止状態に
あるときの一のインターバルの発生に応答して、前記第
1の信号を前記第2の信号で置換することを特徴として
いる。
【0006】追加の側面の特徴は、前記ステップ(イ)
の後に、前記第2の信号の少なくとも1つのサイクルが
発生したことに応答して、前記第1の信号を前記第2の
信号で置換することにある。
の後に、前記第2の信号の少なくとも1つのサイクルが
発生したことに応答して、前記第1の信号を前記第2の
信号で置換することにある。
【0007】他の側面の特徴は、前記第2の信号を、当
該第2の信号に対し移相した前記複数の信号からの第3
の信号で置換するステップを更に含み、前記第2及び第
3の信号が休止状態にあるときの一のインターバルの発
生に応答して、前記第2の信号を前記第3の信号で置換
することにある。
該第2の信号に対し移相した前記複数の信号からの第3
の信号で置換するステップを更に含み、前記第2及び第
3の信号が休止状態にあるときの一のインターバルの発
生に応答して、前記第2の信号を前記第3の信号で置換
することにある。
【0008】更に他の側面の特徴は、前記第1の信号を
前記第2の信号で置換した後に、前記第3の信号の少な
くとも1つのサイクルが発生したことに応答して、前記
第2の信号を前記第3の信号で置換することにある。
前記第2の信号で置換した後に、前記第3の信号の少な
くとも1つのサイクルが発生したことに応答して、前記
第2の信号を前記第3の信号で置換することにある。
【0009】他の形式において、本発明は、クロック信
号を供給するための装置に向けられている。この装置
は、複数の信号から一のクロック信号用の第1の信号を
供給するための手段と、前記クロック信号と一の基準ク
ロック信号との間の位相差を減少させるために、前記第
1の信号を、当該第1の信号に対し移相した前記複数の
信号からの第2の信号で置換するための手段とを含み、
前記置換するための手段が、前記第1及び第2の信号が
休止状態にあるときの一のインターバルの発生に応答し
て、前記第1の信号を前記第2の信号で置換することを
特徴としている。
号を供給するための装置に向けられている。この装置
は、複数の信号から一のクロック信号用の第1の信号を
供給するための手段と、前記クロック信号と一の基準ク
ロック信号との間の位相差を減少させるために、前記第
1の信号を、当該第1の信号に対し移相した前記複数の
信号からの第2の信号で置換するための手段とを含み、
前記置換するための手段が、前記第1及び第2の信号が
休止状態にあるときの一のインターバルの発生に応答し
て、前記第1の信号を前記第2の信号で置換することを
特徴としている。
【0010】追加の側面の特徴は、前記置換するための
手段が、前記クロック信号用の前記第1の信号を供給し
た後に、前記第2の信号の少なくとも1つのサイクルが
発生したことに応答して、前記第1の信号を前記第2の
信号で置換することにある。
手段が、前記クロック信号用の前記第1の信号を供給し
た後に、前記第2の信号の少なくとも1つのサイクルが
発生したことに応答して、前記第1の信号を前記第2の
信号で置換することにある。
【0011】他の側面の特徴は、前記第2の信号を、当
該第2の信号に対し移相した前記複数の信号からの第3
の信号で置換するための手段を更に含み、当該置換する
ための手段が、前記第2及び第3の信号が休止状態にあ
るときの一のインターバルの発生に応答して、前記第2
の信号を前記第3の信号で置換することにある。
該第2の信号に対し移相した前記複数の信号からの第3
の信号で置換するための手段を更に含み、当該置換する
ための手段が、前記第2及び第3の信号が休止状態にあ
るときの一のインターバルの発生に応答して、前記第2
の信号を前記第3の信号で置換することにある。
【0012】更に他の側面の特徴は、前記第2の信号を
前記第3の信号で置換するための前記手段が、前記第1
の信号を前記第2の信号で置換した後に、前記第3の信
号の少なくとも1つのサイクルが発生したことに応答し
て、前記第2の信号を前記第3の信号で置換することに
ある。
前記第3の信号で置換するための前記手段が、前記第1
の信号を前記第2の信号で置換した後に、前記第3の信
号の少なくとも1つのサイクルが発生したことに応答し
て、前記第2の信号を前記第3の信号で置換することに
ある。
【0013】
【発明の実施の形態】図1は、本発明の推奨実施例が例
示している。クロック・システム10は、外部的に生成
した基準クロック信号21を受信して、比較的高い周波
数の第1のクロック信号を生成する。回転手段14が出
力する第1のクロック信号は、基準クロック信号21に
対し位相ロックされている。
示している。クロック・システム10は、外部的に生成
した基準クロック信号21を受信して、比較的高い周波
数の第1のクロック信号を生成する。回転手段14が出
力する第1のクロック信号は、基準クロック信号21に
対し位相ロックされている。
【0014】図1の例では、基準クロック信号21は、
200MHzの信号である。第1のクロック信号は、好
ましくは弾性表面波(SAW)発信器12が生成した、
比較的高い周波数800.4MHzの信号から得られ
る。図示した実施例における回転手段14は、第1のク
ロック信号として、回転手段14の内部にある4つのソ
ース信号のうちから選択した、1つの400.2MHz
の信号を出力する。なお、これらの4つのソース信号
は、SAW発信器12からの800.4MHzの信号に
対し、位相が0゜、90゜、180゜及び270゜だけ
それぞれ遅れている。第1のクロック信号は、ブロック
16の箇所に例示されているように、各負荷に分配され
る。
200MHzの信号である。第1のクロック信号は、好
ましくは弾性表面波(SAW)発信器12が生成した、
比較的高い周波数800.4MHzの信号から得られ
る。図示した実施例における回転手段14は、第1のク
ロック信号として、回転手段14の内部にある4つのソ
ース信号のうちから選択した、1つの400.2MHz
の信号を出力する。なお、これらの4つのソース信号
は、SAW発信器12からの800.4MHzの信号に
対し、位相が0゜、90゜、180゜及び270゜だけ
それぞれ遅れている。第1のクロック信号は、ブロック
16の箇所に例示されているように、各負荷に分配され
る。
【0015】第1のクロック信号を、分周器18によっ
て分周した後(以下、このように分周した第1のクロッ
ク信号を、「帰還クロック」信号と称する)、これを位
相検出器20及びデジタル・フィルタ22に入力する。
この実施例において、分周器18の分周比は2である。
て分周した後(以下、このように分周した第1のクロッ
ク信号を、「帰還クロック」信号と称する)、これを位
相検出器20及びデジタル・フィルタ22に入力する。
この実施例において、分周器18の分周比は2である。
【0016】位相検出器20は、基準クロック信号21
を第1のクロック信号と比較して、両者の位相差を表す
1つ以上の出力信号を生成する。かかる位相検出器20
は周知であるから、本明細書ではその詳細な説明を省略
する。位相検出器20の具体例については、例えば米国
特許第5546052号明細書を参照されたい。
を第1のクロック信号と比較して、両者の位相差を表す
1つ以上の出力信号を生成する。かかる位相検出器20
は周知であるから、本明細書ではその詳細な説明を省略
する。位相検出器20の具体例については、例えば米国
特許第5546052号明細書を参照されたい。
【0017】位相差を表す位相検出器20の出力信号
は、デジタル・フィルタ22を通して、回転手段14に
帰還される。
は、デジタル・フィルタ22を通して、回転手段14に
帰還される。
【0018】前述の説明から明らかなように、SAW発
信器12が生成した800.4MHzの周波数を有する
信号は、回転手段14及び分周器18内でそれぞれ2分
周されているので、帰還クロック信号は、200.1M
Hzの周波数を有することになる。かくして、帰還クロ
ック信号及び第1のクロック信号(即ち、帰還クロック
信号用のソース)の両者は、基準クロック信号21に対
し、一貫して進み位相差を獲得する。従って、回転手段
14は、第1のクロック信号用に選択するソースを複数
のソース信号のうち一方から他方に連続的に変更するこ
とによって、第1のクロック信号を定期的に調整しなけ
ればならない。即ち、ソース信号の1つを遅れさせて、
帰還クロック信号(従って、第1のクロック信号)を基
準クロック信号21に対し位相ロックする、ということ
である。
信器12が生成した800.4MHzの周波数を有する
信号は、回転手段14及び分周器18内でそれぞれ2分
周されているので、帰還クロック信号は、200.1M
Hzの周波数を有することになる。かくして、帰還クロ
ック信号及び第1のクロック信号(即ち、帰還クロック
信号用のソース)の両者は、基準クロック信号21に対
し、一貫して進み位相差を獲得する。従って、回転手段
14は、第1のクロック信号用に選択するソースを複数
のソース信号のうち一方から他方に連続的に変更するこ
とによって、第1のクロック信号を定期的に調整しなけ
ればならない。即ち、ソース信号の1つを遅れさせて、
帰還クロック信号(従って、第1のクロック信号)を基
準クロック信号21に対し位相ロックする、ということ
である。
【0019】次に、図2を参照して、図1の回転手段1
4の論理要素を説明する。
4の論理要素を説明する。
【0020】回転手段14内にある差動受信機/デュー
ティ・サイクル調整器142は、発信器12からの差動
信号を受信して、その入力の不均衡を補償するために、
差動受信機の負荷ステージの適当な側にバイアスを加え
る。かかる差動受信機/デューティ・サイクル調整器1
42の詳細は、前掲の1つ以上の関連出願に記述されて
いるので、本明細書ではそれ以上の説明を省略する。
ティ・サイクル調整器142は、発信器12からの差動
信号を受信して、その入力の不均衡を補償するために、
差動受信機の負荷ステージの適当な側にバイアスを加え
る。かかる差動受信機/デューティ・サイクル調整器1
42の詳細は、前掲の1つ以上の関連出願に記述されて
いるので、本明細書ではそれ以上の説明を省略する。
【0021】発信器12からの信号は、調整器142に
よって修正した後、移相器144に供給される。移相器
144は、発信器12からの信号の1/2の周波数を有
する1組の信号A〜Dを生成する。ここで、信号Bは信
号Aに対し90゜遅れ、信号Cは信号Bに対し90゜遅
れ、信号Dは信号Cに対し90゜遅れている(前掲の1
つ以上の関連出願では、回転手段14内の要素である移
相器144は、「回転手段」と表記されている)。
よって修正した後、移相器144に供給される。移相器
144は、発信器12からの信号の1/2の周波数を有
する1組の信号A〜Dを生成する。ここで、信号Bは信
号Aに対し90゜遅れ、信号Cは信号Bに対し90゜遅
れ、信号Dは信号Cに対し90゜遅れている(前掲の1
つ以上の関連出願では、回転手段14内の要素である移
相器144は、「回転手段」と表記されている)。
【0022】これらの4相信号A〜Dは、位相セレクタ
148及びマルチプレクサ146に供給される(前掲の
1つ以上の関連出願では、位相セレクタ148は、「シ
フト論理」と表記されている)。位相セレクタ148
は、クロック信号用のソースとして、4相信号A〜Dの
うち1つの信号を連続的に選択し、これを回転手段14
から出力する。この選択操作を行うため、位相セレクタ
148からマルチプレクサ146への4本の出力線q0
〜q3のうち1つの線上の信号をアサートする。複数の
入力信号のうちから選択した1つの信号を出力するとい
うマルチプレクサの機能・構成は周知であるから、マル
チプレクサ146の詳細については説明を省略する。
148及びマルチプレクサ146に供給される(前掲の
1つ以上の関連出願では、位相セレクタ148は、「シ
フト論理」と表記されている)。位相セレクタ148
は、クロック信号用のソースとして、4相信号A〜Dの
うち1つの信号を連続的に選択し、これを回転手段14
から出力する。この選択操作を行うため、位相セレクタ
148からマルチプレクサ146への4本の出力線q0
〜q3のうち1つの線上の信号をアサートする。複数の
入力信号のうちから選択した1つの信号を出力するとい
うマルチプレクサの機能・構成は周知であるから、マル
チプレクサ146の詳細については説明を省略する。
【0023】マルチプレクサ146からの出力信号は、
クロック信号として直接的に出力されるか、又はスキュ
ーを減少させるために同期化(retiming)が必要である
か否かに応じて、同期化手段154によって最初に同期
化することができる。但し、かかる機能の何れもオプシ
ョンである。
クロック信号として直接的に出力されるか、又はスキュ
ーを減少させるために同期化(retiming)が必要である
か否かに応じて、同期化手段154によって最初に同期
化することができる。但し、かかる機能の何れもオプシ
ョンである。
【0024】次に、図3を参照して、移相器144を詳
述する。移相器144は、5個の遅延フリップフロップ
164〜172を有している。フリップフロップ164
のNOT出力は、それ自体の論理入力に帰還し、またフ
リップフロップ166の論理入力にも供給されている。
同様に、フリップフロップ166の出力は、フリップフ
ロップ168の論理入力に供給され、フリップフロップ
168の出力は、フリップフロップ170の論理入力
に、そしてフリップフロップ170の出力は、フリップ
フロップ172の論理入力に供給されている。フリップ
フロップ164〜172の各クロック入力は、デューテ
ィ・サイクルを調整した発信器12からの信号を受信す
る。
述する。移相器144は、5個の遅延フリップフロップ
164〜172を有している。フリップフロップ164
のNOT出力は、それ自体の論理入力に帰還し、またフ
リップフロップ166の論理入力にも供給されている。
同様に、フリップフロップ166の出力は、フリップフ
ロップ168の論理入力に供給され、フリップフロップ
168の出力は、フリップフロップ170の論理入力
に、そしてフリップフロップ170の出力は、フリップ
フロップ172の論理入力に供給されている。フリップ
フロップ164〜172の各クロック入力は、デューテ
ィ・サイクルを調整した発信器12からの信号を受信す
る。
【0025】フリップフロップ164は、そのNOT出
力をその入力に帰還しているので、発信器12からの入
力信号を2分周するように作用する。もし、最初のクロ
ック信号が発信器12からの入力信号と同じ周波数を有
することが望ましいのであれば、代替案として、フリッ
プフロップ164を省略することも可能である。フリッ
プフロップ166〜172については、前段の出力が後
段の入力にそれぞれ接続されていることから、フリップ
フロップ166の出力Aは、フリップフロップ168の
出力Bに対し、90゜進んでいる。同様に、出力Bはフ
リップフロップ170の出力Cに対し90゜進んでお
り、以下同様である。ここで留意すべきは、本発明の実
施例では、クロック・ソース信号が4相信号のうちで回
転するようにされているので、通常のPLLに比較し
て、クロック・ジッタが実質的に減少されている、とい
うことである。基準クロック信号21と帰還クロック信
号との間の位相差を一層減少させるためには、移相器1
44内に追加の要素を設けることにより、本実施例の4
相信号よりも多い数の信号を生成すればよい。但し、こ
うすると、コストが増加するだけでなく、装置構成も一
層複雑となる。
力をその入力に帰還しているので、発信器12からの入
力信号を2分周するように作用する。もし、最初のクロ
ック信号が発信器12からの入力信号と同じ周波数を有
することが望ましいのであれば、代替案として、フリッ
プフロップ164を省略することも可能である。フリッ
プフロップ166〜172については、前段の出力が後
段の入力にそれぞれ接続されていることから、フリップ
フロップ166の出力Aは、フリップフロップ168の
出力Bに対し、90゜進んでいる。同様に、出力Bはフ
リップフロップ170の出力Cに対し90゜進んでお
り、以下同様である。ここで留意すべきは、本発明の実
施例では、クロック・ソース信号が4相信号のうちで回
転するようにされているので、通常のPLLに比較し
て、クロック・ジッタが実質的に減少されている、とい
うことである。基準クロック信号21と帰還クロック信
号との間の位相差を一層減少させるためには、移相器1
44内に追加の要素を設けることにより、本実施例の4
相信号よりも多い数の信号を生成すればよい。但し、こ
うすると、コストが増加するだけでなく、装置構成も一
層複雑となる。
【0026】次に、図4を参照して、位相セレクタ14
8を詳述する。4個の遅延フリップフロップ174〜1
80は、それらのクロック入力において、移相器144
からの4相信号B、C、D及びAをそれぞれ受信する。
また、フリップフロップ174〜180は、それらの論
理入力として、他の4個の遅延フリップフロップ194
〜200からの出力もそれぞれ受信する。フリップフロ
ップ174〜180からの出力は、4個のANDゲート
182〜188にそれぞれ供給される。また、ANDゲ
ート182〜188は、それらの入力として、移相器1
44からの以下の信号を受信する。即ち、信号C及びD
がANDゲート182に加わり、信号D及びAがAND
ゲート184に、信号A及びBがANDゲート186
に、そして信号B及びCがANDゲート188に加わ
る、ということである。ANDゲート182〜188か
らの出力は、ORゲート190に入力される。ORゲー
ト190の出力を受信するANDゲート192は、シン
グル・ショット(単安定素子回路)154からの入力も
受信する。
8を詳述する。4個の遅延フリップフロップ174〜1
80は、それらのクロック入力において、移相器144
からの4相信号B、C、D及びAをそれぞれ受信する。
また、フリップフロップ174〜180は、それらの論
理入力として、他の4個の遅延フリップフロップ194
〜200からの出力もそれぞれ受信する。フリップフロ
ップ174〜180からの出力は、4個のANDゲート
182〜188にそれぞれ供給される。また、ANDゲ
ート182〜188は、それらの入力として、移相器1
44からの以下の信号を受信する。即ち、信号C及びD
がANDゲート182に加わり、信号D及びAがAND
ゲート184に、信号A及びBがANDゲート186
に、そして信号B及びCがANDゲート188に加わ
る、ということである。ANDゲート182〜188か
らの出力は、ORゲート190に入力される。ORゲー
ト190の出力を受信するANDゲート192は、シン
グル・ショット(単安定素子回路)154からの入力も
受信する。
【0027】シングル・ショット154は、デジタル・
フィルタ22からの信号によってトリガされると、基準
クロック信号21と帰還クロック信号との間の位相差
が、要求修正に関して十分に大きいことを指示する。即
ち、帰還クロック信号が基準クロック信号21に対し予
定位相量(スレッショルド位相量)だけ進んでいること
を指示する。
フィルタ22からの信号によってトリガされると、基準
クロック信号21と帰還クロック信号との間の位相差
が、要求修正に関して十分に大きいことを指示する。即
ち、帰還クロック信号が基準クロック信号21に対し予
定位相量(スレッショルド位相量)だけ進んでいること
を指示する。
【0028】ANDゲート192の出力は、フリップフ
ロップ194〜200のクロック入力にそれぞれ供給さ
れている。フリップフロップ194〜200の出力q0
〜q3は、フリップフロップ174〜180に帰還され
るだけでなく、移相器144からの4相信号A〜Dのう
ち1つを選択するために、マルチプレクサ146にも供
給されている。
ロップ194〜200のクロック入力にそれぞれ供給さ
れている。フリップフロップ194〜200の出力q0
〜q3は、フリップフロップ174〜180に帰還され
るだけでなく、移相器144からの4相信号A〜Dのう
ち1つを選択するために、マルチプレクサ146にも供
給されている。
【0029】フリップフロップ194〜200の出力q
0〜q3は、当初はq0=1及びq1=q2=q3=0
となるように、リセット線(図示せず)によって初期化
される。かくて、フリップフロップ194〜200が前
述のように接続されているために、これらのフリップフ
ロップのクロック入力に加わる信号がパルスされるたび
にシーケンス内の次の出力が高レベルに移行し、以前に
高レベルであった出力が低レベルに移行し、そして残り
の出力は低レベルに留まることになる。即ち、初期化に
続く最初のパルスの印加後に、q1は高レベルに移行
し、q0は低レベルに移行し、q2及びq3は低レベル
に留まる。次のパルスの印加後、q2は高レベルに移行
し、q1は低レベルに移行し、q0及びq3は低レベル
に留まり、以下同様である。このように、一時に1つの
出力を順序通りに高レベルにスイッチする過程を、「回
転操作」と呼ぶこともできる。
0〜q3は、当初はq0=1及びq1=q2=q3=0
となるように、リセット線(図示せず)によって初期化
される。かくて、フリップフロップ194〜200が前
述のように接続されているために、これらのフリップフ
ロップのクロック入力に加わる信号がパルスされるたび
にシーケンス内の次の出力が高レベルに移行し、以前に
高レベルであった出力が低レベルに移行し、そして残り
の出力は低レベルに留まることになる。即ち、初期化に
続く最初のパルスの印加後に、q1は高レベルに移行
し、q0は低レベルに移行し、q2及びq3は低レベル
に留まる。次のパルスの印加後、q2は高レベルに移行
し、q1は低レベルに移行し、q0及びq3は低レベル
に留まり、以下同様である。このように、一時に1つの
出力を順序通りに高レベルにスイッチする過程を、「回
転操作」と呼ぶこともできる。
【0030】フリップフロップ174〜180、AND
ゲート182〜188、ORゲート190及びANDゲ
ート192は、選択されたサイクルの範囲内で回転操作
のタイミングを制御するように作用するから、出力q0
〜q3は、当該選択されたサイクルの「最後の1/4期
間」中に回転することになる。この点に関連して、各信
号のサイクルは、当該信号が高レベルに移行するときに
開始すると見なされるから、各信号のサイクルの「最後
の1/4期間」とは、当該信号が次に上昇する直前の、
当該信号が低レベル(即ち、休止状態)にあるときの、
そのサイクルの1/4期間を意味する。つまり、本実施
例によれば、移相器144からの信号Aがクロック・ソ
ース信号として使用されていれば、信号Aから信号Bへ
の回転のタイミングは、信号Aのサイクルの最後の1/
4期間中に生ずるように制御される。このように、信号
Aのサイクルの最後の1/4期間中に信号Aから信号B
への回転を行う理由は、信号Bが信号Aに対し90゜遅
れているために、信号Aのサイクルの最後の1/4期間
中には、信号A及びBが両者とも低レベル(休止状態)
にあるからである。同様に、信号Bがクロック・ソース
信号として使用されていれば、信号Bから信号Cへの回
転のタイミングは、信号Bのサイクルの最後の1/4期
間中に生ずるように制御され、以下同様である。
ゲート182〜188、ORゲート190及びANDゲ
ート192は、選択されたサイクルの範囲内で回転操作
のタイミングを制御するように作用するから、出力q0
〜q3は、当該選択されたサイクルの「最後の1/4期
間」中に回転することになる。この点に関連して、各信
号のサイクルは、当該信号が高レベルに移行するときに
開始すると見なされるから、各信号のサイクルの「最後
の1/4期間」とは、当該信号が次に上昇する直前の、
当該信号が低レベル(即ち、休止状態)にあるときの、
そのサイクルの1/4期間を意味する。つまり、本実施
例によれば、移相器144からの信号Aがクロック・ソ
ース信号として使用されていれば、信号Aから信号Bへ
の回転のタイミングは、信号Aのサイクルの最後の1/
4期間中に生ずるように制御される。このように、信号
Aのサイクルの最後の1/4期間中に信号Aから信号B
への回転を行う理由は、信号Bが信号Aに対し90゜遅
れているために、信号Aのサイクルの最後の1/4期間
中には、信号A及びBが両者とも低レベル(休止状態)
にあるからである。同様に、信号Bがクロック・ソース
信号として使用されていれば、信号Bから信号Cへの回
転のタイミングは、信号Bのサイクルの最後の1/4期
間中に生ずるように制御され、以下同様である。
【0031】選択されたサイクルの範囲内で回転操作の
タイミングを制御するための、フリップフロップ174
〜180、ANDゲート182〜188、ORゲート1
90及びANDゲート192の動作を十分に理解するに
は、図4に示されている諸信号の特定の論理的組み合わ
せ及び図5に示されているタイミングを考察すると良
い。ここで、信号Cから信号Dへの回転のタイミングを
例示的に考察する。図5におけるシングル・ショット1
54の信号の第3のアサーションの前には、マルチプレ
クサ146から信号Cが出力されて現にクロック・ソー
ス信号として使用されている。シングル・ショット15
4をトリガするデジタル・フィルタ22からの信号は、
位相検出器20が検出した位相差に応答する。かくて、
図5におけるシングル・ショット154の信号の第3の
アサーションは、基準クロック信号21と信号Cが現に
ソースとなっているクロック信号との間の位相差が予定
のスレッショルド位相差を超えていること、従ってこの
位相差を減少させるために信号Dへの回転が必要である
ことを指示する。
タイミングを制御するための、フリップフロップ174
〜180、ANDゲート182〜188、ORゲート1
90及びANDゲート192の動作を十分に理解するに
は、図4に示されている諸信号の特定の論理的組み合わ
せ及び図5に示されているタイミングを考察すると良
い。ここで、信号Cから信号Dへの回転のタイミングを
例示的に考察する。図5におけるシングル・ショット1
54の信号の第3のアサーションの前には、マルチプレ
クサ146から信号Cが出力されて現にクロック・ソー
ス信号として使用されている。シングル・ショット15
4をトリガするデジタル・フィルタ22からの信号は、
位相検出器20が検出した位相差に応答する。かくて、
図5におけるシングル・ショット154の信号の第3の
アサーションは、基準クロック信号21と信号Cが現に
ソースとなっているクロック信号との間の位相差が予定
のスレッショルド位相差を超えていること、従ってこの
位相差を減少させるために信号Dへの回転が必要である
ことを指示する。
【0032】この理想化した例では、シングル・ショッ
ト154の信号は、定期的なインターバルでアサートさ
れるように図示されている。これらのインターバルが定
期的に生ずるのは、前述のように、4相信号A〜Dの周
波数と基準クロック信号21の周波数との差が実質的に
一定であることに起因する。
ト154の信号は、定期的なインターバルでアサートさ
れるように図示されている。これらのインターバルが定
期的に生ずるのは、前述のように、4相信号A〜Dの周
波数と基準クロック信号21の周波数との差が実質的に
一定であることに起因する。
【0033】シングル・ショット154の信号のアサー
ションによって指示されるように、ここで回転が要求さ
れるけれども、この回転は、結果的なクロック信号内の
グリッチ(欠陥)を回避するように同期化されなければ
ならない。図5においてシングル・ショット154の信
号の第3のアサーションが生ずる時点には、信号Cは下
降中であるが、信号Dは依然としてアサートされてい
る。かくて、この時点における回転は、信号C及びDが
両者ともに低レベルにある時点には対応しないから、か
かる回転は、クロック信号に対し擾乱を導入することに
なろう。従って、図4の位相セレクタ148は、シング
ル・ショット154の信号だけでなく、クロック信号の
状態にも応答して、回転のタイミングを選択するための
論理を含んでいる。即ち、フリップフロップ174〜1
80、ANDゲート182〜188及びORゲート19
0は、すぐ後に説明するように、クロック信号の状態に
応答して回転のタイミングを選択するための論理を提供
する。詳述すると、信号Cから信号Dへの回転を要求す
るシングル・ショット154の信号の直前に、選択信号
q2がアサートされ、他方、残りの選択信号q0、q1
及びq3はアサートされない(これが論理的である理由
は、クロック・ソース信号としての信号Cを選択するマ
ルチプレクサ146の動作を制御するのが、選択信号q
2のアサーションであるからである)。選択信号q2の
アサーション及びその後の信号Dのアサーションに応答
して、フリップフロップ178は、ANDゲート186
の入力に至るその出力をアサートする。シングル・ショ
ット154の信号のアサーションは、1サイクルの持続
時間を有する。4相信号B〜D及びAをそれぞれ入力と
するフリップフロップ174〜180によって得られる
遅延と、シングル・ショット154の信号のアサーショ
ンに関連する1サイクルの持続時間とを組み合わせるこ
とによって、単一の回転だけを生成するように意図され
たシングル・ショット154の信号に応答して4相信号
A〜Dの第2の回転が誤って生成されるのを防止するこ
とができる。
ションによって指示されるように、ここで回転が要求さ
れるけれども、この回転は、結果的なクロック信号内の
グリッチ(欠陥)を回避するように同期化されなければ
ならない。図5においてシングル・ショット154の信
号の第3のアサーションが生ずる時点には、信号Cは下
降中であるが、信号Dは依然としてアサートされてい
る。かくて、この時点における回転は、信号C及びDが
両者ともに低レベルにある時点には対応しないから、か
かる回転は、クロック信号に対し擾乱を導入することに
なろう。従って、図4の位相セレクタ148は、シング
ル・ショット154の信号だけでなく、クロック信号の
状態にも応答して、回転のタイミングを選択するための
論理を含んでいる。即ち、フリップフロップ174〜1
80、ANDゲート182〜188及びORゲート19
0は、すぐ後に説明するように、クロック信号の状態に
応答して回転のタイミングを選択するための論理を提供
する。詳述すると、信号Cから信号Dへの回転を要求す
るシングル・ショット154の信号の直前に、選択信号
q2がアサートされ、他方、残りの選択信号q0、q1
及びq3はアサートされない(これが論理的である理由
は、クロック・ソース信号としての信号Cを選択するマ
ルチプレクサ146の動作を制御するのが、選択信号q
2のアサーションであるからである)。選択信号q2の
アサーション及びその後の信号Dのアサーションに応答
して、フリップフロップ178は、ANDゲート186
の入力に至るその出力をアサートする。シングル・ショ
ット154の信号のアサーションは、1サイクルの持続
時間を有する。4相信号B〜D及びAをそれぞれ入力と
するフリップフロップ174〜180によって得られる
遅延と、シングル・ショット154の信号のアサーショ
ンに関連する1サイクルの持続時間とを組み合わせるこ
とによって、単一の回転だけを生成するように意図され
たシングル・ショット154の信号に応答して4相信号
A〜Dの第2の回転が誤って生成されるのを防止するこ
とができる。
【0034】フリップフロップ178の出力がアサート
される際、他のフリップフロップ174、176又は1
80の如何なる出力もアサートされない。なぜなら、こ
の時点において、選択信号q0、q1及びq3は、少な
くとも1サイクルの間アサートされていないからであ
る。この結果、ANDゲート182〜188のうち、A
NDゲート186だけが、選択信号q2のアサーション
の現持続時間中に一の出力信号をアサートすることがで
きるに過ぎない。ANDゲート186の他の2つの入力
は、信号A及びBである。4相信号A〜Dの位相関係に
起因して、信号A及びBは、信号Cのサイクルの最後の
1/4期間中にのみ同時にアサートされることになる。
かくて、ANDゲート186が満足されるのは、フリッ
プフロップ178によって制御されるように、2重の回
転が誤って生成されるのを防止するために適正な遅延が
生じ、しかも信号A及びBによって指示されるように、
信号Cがその1つのサイクルの最後の1/4期間内にあ
る場合だけである。
される際、他のフリップフロップ174、176又は1
80の如何なる出力もアサートされない。なぜなら、こ
の時点において、選択信号q0、q1及びq3は、少な
くとも1サイクルの間アサートされていないからであ
る。この結果、ANDゲート182〜188のうち、A
NDゲート186だけが、選択信号q2のアサーション
の現持続時間中に一の出力信号をアサートすることがで
きるに過ぎない。ANDゲート186の他の2つの入力
は、信号A及びBである。4相信号A〜Dの位相関係に
起因して、信号A及びBは、信号Cのサイクルの最後の
1/4期間中にのみ同時にアサートされることになる。
かくて、ANDゲート186が満足されるのは、フリッ
プフロップ178によって制御されるように、2重の回
転が誤って生成されるのを防止するために適正な遅延が
生じ、しかも信号A及びBによって指示されるように、
信号Cがその1つのサイクルの最後の1/4期間内にあ
る場合だけである。
【0035】一旦、ANDゲート186が満足されてそ
の出力をアサートすると、これに応答して、ORゲート
190がその出力をアサートする。ORゲート190か
らの出力及びシングル・ショット154の信号が両者と
もにアサートされていることに応答して、ANDゲート
192がその出力をアサートする。このANDゲート1
92の出力は、フリップフロップ200をトリガしてそ
の出力q3をアサートさせるとともに、フリップフロッ
プ198をトリガしてその出力q2をデアサートさせ
る。q3がアサートされていることに応答して、マルチ
プレクサ146は、クロック・ソース用のその出力信号
を信号Cから信号Dにスイッチする。
の出力をアサートすると、これに応答して、ORゲート
190がその出力をアサートする。ORゲート190か
らの出力及びシングル・ショット154の信号が両者と
もにアサートされていることに応答して、ANDゲート
192がその出力をアサートする。このANDゲート1
92の出力は、フリップフロップ200をトリガしてそ
の出力q3をアサートさせるとともに、フリップフロッ
プ198をトリガしてその出力q2をデアサートさせ
る。q3がアサートされていることに応答して、マルチ
プレクサ146は、クロック・ソース用のその出力信号
を信号Cから信号Dにスイッチする。
【0036】信号Cから信号Dへの回転に係る前述の詳
細な説明は、選択されたサイクルの範囲内でかかる回転
のタイミングを制御するために、フリップフロップ17
4〜180、ANDゲート182〜188、ORゲート
190及びANDゲート192が、移相器144とどの
ように協動するかを例示するものである。前述の例及び
図面の開示内容から、信号Aから信号Bへの回転、信号
Bから信号Cへの回転及び信号Dから信号Aへの回転の
タイミングも、同様にして制御されることが理解されよ
う。
細な説明は、選択されたサイクルの範囲内でかかる回転
のタイミングを制御するために、フリップフロップ17
4〜180、ANDゲート182〜188、ORゲート
190及びANDゲート192が、移相器144とどの
ように協動するかを例示するものである。前述の例及び
図面の開示内容から、信号Aから信号Bへの回転、信号
Bから信号Cへの回転及び信号Dから信号Aへの回転の
タイミングも、同様にして制御されることが理解されよ
う。
【0037】次に、図6を参照して、同期化手段154
を詳述する(本明細書中の「同期化手段」という用語
は、回転手段14内の種々の回路要素によるゲーティン
グの通常の過程で得られることがある、マルチプレクサ
146によるクロック信号出力内の若干のスキューを減
少させるための機能を指すために使用する)。第1のク
ロック信号のソースである、マルチプレクサ146から
の選択済みの信号が、遅延フリップフロップ72及び7
4の遅延入力に供給される。マルチプレクサ146から
のクロック信号出力の2倍の周波数を有する、発信器1
2からの1つの信号が、フリップフロップ72のクロッ
ク入力に供給される。他方、前記1つの信号から180
゜位相がずれている、発信器12からの他の信号が、フ
リップフロップ74のクロック入力に供給される。位相
セレクタ146からの選択信号q0及びq3は、クロッ
ク信号として使用すべき、フリップフロップ72又は7
4の何れか一方からの出力を選択するために使用され
る。即ち、選択信号q0及びq3はNORゲート82の
入力として供給され、そしてNORゲート82の出力は
マルチプレクサ80に供給されるようになっているの
で、選択信号q0又はq3がアサートされるときには、
フリップフロップ74の出力がマルチプレクサ80から
供給され、他方、選択信号q0又はq3のどちらもアサ
ートされないときには、フリップフロップ72の出力が
マルチプレクサ80から供給されることになる。
を詳述する(本明細書中の「同期化手段」という用語
は、回転手段14内の種々の回路要素によるゲーティン
グの通常の過程で得られることがある、マルチプレクサ
146によるクロック信号出力内の若干のスキューを減
少させるための機能を指すために使用する)。第1のク
ロック信号のソースである、マルチプレクサ146から
の選択済みの信号が、遅延フリップフロップ72及び7
4の遅延入力に供給される。マルチプレクサ146から
のクロック信号出力の2倍の周波数を有する、発信器1
2からの1つの信号が、フリップフロップ72のクロッ
ク入力に供給される。他方、前記1つの信号から180
゜位相がずれている、発信器12からの他の信号が、フ
リップフロップ74のクロック入力に供給される。位相
セレクタ146からの選択信号q0及びq3は、クロッ
ク信号として使用すべき、フリップフロップ72又は7
4の何れか一方からの出力を選択するために使用され
る。即ち、選択信号q0及びq3はNORゲート82の
入力として供給され、そしてNORゲート82の出力は
マルチプレクサ80に供給されるようになっているの
で、選択信号q0又はq3がアサートされるときには、
フリップフロップ74の出力がマルチプレクサ80から
供給され、他方、選択信号q0又はq3のどちらもアサ
ートされないときには、フリップフロップ72の出力が
マルチプレクサ80から供給されることになる。
【0038】種々の信号の理想的なタイミングを示す図
5を参照すると、同期化手段154の構成の機能を理解
することができる。即ち、図5の最下部に示しているよ
うに、マルチプレクサ146の出力信号が移相器144
からの信号A及びCによって供給される場合、マルチプ
レクサ146のパルス出力の中心点は、理想的には、図
5の最上部に示した発信器12の信号の立ち下がりエッ
ジに対応する。同様に、マルチプレクサ146の出力信
号が移相器144からの信号B及びDによって供給され
る場合には、マルチプレクサ146のパルス出力の中心
点は、発信器12の信号の立ち上がりエッジに対応す
る。従って、一の遅延フリップフロップによるマルチプ
レクサ146の出力信号の同期化は、この出力信号が信
号A及びCによって供給される場合には、発信器12の
信号の立ち下がりエッジによってクロックされなければ
ならない。他方、マルチプレクサ146の出力信号が信
号B及びDによって供給される場合には、発信器12の
信号の立ち上がりエッジによってクロックされなければ
ならない。
5を参照すると、同期化手段154の構成の機能を理解
することができる。即ち、図5の最下部に示しているよ
うに、マルチプレクサ146の出力信号が移相器144
からの信号A及びCによって供給される場合、マルチプ
レクサ146のパルス出力の中心点は、理想的には、図
5の最上部に示した発信器12の信号の立ち下がりエッ
ジに対応する。同様に、マルチプレクサ146の出力信
号が移相器144からの信号B及びDによって供給され
る場合には、マルチプレクサ146のパルス出力の中心
点は、発信器12の信号の立ち上がりエッジに対応す
る。従って、一の遅延フリップフロップによるマルチプ
レクサ146の出力信号の同期化は、この出力信号が信
号A及びCによって供給される場合には、発信器12の
信号の立ち下がりエッジによってクロックされなければ
ならない。他方、マルチプレクサ146の出力信号が信
号B及びDによって供給される場合には、発信器12の
信号の立ち上がりエッジによってクロックされなければ
ならない。
【0039】更に、選択信号q0がアサートされる場合
は、信号Aがマルチプレクサ146によって供給され
る。選択信号q2がアサートされる場合には、信号Cが
マルチプレクサ146によって供給される。かくて、選
択q0又はq2のどちらもアサートされていない場合に
は、信号B又はDが出力されることになる。従って、選
択信号q0及びq2は、マルチプレクサ80によるフリ
ップフロップ72及び74からの出力信号の選択を制御
するために、図示のように、同期化手段154内で使用
することができる。
は、信号Aがマルチプレクサ146によって供給され
る。選択信号q2がアサートされる場合には、信号Cが
マルチプレクサ146によって供給される。かくて、選
択q0又はq2のどちらもアサートされていない場合に
は、信号B又はDが出力されることになる。従って、選
択信号q0及びq2は、マルチプレクサ80によるフリ
ップフロップ72及び74からの出力信号の選択を制御
するために、図示のように、同期化手段154内で使用
することができる。
【0040】次に、図7を参照して、デジタル・フィル
タ22を詳述する。本実施例は、発信器12を除く図1
のクロック・システム10をマイクロプロセッサと同じ
ダイ(die )上に含めることを意図している点を理解さ
れたい。デジタル・フィルタ22に関連して、ダイの製
造後に制御回路(図示せず)によってビットを設定する
ためのレジスタ52が設けられる。かくて、アサートさ
れるこのレジスタ52内のビットの数は、後述するよう
に、デジタル・フィルタ22の調整値を決定する。
タ22を詳述する。本実施例は、発信器12を除く図1
のクロック・システム10をマイクロプロセッサと同じ
ダイ(die )上に含めることを意図している点を理解さ
れたい。デジタル・フィルタ22に関連して、ダイの製
造後に制御回路(図示せず)によってビットを設定する
ためのレジスタ52が設けられる。かくて、アサートさ
れるこのレジスタ52内のビットの数は、後述するよう
に、デジタル・フィルタ22の調整値を決定する。
【0041】シフト・レジスタ54は、定常的にアサー
トされるデータ入力(図示せず)を有する。図1の位相
検出器20において帰還クロック信号が基準クロック信
号21よりも進んでいることが検出される場合、位相検
出器20は、シフト・レジスタ54への信号をアサート
する。シフト・レジスタ54は、リセット済みの全ての
ビットで初期化される。位相検出器20の信号がアサー
トされている状況下における帰還クロック信号の各サイ
クルごとに、シフト・レジスタ54は、定常的にアサー
トされている入力データ・ビットをシフトする。かく
て、帰還クロック信号が基準クロック信号21よりも進
んでいる場合、シフト・レジスタ54は、次第に増加す
る数のアサート済みビットを累積する。
トされるデータ入力(図示せず)を有する。図1の位相
検出器20において帰還クロック信号が基準クロック信
号21よりも進んでいることが検出される場合、位相検
出器20は、シフト・レジスタ54への信号をアサート
する。シフト・レジスタ54は、リセット済みの全ての
ビットで初期化される。位相検出器20の信号がアサー
トされている状況下における帰還クロック信号の各サイ
クルごとに、シフト・レジスタ54は、定常的にアサー
トされている入力データ・ビットをシフトする。かく
て、帰還クロック信号が基準クロック信号21よりも進
んでいる場合、シフト・レジスタ54は、次第に増加す
る数のアサート済みビットを累積する。
【0042】シフト・レジスタ54及び調整可能なビッ
ト・レジスタ52に結合されているN検出器は、シフト
・レジスタ54及び調整可能なビット・レジスタ52内
のアサート済みビットの数を検出する。シフト・レジス
タ54内のアサート済みビットの数が調整可能なビット
・レジスタ52内のアサート済みビットの数を超える場
合、N検出器56は、フリップフロップ58への信号を
アサートする。1帰還クロック・サイクルの後、フリッ
プフロップ58は、アサートされているN検出器56か
らの信号に応答して、その出力信号をアサートする。フ
リップフロップ58の出力信号は、シフト・レジスタ5
4に帰還されて、その全てのビットをリセットする。か
くて、N検出器56の出力信号がリセットされ、帰還ク
ロック信号のその後の1サイクルにおいて、フリップフ
ロップ58の出力信号がリセットされる。
ト・レジスタ52に結合されているN検出器は、シフト
・レジスタ54及び調整可能なビット・レジスタ52内
のアサート済みビットの数を検出する。シフト・レジス
タ54内のアサート済みビットの数が調整可能なビット
・レジスタ52内のアサート済みビットの数を超える場
合、N検出器56は、フリップフロップ58への信号を
アサートする。1帰還クロック・サイクルの後、フリッ
プフロップ58は、アサートされているN検出器56か
らの信号に応答して、その出力信号をアサートする。フ
リップフロップ58の出力信号は、シフト・レジスタ5
4に帰還されて、その全てのビットをリセットする。か
くて、N検出器56の出力信号がリセットされ、帰還ク
ロック信号のその後の1サイクルにおいて、フリップフ
ロップ58の出力信号がリセットされる。
【0043】また、フリップフロップ58の出力信号
は、位相セレクタ148のシングル・ショット154
(図4)にも供給される。かくて、フリップフロップ5
8の出力信号が帰還クロック信号の単一サイクルの間に
アサートされると、位相セレクタ148のシングル・シ
ョット154がトリガされて、回転手段14による回転
を開始させる。
は、位相セレクタ148のシングル・ショット154
(図4)にも供給される。かくて、フリップフロップ5
8の出力信号が帰還クロック信号の単一サイクルの間に
アサートされると、位相セレクタ148のシングル・シ
ョット154がトリガされて、回転手段14による回転
を開始させる。
【0044】
【発明の効果】以上のように、本発明によれば、或る信
号を移相した他の信号で置換することにより、基準クロ
ック信号に対するクロック信号の位相差を減少させるこ
とができ、またこれらの信号が両者ともに休止状態にあ
る間にかかる置換を条件付けることにより、かかる置換
から生ずるクロック信号への擾乱を減少させることがで
きる。更に、一の信号の直前の信号によってクロック信
号を供給した後に、当該一の信号の少なくとも1つのサ
イクルの発生に応答して、クロック信号を供給するため
に当該一の信号を置換することにより、信号間の誤った
置換を防止することができる。
号を移相した他の信号で置換することにより、基準クロ
ック信号に対するクロック信号の位相差を減少させるこ
とができ、またこれらの信号が両者ともに休止状態にあ
る間にかかる置換を条件付けることにより、かかる置換
から生ずるクロック信号への擾乱を減少させることがで
きる。更に、一の信号の直前の信号によってクロック信
号を供給した後に、当該一の信号の少なくとも1つのサ
イクルの発生に応答して、クロック信号を供給するため
に当該一の信号を置換することにより、信号間の誤った
置換を防止することができる。
【図1】本発明の実施例に従った、位相回転を使用する
クロック・システムの高水準ブロック図である。
クロック・システムの高水準ブロック図である。
【図2】図1の回転手段14のブロック図である。
【図3】図2の移相器144の論理要素を示す図であ
る。
る。
【図4】図2の位相セレクタ148の論理要素を示す図
である。
である。
【図5】実施例の諸側面を例示するタイミング図であ
る。
る。
【図6】図2の同期化手段154の論理要素を示す図で
ある。
ある。
【図7】図1のフィルタ22の論理要素を示す図であ
る。
る。
10・・・クロック・システム 12・・・表面弾性波(SAW)発信器 14・・・回転手段 16・・・クロック分配システム 18・・・分周器 20・・・位相検出器 22・・・デジタル・フィルタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ポール・マスレイド アメリカ合衆国78758、テキサス州、オー スティン、ドーンズベリィ・ドライブ 1400 (72)発明者 ジョン・ステファン・ミューイッチ アメリカ合衆国78731、テキサス州、オー スティン、スピンエイカ・コーブ 4203
Claims (8)
- 【請求項1】クロック信号を供給するための方法であっ
て、(イ)複数の信号から一のクロック信号用の第1の
信号を供給するステップと、(ロ)前記クロック信号と
一の基準クロック信号との間の位相差を減少させるため
に、前記第1の信号を、当該第1の信号に対し移相した
前記複数の信号からの第2の信号で置換するステップと
を含み、 前記第1及び第2の信号が休止状態にあるときの一のイ
ンターバルの発生に応答して、前記第1の信号を前記第
2の信号で置換するようにしたことを特徴とする、前記
方法。 - 【請求項2】前記ステップ(イ)の後に、前記第2の信
号の少なくとも1つのサイクルが発生したことに応答し
て、前記第1の信号を前記第2の信号で置換するように
したことを特徴とする、請求項1記載の方法。 - 【請求項3】前記第2の信号を、当該第2の信号に対し
移相した前記複数の信号からの第3の信号で置換するス
テップを更に含み、 前記第2及び第3の信号が休止状態にあるときの一のイ
ンターバルの発生に応答して、前記第2の信号を前記第
3の信号で置換するようにしたことを特徴とする、請求
項1記載の方法。 - 【請求項4】前記第1の信号を前記第2の信号で置換し
た後に、前記第3の信号の少なくとも1つのサイクルが
発生したことに応答して、前記第2の信号を前記第3の
信号で置換するようにしたことを特徴とする、請求項3
記載の方法。 - 【請求項5】クロック信号を供給するための装置であっ
て、 複数の信号から一のクロック信号用の第1の信号を供給
するための手段と、 前記クロック信号と一の基準クロック信号との間の位相
差を減少させるために、前記第1の信号を、当該第1の
信号に対し移相した前記複数の信号からの第2の信号で
置換するための手段とを含み、 前記置換するための手段が、前記第1及び第2の信号が
休止状態にあるときの一のインターバルの発生に応答し
て、前記第1の信号を前記第2の信号で置換することを
特徴とする、前記装置。 - 【請求項6】前記置換するための手段が、前記クロック
信号用の前記第1の信号を供給した後に、前記第2の信
号の少なくとも1つのサイクルが発生したことに応答し
て、前記第1の信号を前記第2の信号で置換することを
特徴とする、請求項5記載の装置。 - 【請求項7】前記第2の信号を、当該第2の信号に対し
移相した前記複数の信号からの第3の信号で置換するた
めの手段を更に含み、 当該置換するための手段が、前記第2及び第3の信号が
休止状態にあるときの一のインターバルの発生に応答し
て、前記第2の信号を前記第3の信号で置換することを
特徴とする、請求項5記載の装置。 - 【請求項8】前記第2の信号を前記第3の信号で置換す
るための前記手段が、前記第1の信号を前記第2の信号
で置換した後に、前記第3の信号の少なくとも1つのサ
イクルが発生したことに応答して、前記第2の信号を前
記第3の信号で置換することを特徴とする、請求項7記
載の装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/004133 | 1998-01-07 | ||
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---|---|
JPH11316616A true JPH11316616A (ja) | 1999-11-16 |
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US6819728B2 (en) * | 2000-12-28 | 2004-11-16 | International Business Machines Corporation | Self-correcting multiphase clock recovery |
US6914953B2 (en) * | 2000-12-28 | 2005-07-05 | International Business Machines Corporation | Multiphase clock recovery using D-type phase detector |
KR100500663B1 (ko) * | 2002-11-18 | 2005-07-12 | 한국전자통신연구원 | 직교신호 발생기를 이용한 선택적 결합기형 디지털위상변위기 |
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US8970272B2 (en) * | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
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US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
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US8867592B2 (en) | 2012-05-09 | 2014-10-21 | Nxp B.V. | Capacitive isolated voltage domains |
CN107863950B (zh) * | 2017-12-11 | 2023-10-27 | 许昌学院 | 一种双路输出频率可调时钟信号发生器 |
CN117672298A (zh) * | 2022-08-31 | 2024-03-08 | 长鑫存储技术有限公司 | 存储器的时钟架构及存储器 |
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