JP3097653B2 - 半導体装置用パッケージおよびその製造方法 - Google Patents
半導体装置用パッケージおよびその製造方法Info
- Publication number
- JP3097653B2 JP3097653B2 JP10107643A JP10764398A JP3097653B2 JP 3097653 B2 JP3097653 B2 JP 3097653B2 JP 10107643 A JP10107643 A JP 10107643A JP 10764398 A JP10764398 A JP 10764398A JP 3097653 B2 JP3097653 B2 JP 3097653B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- photosensitive resist
- metal plate
- semiconductor chip
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 78
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 114
- 239000002184 metal Substances 0.000 claims description 114
- 239000011888 foil Substances 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 18
- 238000007747 plating Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229920001187 thermosetting polymer Polymers 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 238000007723 die pressing method Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000881 depressing effect Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4871—Bases, plates or heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4871—Bases, plates or heatsinks
- H01L21/4878—Mechanical treatment, e.g. deforming
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3205—Shape
- H01L2224/32057—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01039—Yttrium [Y]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01065—Terbium [Tb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01073—Tantalum [Ta]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Dispersion Chemistry (AREA)
- Materials Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置に搭載
されるパッケージおよびその製造方法に関し、特に、パ
ッケージ全体の信頼性の向上を図った半導体装置用パッ
ケージおよびその製造方法に関する。
されるパッケージおよびその製造方法に関し、特に、パ
ッケージ全体の信頼性の向上を図った半導体装置用パッ
ケージおよびその製造方法に関する。
【0002】
【従来の技術】半導体装置に搭載される従来のパッケー
ジとしては、例えば1996年にIEEEが主催したElectr
onic Components and Technology Conference で発表の
論文「TBGA Bond Process for Ground and Power Plane
Connections」に記載されているものがある。図6は、
そのパッケージの部分断面図である。
ジとしては、例えば1996年にIEEEが主催したElectr
onic Components and Technology Conference で発表の
論文「TBGA Bond Process for Ground and Power Plane
Connections」に記載されているものがある。図6は、
そのパッケージの部分断面図である。
【0003】図6に示す従来のパッケージは、高電気的
特性を有する配線層1層タイプのBGA(Ball Grid Ar
ray )型パッケージであり、1枚の厚さが均等の金属製
のヒートスプレッダー53に対して、金型プレス加工に
よって所定の深さの窪み55を形成したものである。こ
の窪み55は、ヒートスプレッダー53が露出してお
り、マウント材52によって半導体チップ51がマウン
トされている。一方、ヒートスプレッダー53の平坦面
60には、所定の電源電位を供給する電源プレーン61
が接着剤62によって貼着されており、更に、この電源
プレーン61上に所定のパターンを有するポリイミドか
らなる有機絶縁体63が接着剤62によって貼着されて
いる。そして、半導体チップ51の電極51A、ヒート
スプレッダー53、電源プレーン61およびその他の信
号配線は、パターンを形成させた銅箔配線(TAB(Ta
pe Automated Bonding)テープ)64によって行われて
いる。なお、図において、65は外部電極となる半田ボ
ールであり、54は窪み55に搭載された半導体チップ
51を封止する熱硬化性樹脂である。
特性を有する配線層1層タイプのBGA(Ball Grid Ar
ray )型パッケージであり、1枚の厚さが均等の金属製
のヒートスプレッダー53に対して、金型プレス加工に
よって所定の深さの窪み55を形成したものである。こ
の窪み55は、ヒートスプレッダー53が露出してお
り、マウント材52によって半導体チップ51がマウン
トされている。一方、ヒートスプレッダー53の平坦面
60には、所定の電源電位を供給する電源プレーン61
が接着剤62によって貼着されており、更に、この電源
プレーン61上に所定のパターンを有するポリイミドか
らなる有機絶縁体63が接着剤62によって貼着されて
いる。そして、半導体チップ51の電極51A、ヒート
スプレッダー53、電源プレーン61およびその他の信
号配線は、パターンを形成させた銅箔配線(TAB(Ta
pe Automated Bonding)テープ)64によって行われて
いる。なお、図において、65は外部電極となる半田ボ
ールであり、54は窪み55に搭載された半導体チップ
51を封止する熱硬化性樹脂である。
【0004】
【発明が解決しようとする課題】しかしながら、図6に
示す従来のパッケージ(BGA型パッケージ)では、金
型プレス加工により窪み55を形成しているために、金
属製のヒートスプレッダー53の厚さをあまり厚くする
ことができない。その制限のなかで厚さを上げること
で、パッケージの剛性が上がり、ハンドリングや半田ボ
ール65等が搭載される平坦面60の平坦性等の面で有
利となる。しかし、その反面では、窪み55の周囲側面
は他の部分と比較して剛性が上がることもあって、そこ
に搭載される半導体チップ51の発熱によって加熱され
たときには、加熱によって生じる歪みが逃げにくく、半
導体チップ51の裏面やマウント材52に強い応力がか
かるようになっていた。このため、半導体チップ51が
ヒートスプレッダー53から剥離しやすく、信頼性が低
いという問題点があった。
示す従来のパッケージ(BGA型パッケージ)では、金
型プレス加工により窪み55を形成しているために、金
属製のヒートスプレッダー53の厚さをあまり厚くする
ことができない。その制限のなかで厚さを上げること
で、パッケージの剛性が上がり、ハンドリングや半田ボ
ール65等が搭載される平坦面60の平坦性等の面で有
利となる。しかし、その反面では、窪み55の周囲側面
は他の部分と比較して剛性が上がることもあって、そこ
に搭載される半導体チップ51の発熱によって加熱され
たときには、加熱によって生じる歪みが逃げにくく、半
導体チップ51の裏面やマウント材52に強い応力がか
かるようになっていた。このため、半導体チップ51が
ヒートスプレッダー53から剥離しやすく、信頼性が低
いという問題点があった。
【0005】均等な厚さの金属製のヒートスプレッダー
53をプレス加工して窪み55を形成させ、そこに半導
体チップ51を搭載するような従来の構造では、平坦面
60となる部分の剛性を落とすことなく、半導体チップ
51が搭載される部分の柔軟性をより向上させることは
できない。金型プレス加工の面からいえば、窪ませる部
分の板厚が薄いほうが望ましいが、そのために板厚が均
等でないヒートスプレッダー53を予め用意すること
は、その製造工程が煩雑になってコストを向上させると
いったことがあるので現実的でない。
53をプレス加工して窪み55を形成させ、そこに半導
体チップ51を搭載するような従来の構造では、平坦面
60となる部分の剛性を落とすことなく、半導体チップ
51が搭載される部分の柔軟性をより向上させることは
できない。金型プレス加工の面からいえば、窪ませる部
分の板厚が薄いほうが望ましいが、そのために板厚が均
等でないヒートスプレッダー53を予め用意すること
は、その製造工程が煩雑になってコストを向上させると
いったことがあるので現実的でない。
【0006】従って、本発明の目的は、信頼性を向上さ
せた半導体装置用パッケージおよびその製造方法を提供
することにある。
せた半導体装置用パッケージおよびその製造方法を提供
することにある。
【0007】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、半導体装置に搭載されるパッケージであ
って、半導体チップが搭載される金属板を有し、金属板
は、半導体チップが搭載される部分の表面が、凹陥され
ており、該凹陥した部分に対応して、半導体チップが搭
載される部分の裏面が、凸起されており、半導体チップ
が搭載される部分の底面および側面の厚みは、金属板の
他の部分の厚さより薄く、半導体チップが搭載される部
分の表面に、突起が形成されていることを特徴とする半
導体装置用パッケージを提供するものである。
達成するため、半導体装置に搭載されるパッケージであ
って、半導体チップが搭載される金属板を有し、金属板
は、半導体チップが搭載される部分の表面が、凹陥され
ており、該凹陥した部分に対応して、半導体チップが搭
載される部分の裏面が、凸起されており、半導体チップ
が搭載される部分の底面および側面の厚みは、金属板の
他の部分の厚さより薄く、半導体チップが搭載される部
分の表面に、突起が形成されていることを特徴とする半
導体装置用パッケージを提供するものである。
【0008】また、本発明は、上記の目的を達成するた
め、金属板上に感光性レジストを塗布し露光現像するこ
とにより、金属板の半導体チップが搭載される部分を避
けて感光性レジストパターンを形成する工程と、感光性
レジストパターンを用いて、搭載される部分の金属板を
エッチングすることにより、該部分の板厚を薄くする工
程と、金属板の搭載される部分に金属加工を施し、搭載
される部分の表面を凹陥させることにより、裏面を凸起
させる工程とを有することを特徴とする半導体装置用パ
ッケージの製造方法を提供するものである。
め、金属板上に感光性レジストを塗布し露光現像するこ
とにより、金属板の半導体チップが搭載される部分を避
けて感光性レジストパターンを形成する工程と、感光性
レジストパターンを用いて、搭載される部分の金属板を
エッチングすることにより、該部分の板厚を薄くする工
程と、金属板の搭載される部分に金属加工を施し、搭載
される部分の表面を凹陥させることにより、裏面を凸起
させる工程とを有することを特徴とする半導体装置用パ
ッケージの製造方法を提供するものである。
【0009】以上の構成において、搭載される部分を所
定の形状のパターンとする感光性レジストパターンを形
成する工程で形成することにより、搭載される部分の金
属板に突起を形成させることが望ましい。
定の形状のパターンとする感光性レジストパターンを形
成する工程で形成することにより、搭載される部分の金
属板に突起を形成させることが望ましい。
【0010】更にまた、本発明は、上記の目的を達成す
るため、金属板に有機絶縁層および金属箔層を積層した
3層構造の金属基板上に感光性レジストを塗布し露光現
像することにより、半導体チップが搭載される部分を避
けた形で第1の感光性レジストパターンを形成する第1
の工程と、第1の感光性レジストパターンを用いて金属
箔層をエッチングする第2の工程と、第2の工程が終了
後に残っている金属箔層をエッチングマスクとして用い
て有機絶縁層をエッチング除去し、搭載される部分の金
属板を露出させる第3の工程と、金属基板全面に金属メ
ッキを施す第4の工程と、金属メッキの表面に感光性レ
ジストを塗布し露光現像することにより、第2の感光性
レジストパターンを形成する第5の工程と、第2の感光
性レジストパターンを用いて金属メッキ、金属箔層、及
び搭載される部分の金属板をエッチングする第6の工程
とを有することを特徴とする半導体装置用パッケージの
製造方法を提供するものである。
るため、金属板に有機絶縁層および金属箔層を積層した
3層構造の金属基板上に感光性レジストを塗布し露光現
像することにより、半導体チップが搭載される部分を避
けた形で第1の感光性レジストパターンを形成する第1
の工程と、第1の感光性レジストパターンを用いて金属
箔層をエッチングする第2の工程と、第2の工程が終了
後に残っている金属箔層をエッチングマスクとして用い
て有機絶縁層をエッチング除去し、搭載される部分の金
属板を露出させる第3の工程と、金属基板全面に金属メ
ッキを施す第4の工程と、金属メッキの表面に感光性レ
ジストを塗布し露光現像することにより、第2の感光性
レジストパターンを形成する第5の工程と、第2の感光
性レジストパターンを用いて金属メッキ、金属箔層、及
び搭載される部分の金属板をエッチングする第6の工程
とを有することを特徴とする半導体装置用パッケージの
製造方法を提供するものである。
【0011】以上の構成において、搭載される部分を所
定の形状のパターンとする第2の感光性レジストパター
ンを第5の工程で形成することにより、搭載される部分
の金属板に突起を形成させることが望ましい。また、第
1および第2の感光性レジストパターンを用いて、金属
箔層、及び金属メッキからなる配線パターンを形成させ
ることが望ましい。
定の形状のパターンとする第2の感光性レジストパター
ンを第5の工程で形成することにより、搭載される部分
の金属板に突起を形成させることが望ましい。また、第
1および第2の感光性レジストパターンを用いて、金属
箔層、及び金属メッキからなる配線パターンを形成させ
ることが望ましい。
【0012】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら詳細に説明する。
面を参照しながら詳細に説明する。
【0013】〔第1の実施の形態〕 図1は、本発明の第1の実施の形態による半導体装置用
パッケージの部分断面図であり、パッケージの中心を通
る線(中心線)により2分割したうちの一方だけを示し
たものである。図1において、図6に示す従来例と同じ
ものには同一の符号を付している。
パッケージの部分断面図であり、パッケージの中心を通
る線(中心線)により2分割したうちの一方だけを示し
たものである。図1において、図6に示す従来例と同じ
ものには同一の符号を付している。
【0014】図1に示すように、この半導体装置用パッ
ケージでは、銅またはアルミニウムを主成分とする金属
板10上に、ポリイミドからなる有機絶縁層20を形成
し、その有機絶縁層20上に銅箔からなる金属箔層30
を形成し、半導体チップ51を搭載する位置の有機絶縁
層20および金属箔層30を除去して金属板10を露出
させ、露出した部分を金型プレス加工により窪み50を
形成させている。
ケージでは、銅またはアルミニウムを主成分とする金属
板10上に、ポリイミドからなる有機絶縁層20を形成
し、その有機絶縁層20上に銅箔からなる金属箔層30
を形成し、半導体チップ51を搭載する位置の有機絶縁
層20および金属箔層30を除去して金属板10を露出
させ、露出した部分を金型プレス加工により窪み50を
形成させている。
【0015】この金属板10の窪み50には、マウント
材52によって半導体チップ51がマウントされてい
る。一方、窪み50が形成されていない金属板10の平
坦面60には、有機絶縁層20および金属箔層30が積
層され、金属箔層30上には半田ボール65が接着剤6
2によって固定されている。この半田ボール65は、ス
ルーホール部12で金属箔層30および金属板10のラ
ンドパターン11と電気的に接続されている。ランドパ
ターン11は金属板10をエッチングによって形成した
ものである。また、半導体チップ51の電極51Aは金
線51Bによって金属箔層30および金属板10の露出
されている部分に接続されている。なお、窪み50に搭
載された半導体チップ51は、熱硬化性樹脂54によっ
て封止されており、ダム40はこの熱硬化性樹脂54に
よって半導体チップ51を封止する際に樹脂が金属板1
0の平坦面60に漏出しないように設けられたものであ
る。
材52によって半導体チップ51がマウントされてい
る。一方、窪み50が形成されていない金属板10の平
坦面60には、有機絶縁層20および金属箔層30が積
層され、金属箔層30上には半田ボール65が接着剤6
2によって固定されている。この半田ボール65は、ス
ルーホール部12で金属箔層30および金属板10のラ
ンドパターン11と電気的に接続されている。ランドパ
ターン11は金属板10をエッチングによって形成した
ものである。また、半導体チップ51の電極51Aは金
線51Bによって金属箔層30および金属板10の露出
されている部分に接続されている。なお、窪み50に搭
載された半導体チップ51は、熱硬化性樹脂54によっ
て封止されており、ダム40はこの熱硬化性樹脂54に
よって半導体チップ51を封止する際に樹脂が金属板1
0の平坦面60に漏出しないように設けられたものであ
る。
【0016】図2は、上記パッケージを用いて組み立て
られる半導体装置の構造を示す一部断面斜視図である。
このパッケージ構造では、約0.20(望ましい範囲は
0.20〜0.50)mm厚の金属板10の表面上に、
約50(望ましい範囲は25〜60)μm厚の有機絶縁
層20が設けられている。更に、その上に約20(望ま
しい範囲は18〜35)μm厚の銅箔より形成された金
属箔層30が形成されている。
られる半導体装置の構造を示す一部断面斜視図である。
このパッケージ構造では、約0.20(望ましい範囲は
0.20〜0.50)mm厚の金属板10の表面上に、
約50(望ましい範囲は25〜60)μm厚の有機絶縁
層20が設けられている。更に、その上に約20(望ま
しい範囲は18〜35)μm厚の銅箔より形成された金
属箔層30が形成されている。
【0017】半導体チップ51が搭載される位置の金属
箔層30および有機絶縁層20は除去されて金属板10
が露出している。この露出した部分の金属板10の厚さ
bは露出していない部分の金属板10の厚さaに対して
約20〜50μm薄くなっている。この薄くなった金属
板10に金属加工を施すことで、窪み50が形成されて
いる。
箔層30および有機絶縁層20は除去されて金属板10
が露出している。この露出した部分の金属板10の厚さ
bは露出していない部分の金属板10の厚さaに対して
約20〜50μm薄くなっている。この薄くなった金属
板10に金属加工を施すことで、窪み50が形成されて
いる。
【0018】図3は、上記パッケージの製造方法を説明
するための図である。ここでは、前述したように、約
0.2mm厚の金属板10上に50μm厚の有機絶縁層
20および約20μmの金属箔層30aが積層された3
層構造の金属基板が用意されていることを前提として、
これを用いた際のパッケージの製造方法について説明す
る。
するための図である。ここでは、前述したように、約
0.2mm厚の金属板10上に50μm厚の有機絶縁層
20および約20μmの金属箔層30aが積層された3
層構造の金属基板が用意されていることを前提として、
これを用いた際のパッケージの製造方法について説明す
る。
【0019】(1)まず、3層構造の金属基板上に感光
性レジストを塗布し、露光現像することにより、感光性
レジストパターン31を形成する(図3(1))。 (2)この感光性レジストパターン31を用いて半導体
チップ搭載部32および約0.1mmφのスルーホール
部12の金属箔層30aを除去し、下層の有機絶縁層2
0を露出させる(図3(2))。 (3)感光性レジストパターン31を除去した後、金属
箔層30aを有機絶縁層20のエッチングマスクとし、
有機絶縁層20をエッチング除去する。この際、半導体
チップ搭載部32およびスルーホール部12には金属板
10が露出する(図3(3))。 (4)全面に銅等の金属メッキ34を例えば約25μm
の厚さで施す(図3(4))。 (5)金属メッキ34の全表面上に再び感光性レジスト
を塗布して、露光現像することにより、感光性レジスト
パターン35を形成する(図3(5))。そのパターン
35は、半導体チップ搭載部32を覆わないように形成
する。 (6)この感光性レジストパターン35を用いて金属メ
ッキ34および金属箔層30aをエッチングする。この
とき、半導体チップ搭載部32には有機絶縁層20がな
いため、金属板10のそこの部分はエッチングされ薄く
なる(図3(6))。 (7)残った表面の感光性レジストパターン35を除去
する(図3(7))。これにより、金属箔層30aおよ
び金属箔層30aに積層された金属メッキ34が、金属
箔層30として露出される。 (8)そして、金属板10の底面側からエッチングを行
い、金属箔層30とスルーホール部12で電気的に導通
されたランドパターン11を形成する。また、板厚が薄
くなった半導体チップ搭載部32に金型加工を施して窪
み50を形成する(図3(8))。なお、このランドパ
ターン11は形成させなくても良い。
性レジストを塗布し、露光現像することにより、感光性
レジストパターン31を形成する(図3(1))。 (2)この感光性レジストパターン31を用いて半導体
チップ搭載部32および約0.1mmφのスルーホール
部12の金属箔層30aを除去し、下層の有機絶縁層2
0を露出させる(図3(2))。 (3)感光性レジストパターン31を除去した後、金属
箔層30aを有機絶縁層20のエッチングマスクとし、
有機絶縁層20をエッチング除去する。この際、半導体
チップ搭載部32およびスルーホール部12には金属板
10が露出する(図3(3))。 (4)全面に銅等の金属メッキ34を例えば約25μm
の厚さで施す(図3(4))。 (5)金属メッキ34の全表面上に再び感光性レジスト
を塗布して、露光現像することにより、感光性レジスト
パターン35を形成する(図3(5))。そのパターン
35は、半導体チップ搭載部32を覆わないように形成
する。 (6)この感光性レジストパターン35を用いて金属メ
ッキ34および金属箔層30aをエッチングする。この
とき、半導体チップ搭載部32には有機絶縁層20がな
いため、金属板10のそこの部分はエッチングされ薄く
なる(図3(6))。 (7)残った表面の感光性レジストパターン35を除去
する(図3(7))。これにより、金属箔層30aおよ
び金属箔層30aに積層された金属メッキ34が、金属
箔層30として露出される。 (8)そして、金属板10の底面側からエッチングを行
い、金属箔層30とスルーホール部12で電気的に導通
されたランドパターン11を形成する。また、板厚が薄
くなった半導体チップ搭載部32に金型加工を施して窪
み50を形成する(図3(8))。なお、このランドパ
ターン11は形成させなくても良い。
【0020】このようにして、金属板10の金型加工さ
れる部分、即ち、半導体チップ51が搭載される部分
を、それ以外の部分の厚さよりも薄くさせている。この
ため、薄くなった部分のフレキシブル性を向上させつ
つ、パッケージ全体の剛性の低下を回避させることがで
きる。このフレキシブル性の向上によって、加熱時に生
じるパッケージ内応力および外応力が低減される。この
ため、半導体チップ51の剥離等の発生はより抑えられ
て信頼性が向上することになる。
れる部分、即ち、半導体チップ51が搭載される部分
を、それ以外の部分の厚さよりも薄くさせている。この
ため、薄くなった部分のフレキシブル性を向上させつ
つ、パッケージ全体の剛性の低下を回避させることがで
きる。このフレキシブル性の向上によって、加熱時に生
じるパッケージ内応力および外応力が低減される。この
ため、半導体チップ51の剥離等の発生はより抑えられ
て信頼性が向上することになる。
【0021】半導体チップ搭載部32の板厚をエッチン
グにより薄くさせるようにしたことで、信号の配線パタ
ーンである金属箔層30の形成を並行して行うことがで
きる。配線パターンを形成するための製造工程が省かれ
る結果、製造コストをより抑えることができるようにな
る。図6の従来例と比較した場合には、製品の品種毎に
TABテープ64を作製したり、ヒートスプレダー53
や半導体チップ51にTABテープ64を貼ったりする
ような工程が不要となり、その分のコストを低減させる
ことができる。
グにより薄くさせるようにしたことで、信号の配線パタ
ーンである金属箔層30の形成を並行して行うことがで
きる。配線パターンを形成するための製造工程が省かれ
る結果、製造コストをより抑えることができるようにな
る。図6の従来例と比較した場合には、製品の品種毎に
TABテープ64を作製したり、ヒートスプレダー53
や半導体チップ51にTABテープ64を貼ったりする
ような工程が不要となり、その分のコストを低減させる
ことができる。
【0022】〔第2の実施の形態〕 図4は、本発明の第2の実施の形態による半導体装置用
パッケージの部分断面図であり、パッケージの中心を通
る線(中心線)により2分割されるうちの一方を示した
ものである。図1と同一の内容には同一の符号を付した
ので重複する説明は省略するが、この半導体装置用パッ
ケージにおいては、図に示す通り、半導体チップ51が
搭載される部分の金属板10の表面に、5〜6μmまた
は10μm程度の複数の小さい突起70を設けている。
パッケージの部分断面図であり、パッケージの中心を通
る線(中心線)により2分割されるうちの一方を示した
ものである。図1と同一の内容には同一の符号を付した
ので重複する説明は省略するが、この半導体装置用パッ
ケージにおいては、図に示す通り、半導体チップ51が
搭載される部分の金属板10の表面に、5〜6μmまた
は10μm程度の複数の小さい突起70を設けている。
【0023】図5は、上記パッケージの製造方法を説明
するための図である。ここでも、第1の実施の形態で前
提とした材料と同じ材料が用意されているとの前提で製
造方法について説明する。
するための図である。ここでも、第1の実施の形態で前
提とした材料と同じ材料が用意されているとの前提で製
造方法について説明する。
【0024】(1)まず、3層構造の金属基板上に感光
性レジストを塗布し、露光現像することにより、感光性
レジストパターン31を形成する(図5(1))。 (2)この感光性レジストパターン31を用いて半導体
チップ搭載部32および約0.1mmφのスルーホール
部12の金属箔層30aを除去し、下層の有機絶縁層2
0を露出させる(図5(2))。 (3)感光性レジストパターン31を除去した後、金属
箔層30aを有機絶縁層20のエッチングマスクとし、
有機絶縁層20をエッチング除去する。この際、半導体
チップ搭載部32およびスルーホール部12には金属板
10が露出する(図5(3))。 (4)全面に銅等の金属メッキ34を例えば約25μm
の厚さで施す(図5(4))。 (5)金属メッキ34の全表面上に再び感光性レジスト
を塗布して、露光現像することにより、感光性レジスト
パターン35を形成する。このとき、感光性レジストパ
ターン35の半導体チップ搭載部32上の部分は50〜
100μmの方形の格子状のパターンに形成する(図5
(5))。なお、半導体チップ搭載部32上の部分のパ
ターンは、これに限定されるものではなく、例えば予め
定めた形を一様に並べたような模様のパターンであって
も良い。 (6)この感光性レジストパターン35を用いて金属メ
ッキ34、金属箔層30a、および金属板10をエッチ
ングする(図5(6))。このとき、半導体チップ搭載
部32には有機絶縁層20がなく、また、格子状にレジ
ストパターン35が形成されているため、金属板10の
そこの部分には突起70が、例えばその断面が高さ数1
0μmの等脚台形の形で形成される。そのような突起7
0が複数形成されることで、半導体チップ搭載部32の
板厚は全体的に薄くなる。 (7)そして、残った表面の感光性レジストパターン3
5を除去する(図5(7))。これにより、金属箔層3
0aおよび金属箔層30aに積層された金属メッキ34
が、金属箔層30として露出される。 (8)最後に、金属板10の底面側からエッチングを行
い、金属箔層30とスルーホール部12で電気的に導通
されたランドパターン11を形成する。また、板厚が薄
くなった半導体チップ搭載部32の金属板10に対して
金型加工を施して窪み50を形成する(図5(8))。
この金型加工の際に金型と突起70が当接して突起70
の高さが数μmになるように金型のクリアランスを設定
する。これにより、突起70が潰れて表面にしわがで
き、表面積が増加するので、銀ペーストのような金属が
混入した接着剤との接触表面積が上昇し金属板10との
密着力が向上する。このため、パッケージの信頼性が第
1の実施の形態と比較してより向上することになる。上
記ランドパターン11は形成させなくても良い。
性レジストを塗布し、露光現像することにより、感光性
レジストパターン31を形成する(図5(1))。 (2)この感光性レジストパターン31を用いて半導体
チップ搭載部32および約0.1mmφのスルーホール
部12の金属箔層30aを除去し、下層の有機絶縁層2
0を露出させる(図5(2))。 (3)感光性レジストパターン31を除去した後、金属
箔層30aを有機絶縁層20のエッチングマスクとし、
有機絶縁層20をエッチング除去する。この際、半導体
チップ搭載部32およびスルーホール部12には金属板
10が露出する(図5(3))。 (4)全面に銅等の金属メッキ34を例えば約25μm
の厚さで施す(図5(4))。 (5)金属メッキ34の全表面上に再び感光性レジスト
を塗布して、露光現像することにより、感光性レジスト
パターン35を形成する。このとき、感光性レジストパ
ターン35の半導体チップ搭載部32上の部分は50〜
100μmの方形の格子状のパターンに形成する(図5
(5))。なお、半導体チップ搭載部32上の部分のパ
ターンは、これに限定されるものではなく、例えば予め
定めた形を一様に並べたような模様のパターンであって
も良い。 (6)この感光性レジストパターン35を用いて金属メ
ッキ34、金属箔層30a、および金属板10をエッチ
ングする(図5(6))。このとき、半導体チップ搭載
部32には有機絶縁層20がなく、また、格子状にレジ
ストパターン35が形成されているため、金属板10の
そこの部分には突起70が、例えばその断面が高さ数1
0μmの等脚台形の形で形成される。そのような突起7
0が複数形成されることで、半導体チップ搭載部32の
板厚は全体的に薄くなる。 (7)そして、残った表面の感光性レジストパターン3
5を除去する(図5(7))。これにより、金属箔層3
0aおよび金属箔層30aに積層された金属メッキ34
が、金属箔層30として露出される。 (8)最後に、金属板10の底面側からエッチングを行
い、金属箔層30とスルーホール部12で電気的に導通
されたランドパターン11を形成する。また、板厚が薄
くなった半導体チップ搭載部32の金属板10に対して
金型加工を施して窪み50を形成する(図5(8))。
この金型加工の際に金型と突起70が当接して突起70
の高さが数μmになるように金型のクリアランスを設定
する。これにより、突起70が潰れて表面にしわがで
き、表面積が増加するので、銀ペーストのような金属が
混入した接着剤との接触表面積が上昇し金属板10との
密着力が向上する。このため、パッケージの信頼性が第
1の実施の形態と比較してより向上することになる。上
記ランドパターン11は形成させなくても良い。
【0025】なお、第1および第2の実施の形態は、B
GAタイプのパッケージに本発明を適用させたものであ
るが、本発明を適用できるタイプはBGAタイプに限定
されるものではない。本発明は様々なタイプのパッケー
ジにも広く適用することができるものである。
GAタイプのパッケージに本発明を適用させたものであ
るが、本発明を適用できるタイプはBGAタイプに限定
されるものではない。本発明は様々なタイプのパッケー
ジにも広く適用することができるものである。
【0026】
【発明の効果】以上説明したように、本発明の半導体装
置用パッケージおよびその製造方法によれば、金属板の
半導体チップを搭載する部分の板厚を他の部分よりも薄
くさせたため、パッケージ全体の剛性を低下させること
なく、その搭載する部分の柔軟性を向上させることがで
きる。その結果、半導体チップの発熱による影響が低減
されるため、パッケージ全体の信頼性を向上させること
ができる。半導体チップを搭載する部分の金属板に突起
を形成して表面積を増大させた場合には、その信頼性を
より向上させることができる。
置用パッケージおよびその製造方法によれば、金属板の
半導体チップを搭載する部分の板厚を他の部分よりも薄
くさせたため、パッケージ全体の剛性を低下させること
なく、その搭載する部分の柔軟性を向上させることがで
きる。その結果、半導体チップの発熱による影響が低減
されるため、パッケージ全体の信頼性を向上させること
ができる。半導体チップを搭載する部分の金属板に突起
を形成して表面積を増大させた場合には、その信頼性を
より向上させることができる。
【図1】本発明の第1の実施の形態による半導体装置用
パッケージを示す部分断面図である。
パッケージを示す部分断面図である。
【図2】第1の実施の形態による半導体装置用パッケー
ジの構造を示す図である。
ジの構造を示す図である。
【図3】第1の実施の形態の半導体装置用パッケージの
製造方法を示す図である。
製造方法を示す図である。
【図4】本発明の第2の実施の形態による半導体装置用
パッケージを示す図であり、パッケージの中心線から半
分の断面図である。
パッケージを示す図であり、パッケージの中心線から半
分の断面図である。
【図5】第2の実施の形態の半導体装置用パッケージの
製造方法を示す図である。
製造方法を示す図である。
【図6】従来の配線層1層タイプのBGA型半導体装置
用パッケージを示す図であり、パッケージの中心線から
半分の断面図である。
用パッケージを示す図であり、パッケージの中心線から
半分の断面図である。
10 金属板 11 ランドパターン 12 スルーホール部 20 有機絶縁層 30 金属箔層 31 感光性レジストパターン 32 半導体チップ搭載部 34 金属メッキ 35 感光性レジストパターン 40 ダム 50 窪み 51 半導体チップ 51A 電極 51B 金線 52 マウント材 54 熱硬化性樹脂 60 平坦面 62 接着剤 65 半田ボール 70 突起
Claims (6)
- 【請求項1】 半導体装置に搭載されるパッケージであ
って、 半導体チップが搭載される金属板を有し、 前記半導体チップが搭載される部分の表面が、凹陥され
ており、 該凹陥した部分に対応して、前記半導体チップが搭載さ
れる部分の裏面が、凸起されており、 前記半導体チップが搭載される部分の底面および側面の
厚みは、前記金属板の他の部分の厚さより薄く、前記半導体チップが搭載される部分の表面に、突起が形
成されていることを 特徴とする半導体装置用パッケー
ジ。 - 【請求項2】 金属板上に感光性レジストを塗布し露光
現像することにより、前記金属板の半導体チップが搭載
される部分を避けて感光性レジストパターンを形成する
工程と、 前記感光性レジストパターンを用いて、前記搭載される
部分の前記金属板をエッチングすることにより、該部分
の板厚する薄くする工程と、 前記金属板の前記搭載される部分に金属加工を施し、前
記搭載される部分の表面を凹陥させることにより、裏面
を凸起させる工程とを有することを特徴とする半導体装
置用パッケージの製造方法。 - 【請求項3】 前記搭載される部分を所定の形状のパタ
ーンとする前記感光性レジストパターンを前記形成する
工程で形成することにより、前記搭載される部分の前記
金属板に突起を形成させることを特徴とする請求項2記
載の半導体装置用パッケージの製造方法。 - 【請求項4】 金属板に有機絶縁層および金属箔層を積
層した3層構造の金属基板上に感光性レジストを塗布し
露光現像することにより、半導体チップが搭載される部
分を避けた形で第1の感光性レジストパターンを形成す
る第1の工程と、 前記第1の感光性レジストパターンを用いて前記金属箔
層をエッチングする第2の工程と、 前記第2の工程が終了後に残っている前記金属箔層をエ
ッチングマスクとして用いて前記有機絶縁層をエッチン
グ除去し、前記搭載される部分の前記金属板を露出させ
る第3の工程と、 前記金属基板全面に金属メッキを施す第4の工程と、 前記金属メッキの表面に感光性レジストを塗布し露光現
像することにより、第2の感光性レジストパターンを形
成する第5の工程と、 前記第2の感光性レジストパターンを用いて前記金属メ
ッキ、前記金属箔層、及び前記搭載される部分の前記金
属板をエッチングする第6の工程とを有することを特徴
とする半導体装置用パッケージの製造方法。 - 【請求項5】 前記搭載される部分を所定の形状のパタ
ーンとする前記第2の感光性レジストパターンを前記第
5の工程で形成することにより、前記搭載される部分の
前記金属板に突起を形成させることを特徴とする請求項
4記載の半導体装置用パッケージの製造方法。 - 【請求項6】 前記第1および第2の感光性レジストパ
ターンを用いて、前記金属箔層、及び金属メッキからな
る配線パターンを形成させることを特徴とする請求項4
または5記載の半導体装置用パッケージの製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10107643A JP3097653B2 (ja) | 1998-04-17 | 1998-04-17 | 半導体装置用パッケージおよびその製造方法 |
US09/291,322 US6379996B1 (en) | 1998-04-17 | 1999-04-15 | Package for semiconductor chip having thin recess portion and thick plane portion |
KR1019990013540A KR19990083251A (ko) | 1998-04-17 | 1999-04-16 | 얇은리세스부및두꺼운평면부를갖는반도체칩용패키지및그의제조방법 |
US10/102,901 US20020096750A1 (en) | 1998-04-17 | 2002-03-22 | Package for semiconductor chip having thin recess portion and thick plane portion |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10107643A JP3097653B2 (ja) | 1998-04-17 | 1998-04-17 | 半導体装置用パッケージおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11307674A JPH11307674A (ja) | 1999-11-05 |
JP3097653B2 true JP3097653B2 (ja) | 2000-10-10 |
Family
ID=14464402
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10107643A Expired - Fee Related JP3097653B2 (ja) | 1998-04-17 | 1998-04-17 | 半導体装置用パッケージおよびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6379996B1 (ja) |
JP (1) | JP3097653B2 (ja) |
KR (1) | KR19990083251A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015098214A (ja) * | 2013-11-18 | 2015-05-28 | ジャパンマリンユナイテッド株式会社 | フィン装置及び船舶 |
KR20190092398A (ko) | 2016-12-27 | 2019-08-07 | 재팬 마린 유나이티드 코포레이션 | 핀 장치 및 선박 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6906414B2 (en) * | 2000-12-22 | 2005-06-14 | Broadcom Corporation | Ball grid array package with patterned stiffener layer |
US20020079572A1 (en) * | 2000-12-22 | 2002-06-27 | Khan Reza-Ur Rahman | Enhanced die-up ball grid array and method for making the same |
US7161239B2 (en) | 2000-12-22 | 2007-01-09 | Broadcom Corporation | Ball grid array package enhanced with a thermal and electrical connector |
US7259448B2 (en) * | 2001-05-07 | 2007-08-21 | Broadcom Corporation | Die-up ball grid array package with a heat spreader and method for making the same |
KR100378285B1 (en) * | 2001-06-15 | 2003-03-29 | Dongbu Electronics Co Ltd | Semiconductor package and fabricating method thereof |
US7550845B2 (en) * | 2002-02-01 | 2009-06-23 | Broadcom Corporation | Ball grid array package with separated stiffener layer |
US6897562B2 (en) * | 2003-04-11 | 2005-05-24 | Motorola Corporation | Electronic component and method of manufacturing same |
US7247493B2 (en) * | 2004-05-18 | 2007-07-24 | Virbac Corporation | Reusable pH sensor device and related methods |
US8115285B2 (en) * | 2008-03-14 | 2012-02-14 | Advanced Semiconductor Engineering, Inc. | Advanced quad flat no lead chip package having a protective layer to enhance surface mounting and manufacturing methods thereof |
US8124447B2 (en) * | 2009-04-10 | 2012-02-28 | Advanced Semiconductor Engineering, Inc. | Manufacturing method of advanced quad flat non-leaded package |
US20110163430A1 (en) * | 2010-01-06 | 2011-07-07 | Advanced Semiconductor Engineering, Inc. | Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof |
US8829557B2 (en) * | 2011-04-08 | 2014-09-09 | Lg Innotek Co., Ltd. | Light emitting device module and lighting system including the same |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8000123A (nl) | 1980-01-09 | 1981-08-03 | Philips Nv | Inrichting voor het schrijven van digitale informatie in een schijfvormige optisch uitleesbare registratiedrager. |
JPH04103150A (ja) | 1990-08-23 | 1992-04-06 | Mitsubishi Materials Corp | Ic実装構造 |
US5420460A (en) * | 1993-08-05 | 1995-05-30 | Vlsi Technology, Inc. | Thin cavity down ball grid array package based on wirebond technology |
JP3112949B2 (ja) | 1994-09-23 | 2000-11-27 | シーメンス エヌ フェー | ポリマースタッドグリッドアレイ |
JP3096226B2 (ja) | 1995-05-09 | 2000-10-10 | 株式会社三井ハイテック | 半導体装置の製造方法 |
JPH0922962A (ja) | 1995-07-06 | 1997-01-21 | Fuji Kiko Denshi Kk | キャビティ・ダウン・ボール・グリッド・アレイ |
JP3292798B2 (ja) | 1995-10-04 | 2002-06-17 | 三菱電機株式会社 | 半導体装置 |
US5877551A (en) * | 1996-11-18 | 1999-03-02 | Olin Corporation | Semiconductor package having a ground or power ring and a metal substrate |
JPH09213831A (ja) | 1996-01-30 | 1997-08-15 | Mitsubishi Electric Corp | 半導体装置,及びその製造方法 |
US5847458A (en) * | 1996-05-21 | 1998-12-08 | Shinko Electric Industries Co., Ltd. | Semiconductor package and device having heads coupled with insulating material |
JP3982895B2 (ja) | 1997-04-09 | 2007-09-26 | 三井化学株式会社 | 金属ベース半導体回路基板 |
-
1998
- 1998-04-17 JP JP10107643A patent/JP3097653B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-15 US US09/291,322 patent/US6379996B1/en not_active Expired - Fee Related
- 1999-04-16 KR KR1019990013540A patent/KR19990083251A/ko not_active Application Discontinuation
-
2002
- 2002-03-22 US US10/102,901 patent/US20020096750A1/en not_active Abandoned
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015098214A (ja) * | 2013-11-18 | 2015-05-28 | ジャパンマリンユナイテッド株式会社 | フィン装置及び船舶 |
KR20190092398A (ko) | 2016-12-27 | 2019-08-07 | 재팬 마린 유나이티드 코포레이션 | 핀 장치 및 선박 |
KR20210132226A (ko) | 2016-12-27 | 2021-11-03 | 재팬 마린 유나이티드 코포레이션 | 핀 장치 및 선박 |
Also Published As
Publication number | Publication date |
---|---|
US6379996B1 (en) | 2002-04-30 |
KR19990083251A (ko) | 1999-11-25 |
JPH11307674A (ja) | 1999-11-05 |
US20020096750A1 (en) | 2002-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6359221B1 (en) | Resin sealed semiconductor device, circuit member for use therein | |
JP3780122B2 (ja) | 半導体装置の製造方法 | |
JP3691993B2 (ja) | 半導体装置及びその製造方法並びにキャリア基板及びその製造方法 | |
JP3097653B2 (ja) | 半導体装置用パッケージおよびその製造方法 | |
JPH11289024A (ja) | 半導体装置及びその製造方法 | |
JP2000294719A (ja) | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 | |
JPH1197573A (ja) | 半導体パッケージ | |
JPH08340002A (ja) | 半導体装置の製造方法 | |
JPH11191602A (ja) | 半導体装置とその製造方法 | |
JP2000299423A (ja) | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 | |
JP2001015629A (ja) | 半導体装置及びその製造方法 | |
JPH1197570A (ja) | 半導体装置およびその製造方法ならびに半導体装置の実装方法 | |
JP3912445B2 (ja) | 半導体装置 | |
JP2632762B2 (ja) | 半導体素子搭載用基板の製造方法 | |
JP3103281B2 (ja) | 樹脂封止型半導体装置 | |
JP4364181B2 (ja) | 半導体装置の製造方法 | |
JP2982703B2 (ja) | 半導体パッケージ及びその製造方法 | |
JP3337911B2 (ja) | 半導体装置及びその製造方法 | |
CN211265447U (zh) | 一种封装体 | |
JP3910937B2 (ja) | 半導体装置 | |
JP3336235B2 (ja) | 半導体装置およびその製造方法 | |
JP2861984B2 (ja) | 半導体装置、および該半導体装置の製造方法 | |
JPH07249708A (ja) | 半導体装置及びその実装構造 | |
KR100861508B1 (ko) | 반도체 패키지 및 그 제조방법 | |
JPH0982752A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000711 |
|
LAPS | Cancellation because of no payment of annual fees |