JP3087847B1 - 電子源の製造方法と製造装置及び画像形成装置の製造方法 - Google Patents

Abstract

【要約】 【課題】行列状に配置された複数の導電部材それぞれに
印加される電圧の差を緩和する。 【解決手段】バッファアンプ１０７によって電位が印加
されて表面伝導型放出素子基板１０１の列配線に電位が
印加され、ライン選択回路１０２により選択されたの１
行の行配線に電位が印加される。これにより、選択され
た１列の導電部材の両端に生じる電位差で、その導電部
材が活性化される。その際、制御回路１０６は活性化の
進捗をモニタ回路１０３で監視し、電位分布発生回路１
０８によって、各導電部材による行配線の電位の降下に
見合った列配線電位が与えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子源及びその応
用である画像形成装置、より詳しくは表面伝導型放出素
子を多数個備える電子源及びその製造方法と装置に関す
るものである。

【０００２】

【従来技術】従来、電子放出素子として熱陰極素子と冷
陰極素子の２種類が知られている。このうち冷陰極素子
では、たとえば電界放出型素子（以下ＦＥ型と記す）
や、金属／絶縁層／金属型放出素子（以下ＭＩＭ型と記
す）や、表面伝導型放出素子などが知られている。

【０００３】ＦＥ型の例としては、たとえば、Ｗ．Ｐ．
Ｄｙｋｅ＆Ｗ．Ｗ．Ｄｏｌａｎ，”Ｆｉｅｌｄ ｅｍｉ
ｓｓｉｏｎ”，Ａｄｖａｎｃｅ ｉｎ Ｅｌｅｃｔｒｏ
ｎＰｈｙｓｉｃｓ，８，８９（１９５６）や、あるい
は、Ｃ．Ａ．Ｓｐｉｎｄｔ，”Ｐｈｙｓｉｃａｌｐｒｏ
ｐｅｒｔｉｅｓ ｏｆ ｔｈｉｎ−ｆｉｌｍ ｆｉｅｌ
ｄ ｅｍｉｓｓｉｏｎ ｃａｔｈｏｄｅｓ ｗｉｔｈ
ｍｏｌｙｂｄｅｎｉｕｍ ｃｏｎｅｓ”，Ｊ．Ａｐｐ
ｌ．Ｐｈｙｓ．，４７，５２４８（１９７６）などが知
られている。

【０００４】また、ＭＩＭ型の例としては、たとえば、
Ｃ．Ａ．Ｍｅａｄ，”Ｏｐｅｒａｔｉｏｎｏｆ ｔｕｎ
ｎｅｌ−ｅｍｉｓｓｉｏｎ Ｄｅｖｉｃｅｓ，Ｊ．Ａｐ
ｐｌ．Ｐｈｙｓ．，３２，６４６（１９６１）などが知
られている。

【０００５】また、表面伝導型放出素子としては、たと
えば、Ｍ．Ｉ．Ｅｌｉｎｓｏｎ，Ｒａｄｉｏ Ｅｎｇ．
Ｅｌｅｃｔｒｏｎ Ｐｈｙｓ．，１０，１２９０，（１
９６５）や、後述する他の例が知られている。

【０００６】表面伝導型放出素子は、基板上に形成され
た小面積の薄膜に、膜面に平行に電流を流すことにより
電子放出が生ずる現象を利用するものである。この表面
伝導型放出素子としては、前記エリンソン等によるＳｎ
Ｏ2 薄膜を用いたものの他に、Ａｕ薄膜によるもの
［Ｇ．Ｄｉｔｔｍｅｒ：”Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉ
ｌｍｓ”，９，３１７（１９７２）］や、Ｉｎ₂Ｏ₃／Ｓ
ｎＯ₂薄膜によるもの［Ｍ．Ｈａｒｔｗｅｌｌ ａｎｄ
Ｃ．Ｇ．Ｆｏｎｓｔａｄ：”ＩＥＥＥ Ｔｒａｎｓ．
ＥＤ Ｃｏｎｆ．”，５１９（１９７５）］や、カーボ
ン薄膜によるもの［荒木久 他：真空、第２６巻、第１
号、２２（１９８３）］等が報告されている。

【０００７】これらの表面伝導型放出素子の素子構成の
典型的な例として、図３６に前述のＭ．Ｈａｒｔｗｅｌ
ｌらによる素子の平面図を示す。同図において、３００
１は基板で、３００４はスパッタで形成された金属酸化
物よりなる導電性薄膜である。導電性薄膜３００４は図
示のようにＨ字形の平面形状に形成されている。該導電
性薄膜３００４に後述の通電フォーミングと呼ばれる通
電処理を施すことにより、電子放出部３００５が形成さ
れる。図中の間隔Ｌは、０．５〜１［ｍｍ］，Ｗは、
０．１［ｍｍ］で設定されている。尚、図示の便宜か
ら、電子放出部３００５は導電性薄膜３００４の中央に
矩形の形状で示したが、これは模式的なものであり、実
際の電子放出部の位置や形状を忠実に表現しているわけ
ではない。

【０００８】Ｍ．Ｈａｒｔｗｅｌｌらによる素子をはじ
めとして上述の表面伝導型放出素子においては、電子放
出を行う前に導電性薄膜３００４に通電フォーミングと
呼ばれる通電処理を施すことにより電子放出部３００５
を形成するのが一般的であった。すなわち、通電フォー
ミングとは、前記導電性薄膜３００４の両端に一定の直
流電圧、もしくは、例えば１Ｖ／分程度の非常にゆっく
りとしたレートで昇圧する直流電圧を印加して通電し、
導電性薄膜３００４を局所的に破壊もしくは変形もしく
は変質せしめ、電気的に高抵抗な状態の電子放出部３０
０５を形成することである。尚、局所的に破壊もしくは
変形もしくは変質した導電性薄膜３００４の一部には、
亀裂が発生する。前記通電フォーミング後に導電性薄膜
３００４に適宜の電圧を印加した場合には、前記亀裂付
近において電子放出が行われる。

【０００９】上述の表面伝導型放出素子は、構造が単純
で製造も容易であることから、大面積にわたり多数の素
子を形成できる利点がある。そこで、たとえば本出願人
による特開昭６４−３１３３２において開示されるよう
に、多数の素子を配列して駆動するための方法が研究さ
れている。

【００１０】また、表面伝導型放出素子の応用について
は、たとえば、画像表示装置、画像記録装置などの画像
形成装置や、荷電ビーム源、等が研究されている。

【００１１】特に、画像表示装置への応用としては、た
とえば本出願人によるＵＳＰ５，０６６，８８３や特開
平２−２５７５５１において開示されているように、表
面伝導型放出素子と電子ビームの照射により発光する蛍
光体とを組み合わせて用いた画像表示装置が研究されて
いる。表面伝導型放出素子と蛍光体とを組み合わせて用
いた画像表示装置は、従来の他の方式の画像表示装置よ
りも優れた特性が期待されている。たとえば、近年普及
してきた液晶表示装置と比較しても、自発光型であるた
めバックライトを必要としない点や、視野角が広い点が
優れていると言える。

【００１２】また、背景となる技術として、特開平７−
１７６２６５号及び特開平８−２４８９２０号がある。

【００１３】

【発明が解決しようとする課題】本願に関わる発明の課
題は、より好適な電子源の製造方法の実現、もしくは画
像形成装置の製造方法の実現、もしくは電子源の製造装
置の実現である。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に本発明は次のような構成からなる。すなわち、複数の
行配線と、前記行配線とともにマトリクスを構成する複
数の列配線と、それぞれが前記行配線の一つと前記列配
線の一つとに接続される複数の電子放出素子を有する電
子源の製造方法であって、前記複数の行配線の内の選択
された行配線に印加する電位により前記電子放出素子の
一部となる導電部材の第１の部分に印加される第１電位
と、前記複数の列配線のそれぞれに印加する電位により
前記電子放出素子の一部となる前記導電部材の第２の部
分に印加される第２電位とにより、前記選択された行配
線に接続される複数の導電部材のそれぞれに電圧を印加
する工程を有し、前記電圧を印加する工程は、前記選択
された行配線に接続される前記複数の導電部材のそれぞ
れの前記第１の部分における前記第１電位の違いによ
る、前記選択された行配線に接続される複数の導電部材
のそれぞれに印加される前記電圧の差を緩和するよう
に、前記複数の列配線のそれぞれに印加する電位 を、前
記複数の導電部材のそれぞれの前記第２の部分に接続さ
れた列配線に流れる電流の変化に応じて変更する。更に
好ましくは、前記電圧を印加する工程において、前記複
数の行配線のうちの選択されていない行配線である非選
択行配線に、前記複数の列配線のそれぞれに印加される
電位との電位差により前記非選択行配線に流れる電流を
抑制する電位を印加する。更に好ましくは、前記非選択
行配線の電位が、前記複数の列配線のそれぞれに印加さ
れる電位の最大値と最小値の間の電位となるように設定
される。更に好ましくは、前記選択される行配線を順次
切替えて、前記電圧を印加する工程を行う。更に好まし
くは、前記選択された行配線に接続される前記導電部材
への前記電圧を印加する工程を終了した後、前記複数の
行配線の他の行配線を選択する。更に好ましくは、前記
複数の行配線の内のある行配線を選択し、当該選択され
た行配線に接続される前記導電部材に、前記電圧を時間
間隔を空けて印加することによって前記電圧を印加する
工程を行い、前記時間間隔の間に、他の行配線を選択し
て、当該他の行配線に接続される前記導電部材に対して
前記電圧を印加する工程を行う。更に好ましくは、電子
源と、該電子源から照射される電子によって画像を形成
する。あるいは、上記電子源の製造方法によって電子源
を製造する工程と、前記電子源と前記画像形成部材とを
組み合わせる工程とを有することを特徴とする画像形成
装置の製造方法。

【００１５】

【発明の実施の形態】以下ではより具体的な課題を説明
する。

【００１６】発明者らは、上記従来技術に記載したもの
をはじめとして、さまざまな材料、製法、構造の表面伝
導型放出素子を試みてきた。さらに、多数の表面伝導型
放出素子を配列したマルチ電子ビーム源、ならびにこの
マルチ電子ビーム源を応用した画像表示装置について研
究を行ってきた。

【００１７】発明者らは、たとえば図３７に示す電気的
な配線方法によるマルチ電子ビーム源を試みてきた。す
なわち、表面伝導型放出素子を２次元的に多数個配列
し、これらの素子を図示のようにマトリクス状に配線し
たマルチ電子ビーム源である。

【００１８】図中、４００１は表面伝導型放出素子を模
式的に示したもの、４００２は行方向配線、４００３は
列方向配線である。行方向配線４００２および列方向配
線４００３は、実際には有限の電気抵抗を有するもので
あるが、図においては配線抵抗４００４および４００５
として示されている。上述のような配線方法を、単純マ
トリクス配線と呼ぶ。

【００１９】なお、図示の便宜上、６×６のマトリクス
で示しているが、マトリクスの規模はむろんこれに限っ
たわけではなく、たとえば画像表示装置用のマルチ電子
ビーム源の場合には、所望の画像表示を行うのに足りる
だけの素子を配列し配線するものである。

【００２０】表面伝導型放出素子を単純マトリクス配線
したマルチ電子ビーム源においては、所望の電子ビーム
を出力させるため、行方向配線４００２および列方向配
線４００３に適宜の電気信号を印加する。たとえば、マ
トリクスの中の任意の１行の表面伝導型放出素子を駆動
するには、選択する行の行方向配線４００２には選択電
位Ｖｓを印加し、同時に非選択の行の行方向配線４００
２には非選択電位Ｖｎｓを印加する。これと同期して列
方向配線４００３に電子ビームを出力するための駆動電
位Ｖｅを印加する。この方法によれば、配線抵抗４００
４および４００５による電位降下を無視すれば、選択す
る行の表面伝導型放出素子には、Ｖｅ−Ｖｓの電圧が印
加され、また非選択行の表面伝導型放出素子にはＶｅ−
Ｖｎｓの電圧が印加される。Ｖｅ，Ｖｓ，Ｖｎｓを適宜
の大きさの電位にすれば選択する行の表面伝導型放出素
子だけから所望の強度の電子ビームが出力されるはずで
あり、また列方向配線の各々に異なる駆動電位Ｖｅを印
加すれば、選択する行の素子の各々から異なる強度の電
子ビームが出力されるはずである。また、表面伝導型放
出素子の応答速度は高速であるため、駆動電位Ｖｅを印
加する時間の長さを変えれば、電子ビームが出力される
時間の長さも変えることができるはずである。

【００２１】したがって、表面伝導型放出素子を単純マ
トリクス配線したマルチ電子ビーム源にはいろいろな用
途が考えられており、たとえば画像情報に応じた電圧信
号を適宜印加すれば、画像表示装置用の電子源として応
用できるものと期待される。

【００２２】一方、発明者らは表面伝導型放出素子の特
性を改善するための研究を鋭意行った結果、製造工程に
おいて通電活性化処理を行うことが効果的であることを
見いだした。

【００２３】すでに述べたように、表面伝導型放出素子
の電子放出部を形成する際には、導電性薄膜に電流を流
して該薄膜を局所的に破壊もしくは変形もしくは変質さ
せて亀裂を形成する処理（通電フォーミング処理）を行
う。この後さらに通電活性化処理を行うことにより電子
放出特性を大幅に改善することが可能である。

【００２４】すなわち、通電活性化処理とは通電フォー
ミング処理により形成された電子放出部に適宜の条件で
通電を行って、その近郷に炭素もしくは炭素化合物とい
った堆積物を堆積せしめる処理のことである。たとえ
ば、適宜の分圧の有機物が存在し、全圧が１０のマイナ
ス４乗乃至１０のマイナス５乗［ｔｏｒｒ］の真空雰囲
気中において、電圧パルスを定期的に印加することによ
り、電子放出部の近傍に単結晶グラファイト、多結晶グ
ラファイト、非晶質カーボン、のいずれかか、もしくは
その混合物を５００［オングストローム］以下の膜厚で
堆積させる。ただし、この条件はほんの一例であって、
表面伝導型放出素子の材質や形状により適宜変更される
べきであるのは言うまでもない。

【００２５】この様な処理を行うことにより、通電フォ
ーミング直後と比較して、同じ印加電圧における放出電
流を典型的には１００倍以上増加させることが可能であ
る。（なお、通電活性化終了後には、真空雰囲気中の有
機物の分圧を低減させるのが望ましい。）したがって、
上述の多数の表面伝導型放出素子を単純マトリクス配線
したマルチ電子ビーム源を製造する際においても、各素
子に通電活性化処理を行うことが望ましい。

【００２６】このように、製造工程において通電による
フォーミングにより高抵抗化処理及び通電活性化処理を
行う表面伝導型放出素子を画像形成装置に応用する場合
には、以下のような問題があった。製造工程における通
電活性化処理の問題点について以下に説明する。

【００２７】表面伝導型放出素子を応用した各種画像形
成パネルに於いては、当然のことながら高品位・高精細
な画像が望まれる。これを実現するには、例えば単純マ
トリクス配線された多数の表面伝導型電子放出素子を用
いる。このため、行及び列の数が数百〜数千にも達する
非常に多くの素子配列が必要となり、かつ各表面伝導型
放出素子の素子特性が均一であることが望まれる。さら
に、実際に高品位・高精細な各種画像形成パネルを作製
するためには多数の表面伝導型放出素子を均一に作製す
る必要がある。

【００２８】例えば、多数の表面伝導型放出素子を通電
活性化処理により作製する方法として、本出願人は、行
列状にマトリクス配線された表面伝導型放出素子を複数
のグループに分割し、クループ単位に順次通電活性化用
の電圧を印加してゆく方法を行った。即ち、図３８に示
すようなＭ行Ｎ列の表面伝導型放出素子に対して、例え
ば１行を単位として１行ずつ順次活性化用電圧を印加し
た。図中ＥＹ１〜ＥＹｎ、ＥＸ１〜ＥＸｎは配線であ
る。

【００２９】図３９は、たとえば２行目の表面伝導型放
出素子（図中、黒色で示す）に通電活性化用電圧を印加
する場合を例示したもので、図示のようにＥＸ２配線に
は通電活性化用の電位源を接続し、他の電極にはクラン
ドレベルすなわち０（Ｖ）を接続した。この方法によれ
ば、原理的には２行目の表面伝導型放出素子だけに通電
活性化用電圧が印加され、他の表面伝導型放出素子には
電圧が印加されたり電流が回り込むことはない。実際に
この方法で通電活性化を行ったところ、表面伝導型放出
素子の電子放出特性の均一性は改善された。

【００３０】しかしながら電子放出特性のばらつきを完
全になくすことは困難であり、特にマトリクスの片側に
そって電子放出特性の異なる素子が分布してしまうとい
う問題があった。具体的には活性化時に給電端から遠か
った側、即ち図３９においては図中右側の表面伝導型放
出素子の放出特性が劣っていた。このような素子を画像
形成装置の電子源に用いた場合には画像の片側の輝度あ
るいは濃度が不足してしまった。

【００３１】発明者等はこの問題点の発生原因について
鋭意研究し、その発生原因を以下のように究明した。

【００３２】上述した図３９に示す方法では、原理的に
は１行の表面伝導型放出素子だけに活性化電圧を印加す
ることができるが、配線ＥＹ１〜ＥＹｎ、ＥＸ１〜ＥＸ
ｎの電気抵抗は実際には０でないため、電流が流れると
電位降下が発生する。そこで図３９において活性化電圧
を印加していき２行めの表面伝導型素子群に着目し、そ
の配線抵抗を含めたモデルを図４０（ａ）に示す。

【００３３】図４０（ａ）において、Ｆ１〜ＦＮは表面
伝導型放出素子、ｒ１〜ｒＮは行配線ＥＸ２における素
子間の配線抵抗、ｒｙは各配線ＥＹ１〜ＥＹＮの給電端
から表面伝導型放出素子までの配線抵抗である。一般に
行配線ＥＸ２は一定の線幅、厚さ、材料で形成されるよ
うに設計されるため、製造上のばらつきを除けばｒ１〜
ｒＮは等しいと考えてよい。また各配線ＥＹ１〜ＥＹＮ
は一般にどれも等しく設計されるため各配線のｒｙは等
しいと考えてよい。

【００３４】図４０（ａ）に示すモデルを流れる電流の
説明を図４０（ｂ）により行う。図４０（ｂ）におい
て、活性化用電位源から供給される電流をＩ、各表面伝
導型放出素子Ｆ１〜ＦＮに流れる電流をそれぞれｉ１〜
ｉＮとすると、電流Ｉは素子Ｆｋを流れる素子電流ikの
和、すなわち、 Ｉ＝Σ｛k＝１〜Ｎ｝ｉk なる関係がある。

【００３５】また、行方向の各部の配線抵抗ｒ１〜ｒＮ
に流れる電流をそれぞれｉｒ１〜ｉｒＮとした時、 ｉｒｐ＝Ｉ−Σ｛ｋ＝０〜ｐ−１｝ｉｋ（但しｉ０＝
０、ｐは１〜Ｎの整数）なる関係がある。

【００３６】即ち、ｒ１を流れる電流ｉｒ１は全表面伝
導型放出素子に流れる電流の和に等しく、ｒ２を流れる
電流ｉｒ２は全表面伝導型放出素子に流れる電流の和か
ら表面伝導型放出素子Ｆ１に流れる電流ｉ１を差し引い
たものと等しい。また、ｒＮを流れる電流ｉｒＮは表面
伝導型放出素子ＦＮに流れる電流ｉＮと一致する。従っ
て、行方向配線に関しては電源に近い側程、大きな電流
が流れることがわかる。

【００３７】また、通電活性化処理を行う場合、通電開
始から時間の経過時間の経過に従って素子電流、電子放
出電流の変化が観測されるが、これを図４１により説明
する。図４１は、マトリクス配線された表面伝導型放出
素子群の一つの素子に通電活性化処理を行う際の活性化
特性を図にしたものである。図に示すように通電活性化
処理を行うと表面伝導型放出素子を流れる素子電流（図
中Ｉｆ）、電子放出電流（図中Ｉｅ）が通電に従って増
加し、やがて飽和する。即ち通電活性化処理の進行とと
もに表面伝導型放出素子を流れる電流は増加し、通電活
性化処理の終了時に最も大きな電流が表面伝導型放出素
子を流れることになる。

【００３８】従って、図４０，図４１から、１行を単位
として１行ずつ順次活性化用電圧を印加した場合、通電
活性化の進行に従い、配線抵抗ｒ１〜ｒＮで各素子を流
れる素子電流Ｉｆに応じて電位降下が発生し、特に通電
活性化処理の終了時に最も大きな電位降下が発生するこ
とが分かる。この時同じ行上に並んだ表面伝導型放出素
子にかかる電圧分布は、図４２に示すようになる。図４
２において、横軸は各表面伝導型放出素子の番号を、縦
軸は各表面伝導型放出素子にかかる電圧を示す。なお、
縦軸のＥａｃは活性化用電位源の出力電位である。この
ように１行を単位として通電活性化処理を行うと活性化
終了時に各素子に印加される電圧に大きな分布が生じる
ことになる。このため、マトリクスの片側にそって電子
放出特性の異なる素子が分布してしまう。特に活性化時
に給電端から遠かった素子は十分な活性化電圧が印加さ
れないため、図４１に示す理想的な活性化が行われず、
表面伝導型放出素子の放出特性が劣っていた。これによ
りマトリクス配線された素子を画像形成装置の電子源に
用いた場合には画像の片側の輝度あるいは濃度が不足し
てしまう現象が発現してしまった。

【００３９】なおこれまで、単純マトリクス配線された
表面伝導型放出素子基板の片側からの通電活性化処理の
場合について説明を行ったが、両側からの電極取り出し
の場合にも同様の問題が生じる。図４３Ａに両側からの
電極取り出した場合の通電回路の結線図を、図４３Ｂに
その時の素子印加電圧分布を示す。図から明らかなよう
に、両側電極からの通電処理の場合は、片側からの通電
処理で説明したのと同じ理由で中央部の表面伝導型放出
素子の特性が悪くなる現象が発現した。

【００４０】以下に述べる実施例では、上述した課題を
解決するために、表面伝導型放出素子を単純マトリクス
配線した電子源が均一な電子放出特性を得られるような
製造方法及び装置とそれによって製造された電子源とを
説明している。

【００４１】ここで、本願に関わる発明の一態様につい
て説明する。

【００４２】本願に関わる電子源の製造方法の発明の一
つは、電子放出素子の少なくとも一部となるべき複数の
導電部材それぞれの第１の部分に該複数の導電部材が共
通に接続される配線を介して電位を印加するとともに、
前記複数の導電部材それぞれの第２の部分に電位を印加
して、前記複数の導電部材それぞれに電圧を印加する工
程を有しており、前記複数の導電部材それぞれの前記第
２の部分に印加される電位は、前記複数の導電部材が共
通に接続される配線における前記複数の導電部材それぞ
れの前記第１の部分が接続される部分毎の電位の違いに
よる前記複数の導電部材それぞれに印加される電圧の差
を緩和するように設定されることを特徴とする。

【００４３】ここで、導電部材の第１の部分の電位と第
２の部分の電位との電位差に相当する電圧が導電部材に
は印加される。例えば前記配線上の各部分で電位が異な
る場合、前記複数の導電部材それぞれの第２の部分の電
位を同じにすると、各導電部材の第１の部分と第２の部
分の間にかかる電圧が異なってしまう。そこで、上記発
明によると、第２の部分の電位を、該電圧の差を緩和す
るように設定することにより、各導電部材の第１の部分
と第２の部分との間にかかる電圧を近づけることが出来
る。

【００４４】ここで、第１の部分と第２の部分の間に実
質的に電圧を印加するためには、第１の部分と第２の部
分とに印加される電位は異なっていればよい。いずれか
一方の電位がグランドであってもよい。

【００４５】また、上記電圧の印加を受ける、前記電子
放出素子の少なくとも一部となるべき導電部材として
は、例えば表面伝導型放出素子のフォーミング工程を経
た導電部材を好適に用いうる。

【００４６】また、前記導電部材としては、導電膜を用
いることができる。また、前述の電圧を印加する工程を
受ける導電部材の形態としては、前記第１の部分と第２
の部分に高抵抗部、例えば第１の部分と第２の部分の間
に設けられた間隔（ギャップ）を有する形態が挙げられ
る。前述の電圧を印加する工程は、特には、前記間隔部
もしくはその近傍に堆積物を堆積させる工程に適用する
ことが出来る。上記電圧を印加する工程は、後述する実
施例の如く、導電部材に流れる電流が大きくなってく
る、もしくは導電部材が接続される配線に流れる電流が
大きくなってくる工程である場合に好適である。

【００４７】また、この電子源がマトリックスを構成す
る複数の行配線と複数の列配線を有している場合は、一
つの行配線にそれぞれの第１の部分が接続される複数の
前記導電部材に対して、該行配線に与えられる電位と、
各導電部材の第２の部分が接続される各列配線に与えら
れる電位とによって、前述の電圧印加工程を行えばよ
い。

【００４８】また、前記第１の部分に印加される電位の
変化に応じて前記第２の部分に印加される電位を変化さ
せる様にしてもよい。特に前記導電部材の第１の部分と
第２の部分の間での抵抗値が、電圧印加にしたがって変
化する場合は、前記配線における電位降下の程度も変化
し、それに伴い、第１の部分の電位が変化するので、そ
れに応じて第２の部分に印加する電位を制御することが
望ましい。

【００４９】ここで、前記第１の部分に印加される電位
は必ずしも実測される必要はない。例えば、導電部材に
流れる電流を測定することによって、推定することがで
きる。該測定した電流にしたがって、第２の電位が自動
的に設定される回路を用いてもよい。

【００５０】また、前記第１の部分に印加される電位、
もしくは前記第２の部分に印加される電位、もしくは前
記第１の部分に印加される電位と前記第２の部分に印加
される電位の両方は、パルス状に印加されるとよい。

【００５１】また特に、前記複数の導電部材が共通に接
続される配線に印加する電位と、前記第２の部分それぞ
れに印加する電位とは、それぞれパルス状に印加される
物であり、前記複数の導電部材が共通に接続される配線
に印加されるパルス状の電位は、前記第２の部分それぞ
れに印加されるパルス状の電位よりも遅れて印加される
ようにすると好適である。

【００５２】また、前記導電性部材は、マトリックスを
構成する複数の行配線の一つと複数の列配線の一つに接
続される物であり、前記電圧を印加する工程は、前記複
数の行配線のうちの選択された行配線に印加する電位に
より前記第１の部分に印加される電位と、前記複数の列
配線に印加する電位により前記第２の部分に印加される
電位とによって、前記選択された行配線に接続される前
記導電部材に電圧を印加する工程であるとよい。

【００５３】特に、前記電圧を印加する工程において、
前記複数の行配線のうちの選択されていない行配線であ
る非選択行配線には、前記列配線に印加される電位との
電位差により前記非選択行配線に流れる電流を抑制する
電位を与えるとよい。

【００５４】また、前記非選択行配線に印加される電
位、もしくは前記列配線に印加される電位、もしくは前
記非選択行配線に印加される電位と前記列配線に印加さ
れる電位の両方は、前記非選択行配線の電位が、前記複
数の列配線に印加される電位の最大値と最小値の間の電
位となるように設定するとよい。例えば、最大値と最小
値の中間値程度が好ましい。

【００５５】また、前記非選択行配線に印加される電
位、もしくは前記列配線に印加される電位、もしくは前
記非選択行配線に印加される電位と前記列配線に印加さ
れる電位の両方は、前記複数の列配線に印加される電位
の最大値と最小値の間にグランド電位が存在するように
設定されるとよい。

【００５６】また、前記選択される行配線を順次切替え
て、前記電圧を印加する工程を行うとよく、特には、あ
る行配線を選択して、該選択された行配線に接続される
前記導電部材に、前記電圧を時間間隔を空けて印加する
ことによって、前記電圧を印加する工程を行い、前記時
間間隔の間に、他の行配線を選択して、該他の行配線に
接続される前記導電部材に、前記電圧を印加する工程を
行うようにすると好適である。

【００５７】また本願は、画像形成装置の製造方法とし
て、電子源と、該電子源から照射される電子によって画
像を形成する画像形成部材とを有する画像形成装置の製
造方法であって、前述の電子源の製造方法によって電子
源を製造する工程と、該電子源と前記画像形成部材とを
組み合わせる工程とを有することを特徴とする発明を含
んでいる。

【００５８】また本願は、電子源の製造装置の発明の一
態様として、電子放出素子の少なくとも一部となるべき
複数の導電部材それぞれの第１の部分に該複数の導電部
材が共通に接続される配線を介して電位を印加する第１
の回路と、前記複数の導電部材それぞれの第２の部分に
電位を印加する第２の回路とを有しており、前記第２の
回路は、前記複数の導電部材それぞれの前記第２の部分
に印加される電位を、前記複数の導電部材が共通に接続
される配線における前記複数の導電部材それぞれの前記
第１の部分が接続される部分毎の電位の違いによる前記
複数の導電部材それぞれに印加される電圧の差を緩和す
るように設定するものであることを特徴とする電子源の
製造装置の発明を含んでいる。

【００５９】ここで、前記導電部材に流れる電流をモニ
タする電流モニタ回路を有すると好適である。

【００６０】ここで、前記第２の回路は、前記導電部材
に流れる電流に基づいて、前記電位を設定するものであ
るとよい。

【００６１】また、前記第２の回路は、前記第２の部分
に電位を印加している時間に応じて、前記第２の部分に
印加する電位を制御するものであるとよい。

【００６２】また、前記第２の回路は、前記第２の部分
に印加する電位を設定するために参照する記憶手段を有
するものであってもよい。

【００６３】ここで、前記第２の回路は、前記複数の導
電部材が共通に接続される配線における前記複数の導電
部材それぞれの前記第１の部分が接続される部分毎の電
位の違いと同等の電位の違いを生じることができる回路
を含む構成を取り得る。そのような構成は、例えば、前
記配線と略等しい抵抗を有する等価配線抵抗アレイの各
点から、各導電部材に流れる電流をシンクもしくは供給
することによって実現することができる。各導電部材に
流れる電流としては、前記配線に流れる電流をモニタ
し、該配線に接続される導電部材の数で該モニタされる
電流を割って求めたり、前記第２の部分が接続される各
配線に流れる電流をモニタして求めたり、予め測定して
おいたデータに従って求めたりすることができる。この
構成によって求められた電位分布とオフセット電位とを
重ね合わせて前記第２の部分それぞれに印加する電位と
することができる。

【００６４】また、前記第１の回路は、前記配線の両側
から電位を印加するものであると、電位降下の程度を抑
制することができる。

【００６５】すなわち、本願は以下の発明の一態様も含
んでいる。

【００６６】複数の行配線と、前記複数の行配線と共に
マトリクスを構成する複数の列配線と、それぞれが前記
行配線のひとつと列配線のひとつとに接続される複数の
導電部材を有しているマトリクス装置における前記導電
部材への電圧印加装置であって、前記複数の行配線のう
ちの選択された行配線に所定の電位を供給する第１の回
路と、前記複数の列配線のそれぞれに所定の電位を供給
する第２の回路を有しており、前記第２の回路は、前記
行配線と略等しい抵抗を有する等価配線抵抗アレイと、
該等価配線抵抗アレイにおける所定の点において前記導
電部材に流れる電流をシンクもしくは供給する制御電圧
とを有する電位分布発生回路とを有していることを特徴
とする電圧印加回路。

【００６７】ここで、前記第２の回路は、電位分布発生
回路で発生した電位分布とオフセット電位とを重ね合わ
せる回路を有しているとよい。該回路としては具体的に
はバッファアンプを用いることができる。

【００６８】ここでいう導電部材とは、様々な構成を取
り得る。例えば、一対の電極を有しており、該電極間に
異なる電位が印加されると電流が流れるものであっても
よい。

【００６９】以下ではより具体的な例を挙げて説明す
る。

【００７０】［第１の参考例］ 図１により本発明の第１の参考例である表面伝導型放出
素子の通電活性化装置について説明する。その前に、ま
ず本発明が適用される表示パネルの構成と製造法につい
て、具体的な例を示して説明する。

【００７１】（表示パネルの構成と製造法） 図２２は、図１に示した本参考例に用いる表示パネル１
０１の斜視図であり、内部構造を示すためにパネルの１
部を切り欠いて示している。

【００７２】図中、１００５はリアプレート、１００６
は側壁、１００７はフェースプレートであり、１００５
〜１００７により表示パネルの内部を真空に維持するた
めの気密容器を形成している。気密容器を組み立てるに
あたっては、各部材の接合部に十分な強度と気密性を保
持させるため封着する必要があるが、たとえばフリット
ガラスを接合部に塗布し、大気中あるいは窒素雰囲気中
で、摂氏４００〜５００度で１０分以上焼成することに
より封着を達成した。気密容器内部を真空に排気する方
法については後述する。

【００７３】リアプレート１００５には、基板１００１
が固定されているが、該基板上には冷陰極素子１００２
がＮｘＭ個形成されている。（Ｎ，Ｍは２以上の正の整
数であり、目的とする表示画素数に応じて適宜設定され
る。たとえば、高品位テレビジョンの表示を目的とした
表示装置においては、Ｎ＝３０００，Ｍ＝１０００以上
の数を設定することが望ましい。本参考例においては、
Ｎ＝３０７２，Ｍ＝１０２４とした。）前記ＮｘＭ個の
冷陰極素子は、Ｍ本の行方向配線１００３とＮ本の列方
向配線１００４により単純マトリクス配線されている。
前記、１００１〜１００４によって構成される部分をマ
ルチ電子ビーム源と呼ぶ。なお、マルチ電子ビーム源の
製造方法や構造については、後で詳しく述べる。

【００７４】本参考例においては、気密容器のリアプレ
ート１００５にマルチ電子ビーム源の基板１００１を固
定する構成としたが、マルチ電子ビーム源の基板１００
１が十分な強度を有するものである場合には、気密容器
のリアプレートとしてマルチ電子ビーム源の基板１００
１自体を用いてもよい。

【００７５】また、フェースプレート１００７の下面に
は、蛍光膜１００８が形成されている。本参考例はカラ
ー表示装置であるため、蛍光膜１００８の部分にはＣＲ
Ｔの分野で用いられる赤、緑、青、の３原色の蛍光体が
塗り分けられている。各色の蛍光体は、たとえば図２３
（ａ）に示すようにストライプ状に塗り分けられ、蛍光
体のストライプの間には黒色の導電体１０１０が設けて
ある。黒色の導電体１０１０を設ける目的は、電子ビー
ムの照射位置に多少のずれがあっても表示色にずれが生
じないようにする事や、外光の反射を防止して表示コン
トラストの低下を防ぐ事、電子ビームによる蛍光膜のチ
ャージアップを防止する事などである。黒色の導電体１
０１０には、黒鉛を主成分として用いたが、上記の目的
に適するものであればこれ以外の材料を用いても良い。

【００７６】また、３原色の蛍光体の塗り分け方は前記
図２３（ａ）に示したストライプ状の配列に限られるも
のではなく、たとえば図２３（ｂ）に示すようなデルタ
状配列や、それ以外の配列であってもよい。

【００７７】なお、モノクロームの表示パネルを作成す
る場合には、単色の蛍光体材料を蛍光膜１００８に用い
ればよく、また黒色導電材料は必ずしも用いなくともよ
い。

【００７８】また、蛍光膜１００８のリアプレート側の
面には、ＣＲＴの分野では公知のメタルバック１００９
を設けてある。メタルバック１００９を設けた目的は、
蛍光膜１００８が発する光の一部を鏡面反射して光利用
率を向上させる事や、負イオンの衝突から蛍光膜１００
８を保護する事や、電子ビーム加速電圧を印加するため
の電極として作用させる事や、蛍光膜１００８を励起し
た電子の導電路として作用させる事などである。メタル
バック１００９は、蛍光膜１００８をフェースプレート
基板１００７上に形成した後、蛍光膜表面を平滑化処理
し、その上にＡｌを真空蒸着する方法により形成した。
なお、蛍光膜１００８に低電圧用の蛍光体材料を用いた
場合には、メタルバック１００９は用いない。

【００７９】また、本参考例では用いなかったが、加速
電圧の印加用や蛍光膜の導電性向上を目的として、フェ
ースプレート基板１００７と蛍光膜１００８との間に、
たとえばＩＴＯを材料とする透明電極を設けてもよい。

【００８０】また、Ｄx1〜ＤxmおよびＤy1〜Ｄynおよび
Ｈｖは、当該表示パネルと不図示の電気回路とを電気的
に接続するために設けた気密構造の電気接続用端子であ
る。Ｄx1〜Ｄxmはマルチ電子ビーム源の行方向配線１０
０３と、Ｄy1〜Ｄynはマルチ電子ビーム源の列方向配線
１００４と、Ｈｖはフェースプレートのメタルバック１
００９と電気的に接続している。

【００８１】また、気密容器内部を真空に排気するに
は、気密容器を組み立てた後、不図示の排気管と真空ポ
ンプとを接続し、気密容器内を１０^-7［Ｔｏｒｒ］程度
の真空度まで排気する。その後、排気管を封止するが、
気密容器内の真空度を維持するために、封止の直前ある
いは封止後に気密容器内の所定の位置にゲッター膜（不
図示）を形成する。ゲッター膜とは、たとえばＢａを主
成分とするゲッター材料をヒーターもしくは高周波加熱
により加熱し蒸着して形成した膜であり、該ゲッター膜
の吸着作用により気密容器内は１ｘ１０^-5ないしは１ｘ
１０^-7［Ｔｏｒｒ］の真空度に維持される。

【００８２】以上、本発明参考例の表示パネルの基本構
成と製法を説明した。

【００８３】次に、前記参考例の表示パネルに用いたマ
ルチ電子ビーム源の製造方法について説明する。本発明
の参考例の画像表示装置に用いるマルチ電子ビーム源
は、冷陰極素子を単純マトリクス配線した電子源であれ
ば、冷陰極素子の材料や形状あるいは製法に制限はな
い。したがって、たとえば表面伝導型放出素子やＦＥ
型、あるいはＭＩＭ型などの冷陰極素子を用いることが
できる。

【００８４】ただし、表示画面が大きくてしかも安価な
表示装置が求められる状況のもとでは、これらの冷陰極
素子の中でも、表面伝導型放出素子が特に好ましい。す
なわち、ＦＥ型ではエミッタコーンとゲート電極の相対
位置や形状が電子放出特性を大きく左右するため、極め
て高精度の製造技術を必要とするが、これは大面積化や
製造コストの低減を達成するには不利な要因となる。ま
た、ＭＩＭ型では、絶縁層と上電極の膜厚を薄くてしか
も均一にする必要があるが、これも大面積化や製造コス
トの低減を達成するには不利な要因となる。その点、表
面伝導型放出素子は、比較的製造方法が単純なため、大
面積化や製造コストの低減が容易である。また、発明者
らは、表面伝導型放出素子の中でも、電子放出部もしく
はその周辺部を微粒子膜から形成したものがとりわけ電
子放出特性に優れ、しかも製造が容易に行えることを見
いだしている。したがって、高輝度で大画面の画像表示
装置のマルチ電子ビーム源に用いるには、最も好適であ
ると言える。そこで、上記参考例の表示パネルにおいて
は、電子放出部もしくはその周辺部を微粒子膜から形成
した表面伝導型放出素子を用いた。そこで、まず好適な
表面伝導型放出素子について基本的な構成と製法および
特性を説明し、その後で多数の素子を単純マトリクス配
線したマルチ電子ビーム源の構造について述べる。

【００８５】（表面伝導型放出素子の好適な素子構成と
製法） 電子放出部もしくはその周辺部を微粒子膜から形成する
表面伝導型放出素子の代表的な構成には、平面型と垂直
型の２種類があげられる。

【００８６】（平面型の表面伝導型放出素子） まず最初に、平面型の表面伝導型放出素子の素子構成と
製法について説明する。図２４（ａ），（ｂ）は、平面
型の表面伝導型放出素子の構成を説明するためのそれぞ
れ平面図および断面図である。図中、１１０１は基板、
１１０２と１１０３は素子電極、１１０４は導電性薄
膜、１１０５は通電フォーミング処理により形成した電
子放出部、１１１３は通電活性化処理により形成した薄
膜である。

【００８７】基板１１０１としては、たとえば、石英ガ
ラスや青板ガラスをはじめとする各種ガラス基板や、ア
ルミナをはじめとする各種セラミクス基板、あるいは上
述の各種基板上にたとえばＳｉＯ₂を材料とする絶縁層
を積層した基板、などを用いることができる。

【００８８】また、基板１１０１上に基板面と平行に対
向して設けられた素子電極１１０２と１１０３は、導電
性を有する材料によって形成されている。たとえば、Ｎ
ｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ｃｕ，Ｐｄ，
Ａｇ等をはじめとする金属、あるいはこれらの金属の合
金、あるいはＩｎ₂Ｏ₃−ＳｎＯ₂をはじめとする金属酸
化物、ポリシリコンなどの半導体、などの中から適宜材
料を選択して用いればよい。電極を形成するには、たと
えば真空蒸着などの製膜技術とフォトリソグラフィー、
エッチングなどのパターニング技術を組み合わせて用い
れば容易に形成できるが、それ以外の方法（たとえば印
刷技術）を用いて形成してもさしつかえない。

【００８９】素子電極１１０２と１１０３の形状は、当
該電子放出素子の応用目的に合わせて適宜設計される。
一般的には、電極間隔Ｌは通常は数百オングストローム
から数百マイクロメーターの範囲から適当な数値を選ん
で設計されるが、なかでも表示装置に応用するために好
ましいのは数マイクロメーターより数十マイクロメータ
ーの範囲である。また、素子電極の厚さｄについては、
通常は数百オングストロームから数マイクロメーターの
範囲から適当な数値が選ばれる。

【００９０】また、導電性薄膜１１０４の部分には、微
粒子膜を用いる。ここで述べた微粒子膜とは、構成要素
として多数の微粒子を含んだ膜（島状の集合体も含む）
のことをさす。微粒子膜を微視的に調べれば、通常は、
個々の微粒子が離間して配置された構造か、あるいは微
粒子が互いに隣接した構造か、あるいは微粒子が互いに
重なり合った構造が観測される。

【００９１】微粒子膜に用いた微粒子の粒径は、数オン
グストロームから数千オングストロームの範囲に含まれ
るものであるが、なかでも好ましいのは１０オングスト
ロームから２００オングストロームの範囲のものであ
る。また、微粒子膜の膜厚は、以下に述べるような諸条
件を考慮して適宜設定される。すなわち、素子電極１１
０２あるいは１１０３と電気的に良好に接続するのに必
要な条件、後述する通電フォーミングを良好に行うのに
必要な条件、微粒子膜自身の電気抵抗を後述する適宜の
値にするために必要な条件、などである。

【００９２】具体的には、数オングストロームから数千
オングストロームの範囲のなかで設定するが、なかでも
好ましいのは１０オングストロームから５００オングス
トロームの間である。

【００９３】また、微粒子膜を形成するのに用いられう
る材料としては、たとえば、Ｐｄ，Ｐｔ，Ｒｕ，Ａｇ，
Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔ
ａ，Ｗ，Ｐｂ，などをはじめとする金属や、ＰｄＯ，Ｓ
ｎＯ₂，Ｉｎ₂Ｏ₃，ＰｂＯ，Ｓｂ₂Ｏ₃，などをはじめと
する酸化物や、ＨｆＢ₂，ＺｒＢ₂，ＬａＢ₆，ＣｅＢ₆，
ＹＢ₄，ＧｄＢ₄，などをはじめとする硼化物や、Ｔｉ
Ｃ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ，などをは
じめとする炭化物や、ＴｉＮ，ＺｒＮ，ＨｆＮ，などを
はじめとする窒化物や、Ｓｉ，Ｇｅ，などをはじめとす
る半導体や、カーボンなどがあげられ、これらの中から
適宜選択される。

【００９４】以上述べたように、導電性薄膜１１０４を
微粒子膜で形成したが、そのシート抵抗値については、
１０³から１０⁷［オーム／□］の範囲に含まれるよう設
定した。

【００９５】なお、導電性薄膜１１０４と素子電極１１
０２および１１０３とは、電気的に良好に接続されるの
が望ましいため、互いの一部が重なりあうような構造を
とっている。その重なり方は、図２４（ａ），（ｂ）の
例においては、下から、基板、素子電極、導電性薄膜の
順序で積層したが、場合によっては下から基板、導電性
薄膜、素子電極、の順序で積層してもさしつかえない。

【００９６】また、電子放出部１１０５は、導電性薄膜
１１０４の一部に形成された亀裂状の部分であり、電気
的には周囲の導電性薄膜よりも高抵抗な性質を有してい
る。亀裂は、導電性薄膜１１０４に対して、後述する通
電フォーミングの処理を行うことにより形成する。亀裂
内には、数オングストロームから数百オングストローム
の粒径の微粒子を配置する場合がある。なお、実際の電
子放出部の位置や形状を精密かつ正確に図示するのは困
難なため、図２４（ａ），（ｂ）においては模式的に示
した。

【００９７】また、薄膜１１１３は、炭素もしくは炭素
化合物よりなる薄膜で、電子放出部１１０５およびその
近傍を被覆している。薄膜１１１３は、通電フォーミン
グ処理後に、後述する通電活性化の処理を行うことによ
り形成する。

【００９８】薄膜１１１３は、単結晶グラファイト、多
結晶グラファイト、非晶質カーボン、のいずれかか、も
しくはその混合物であり、膜厚は５００［オングストロ
ーム］以下とするが、３００［オングストローム］以下
とするのがさらに好ましい。

【００９９】なお、実際の薄膜１１１３の位置や形状を
精密に図示するのは困難なため、図２４（ａ），（ｂ）
においては模式的に示した。また、平面図２４（ａ）に
おいては、薄膜１１１３の一部を除去した素子を図示し
た。

【０１００】以上、好ましい素子の基本構成を述べた
が、参考例においては以下のような素子を用いた。

【０１０１】すなわち、基板１１０１には青板ガラスを
用い、素子電極１１０２と１１０３にはＮｉ薄膜を用い
た。素子電極の厚さｄは１０００［オングストロー
ム］、電極間隔Ｌは２［マイクロメーター］とした。

【０１０２】微粒子膜の主要材料としてＰｄもしくはＰ
ｄＯを用い、微粒子膜の厚さは約１００［オングストロ
ーム］、幅Ｗは１００［マイクロメータ］とした。

【０１０３】次に、好適な平面型の表面伝導型放出素子
の製造方法について説明する。図２５（ａ）〜（ｄ）
は、表面伝導型放出素子の製造工程を説明するための断
面図で、各部材の表記は前記図２４（ｂ）と同一であ
る。

【０１０４】１）まず、図２５（ａ）に示すように、基
板１１０１上に素子電極１１０２および１１０３を形成
する。

【０１０５】形成するにあたっては、あらかじめ基板１
１０１を洗剤、純水、有機溶剤を用いて十分に洗浄後、
素子電極の材料を堆積させる。（堆積する方法として
は、たとえば、蒸着法やスパッタ法などの真空成膜技術
を用ればよい。）その後、堆積した電極材料を、フォト
リソグラフィー・エッチング技術を用いてパターニング
し、（ａ）に示した一対の素子電極（１１０２と１１０
３）を形成する。

【０１０６】２）次に、図２５（ｂ）に示すように、導
電性薄膜１１０４を形成する。

【０１０７】形成するにあたっては、まず図２５（ａ）
の基板に有機金属溶液を塗布して乾燥し、加熱焼成処理
して微粒子膜を成膜した後、フォトリソグラフィー・エ
ッチングにより所定の形状にパターニングする。ここ
で、有機金属溶液とは、導電性薄膜に用いる微粒子の材
料を主要元素とする有機金属化合物の溶液である。（具
体的には、本参考例では主要元素としてＰｄを用いた。
また、参考例では塗布方法として、ディッピング法を用
いたが、それ以外のたとえばスピンナー法やスプレー法
を用いてもよい。）また、微粒子膜で作られる導電性薄
膜の成膜方法としては、本参考例で用いた有機金属溶液
の塗布による方法以外の、たとえば真空蒸着法やスパッ
タ法、あるいは化学的気相堆積法などを用いる場合もあ
る。

【０１０８】３）次に、図２５（ｃ）に示すように、フ
ォーミング用電源１１１０から素子電極１１０２と１１
０３の間に適宜の電圧を印加し、通電フォーミング処理
を行って、電子放出部１１０５を形成する。

【０１０９】通電フォーミング処理とは、導電性薄膜１
１０４に通電を行って、その一部を適宜に破壊、変形、
もしくは変質せしめ、電子放出を行うのに好適な構造に
変化させる処理のことである。ここでは、導電性薄膜１
１０４として微粒子膜を用いている。微粒子膜で作られ
た導電性薄膜のうち電子放出を行うのに好適な構造に変
化した部分（すなわち電子放出部１１０５）において
は、薄膜に適当な亀裂が形成されている。なお、電子放
出部１１０５が形成される前と比較すると、形成された
後は素子電極１１０２と１１０３の間で計測される電気
抵抗は大幅に増加する。

【０１１０】通電方法をより詳しく説明するために、図
２６に、フォーミング用電源１１１０から印加する適宜
の電圧波形の一例を示す。微粒子膜で作られた導電性薄
膜をフォーミングする場合には、パルス状の電圧が好ま
しく、本参考例の場合には同図に示したようにパルス幅
Ｔ１の三角波パルスをパルス間隔Ｔ２で連続的に印加し
た。その際には、三角波パルスの波高値Ｖｐｆを、順次
昇圧した。また、電子放出部１１０５の形成状況をモニ
ターするためのモニターパルスＰｍを適宜の間隔で三角
波パルスの間に挿入し、その際に流れる電流を電流計１
１１１で計測した。

【０１１１】参考例においては、たとえば１０^-5［ｔｏ
ｒｒ］程度の真空雰囲気下において、たとえばパルス幅
Ｔ１を１［ミリ秒］、パルス間隔Ｔ２を１０［ミリ秒］
とし、波高値Ｖｐｆを１パルスごとに０．１［Ｖ］ずつ
昇圧した。そして、三角波を５パルス印加するたびに１
回の割りで、モニターパルスＰｍを挿入した。フォーミ
ング処理に悪影響を及ぼすことがないように、モニター
パルスの電圧Ｖｐｍは０．１［Ｖ］に設定した。そし
て、素子電極１１０２と１１０３の間の電気抵抗が１×
１０⁶［オーム］になった段階、すなわちモニターパル
ス印加時に電流計１１１１で計測される電流が１×１０
^-7［Ａ］以下になった段階で、フォーミング処理にかか
わる通電を終了した。

【０１１２】なお、上記の方法は、本参考例の表面伝導
型放出素子に関する好ましい方法であり、たとえば微粒
子膜の材料や膜厚、あるいは素子電極間隔Ｌなど表面伝
導型放出素子の設計を変更した場合には、それに応じて
通電の条件を適宜変更するのが望ましい。

【０１１３】４）次に、図２５（ｄ）に示すように、活
性化用電源１１１２から素子電極１１０２と１１０３の
間に適宜の電圧を印加し、通電活性化処理を行って、電
子放出特性の改善を行う。

【０１１４】通電活性化処理とは、前記電子放出部、特
に前記通電フォーミング処理により形成された電子放出
部１１０５に適宜の条件で通電を行って、その近傍に炭
素もしくは炭素化合物を堆積せしめる処理のことであ
る。図においては、炭素もしくは炭素化合物よりなる堆
積物を部材１１１３として模式的に示した。なお、通電
活性化処理を行うことにより、行う前と比較して、同じ
印加電圧における放出電流を典型的には１００倍以上に
増加させることができる。

【０１１５】具体的には、１０^-4ないし１０^-5［ｔｏｒ
ｒ］の範囲内の真空雰囲気中で、電圧パルスを定期的に
印加することにより、真空雰囲気中に存在する有機化合
物を起源とする炭素もしくは炭素化合物を堆積させる。
堆積物１１１３は、単結晶グラファイト、多結晶グラフ
ァイト、非晶質カーボン、のいずれかか、もしくはその
混合物であり、膜厚は５００［オングストローム］以
下、より好ましくは３００［オングストローム］以下で
ある。

【０１１６】通電方法をより詳しく説明するために、図
２７（ａ）に、活性化用電源１１１２から印加する適宜
の電圧波形の一例を示す。本参考例においては、一定電
圧の矩形波を定期的に印加して通電活性化処理を行った
が、具体的には，矩形波の電圧Ｖａｃは１４［Ｖ］，パ
ルス幅Ｔ３は１［ミリ秒］，パルス間隔Ｔ４は１０［ミ
リ秒］とした。なお、上述の通電条件は、本参考例の表
面伝導型放出素子に関する好ましい条件であり、表面伝
導型放出素子の設計を変更した場合には、それに応じて
条件を適宜変更するのが望ましい。

【０１１７】図２５（ｄ）に示す１１１４は該表面伝導
型放出素子から放出される放出電流Ｉｅを捕捉するため
のアノード電極で、直流高電圧電源１１１５および電流
計１１１６が接続されている。（なお、基板１１０１
を、表示パネルの中に組み込んでから活性化処理を行う
場合には、表示パネルの蛍光面をアノード電極１１１４
として用いる。）活性化用電源１１１２から電圧を印加
する間、電流計１１１６で放出電流Ｉｅを計測して通電
活性化処理の進行状況をモニターし、活性化用電源１１
１２の動作を制御する。電流計１１１６で計測された放
出電流Ｉｅの一例を図２７（ｂ）に示すが、活性化電源
１１１２からパルス電圧を印加しはじめると、時間の経
過とともに放出電流Ｉｅは増加するが、やがて飽和して
ほとんど増加しなくなる。このように、放出電流Ｉｅが
ほぼ飽和した時点で活性化用電源１１１２からの電圧印
加を停止し、通電活性化処理を終了する。

【０１１８】なお、上述の通電条件は、本参考例の表面
伝導型放出素子に関する好ましい条件であり、表面伝導
型放出素子の設計を変更した場合には、それに応じて条
件を適宜変更するのが望ましい。

【０１１９】以上のようにして、図２５（ｅ）に示す平
面型の表面伝導型放出素子を製造した。

【０１２０】（垂直型の表面伝導型放出素子） 次に、電子放出部もしくはその周辺を微粒子膜から形成
した表面伝導型放出素子のもうひとつの代表的な構成、
すなわち垂直型の表面伝導型放出素子の構成について説
明する。

【０１２１】図２８は、垂直型の基本構成を説明するた
めの模式的な断面図であり、図中の１２０１は基板、１
２０２と１２０３は素子電極、１２０６は段差形成部
材、１２０４は微粒子膜を用いた導電性薄膜、１２０５
は通電フォーミング処理により形成した電子放出部、１
２１３は通電活性化処理により形成した薄膜、である。

【０１２２】垂直型が先に説明した平面型と異なる点
は、素子電極のうちの片方（１２０２）が段差形成部材
１２０６上に設けられており、導電性薄膜１２０４が段
差形成部材１２０６の側面を被覆している点にある。し
たがって、前記図２４（ａ）の平面型における素子電極
間隔Ｌは、垂直型においては段差形成部材１２０６の段
差高Ｌｓとして設定される。なお、基板１２０１、素子
電極１２０２および１２０３、微粒子膜を用いた導電性
薄膜１２０４、については、前記平面型の説明中に列挙
した材料を同様に用いることが可能である。また、段差
形成部材１２０６には、たとえばＳｉＯ₂のような電気
的に絶縁性の材料を用いる。

【０１２３】次に、垂直型の表面伝導型放出素子の製法
について説明する。図２９（ａ）〜（ｄ）は、製造工程
を説明するための断面図で、各部材の表記は前記図２８
と同一である。

【０１２４】１）まず、図２９（ａ）に示すように、基
板１２０１上に素子電極１２０３を形成する。

【０１２５】２）次に、図２９（ｂ）に示すように、段
差形成部材を形成するための絶縁層を積層する。絶縁層
は、たとえばＳｉＯ2 をスパッタ法で積層すればよい
が、たとえば真空蒸着法や印刷法などの他の成膜方法を
用いてもよい。

【０１２６】３）次に、図２９（ｃ）に示すように、絶
縁層の上に素子電極１２０２を形成する。

【０１２７】４）次に、図２９（ｄ）に示すように、絶
縁層の一部を、たとえばエッチング法を用いて除去し、
素子電極１２０３を露出させる。

【０１２８】５）次に、図２９（ｅ）に示すように、微
粒子膜を用いた導電性薄膜１２０４を形成する。形成す
るには、前記平面型の場合と同じく、たとえば塗布法な
どの成膜技術を用いればよい。

【０１２９】６）次に、前記平面型の場合と同じく、通
電フォーミング処理を行い、電子放出部を形成する。
（図２５（ｃ）を用いて説明した平面型の通電フォーミ
ング処理と同様の処理を行えばよい。）７）次に、前記
平面型の場合と同じく、通電活性化処理を行い、電子放
出部近傍に炭素もしくは炭素化合物を堆積させる。（図
２５（ｄ）を用いて説明した平面型の通電活性化処理と
同様の処理を行えばよい。）以上のようにして、図２９
（ｆ）に示す垂直型の表面伝導型放出素子を製造した。

【０１３０】（表示装置に用いた表面伝導型放出素子の
特性） 以上、平面型と垂直型の表面伝導型放出素子について素
子構成と製法を説明したが、次に表示装置に用いた素子
の特性について述べる。

【０１３１】図３０に、表示装置に用いた素子の、（放
出電流Ｉｅ）対（素子印加電圧Ｖｆ）特性、および（素
子電流Ｉｆ）対（素子印加電圧Ｖｆ）特性の典型的な例
を示す。なお、放出電流Ｉｅは素子電流Ｉｆに比べて著
しく小さく、同一尺度で図示するのが困難であるうえ、
これらの特性は素子の大きさや形状等の設計パラメータ
を変更することにより変化するものであるため、２本の
グラフは各々任意単位で図示した。

【０１３２】表示装置に用いた素子は、放出電流Ｉｅに
関して以下に述べる３つの特性を有している。

【０１３３】第一に、ある電圧（これを閾値電圧Ｖｔｈ
と呼ぶ）以上の大きさの電圧を素子に印加すると急激に
放出電流Ｉｅが増加するが、一方、閾値電圧Ｖｔｈ未満
の電圧では放出電流Ｉｅはほとんど検出されない。

【０１３４】すなわち、放出電流Ｉｅに関して、明確な
閾値電圧Ｖｔｈを持った非線形素子である。

【０１３５】第二に、放出電流Ｉｅは素子に印加する電
圧Ｖｆに依存して変化するため、電圧Ｖｆで放出電流Ｉ
ｅの大きさを制御できる。

【０１３６】第三に、素子に印加する電圧Ｖｆに対して
素子から放出される電流Ｉｅの応答速度が速いため、電
圧Ｖｆを印加する時間の長さによって素子から放出され
る電子の電荷量を制御できる。

【０１３７】以上のような特性を有するため、表面伝導
型放出素子を表示装置に好適に用いることができた。た
とえば多数の素子を表示画面の画素に対応して設けた表
示装置において、第一の特性を利用すれば、表示画面を
順次走査して表示を行うことが可能である。すなわち、
駆動中の素子には所望の発光輝度に応じて閾値電圧Ｖｔ
ｈ以上の電圧を適宜印加し、非選択状態の素子には閾値
電圧Ｖｔｈ未満の電圧を印加する。駆動する素子を順次
切り替えてゆくことにより、表示画面を順次走査して表
示を行うことが可能である。

【０１３８】また、第二の特性かまたは第三の特性を利
用することにより、発光輝度を制御することができるた
め、諧調表示を行うことが可能である。（多数素子を単
純マトリクス配線したマルチ電子ビーム源の構造） 次に、上述の表面伝導型放出素子を基板上に配列して単
純マトリクス配線したマルチ電子ビーム源の構造につい
て述べる。

【０１３９】図３１に示すのは、図２２の表示パネルに
用いたマルチ電子ビーム源の平面図である。基板上に
は、図２４（ａ），（ｂ）で示したものと同様な表面伝
導型放出素子が配列され、これらの素子は行方向配線電
極１００３と列方向配線電極１００４により単純マトリ
クス状に配線されている。行方向配線電極１００３と列
方向配線電極１００４の交差する部分には、電極間に絶
縁層（不図示）が形成されており、電気的な絶縁が保た
れている。

【０１４０】図３１のＡ−Ａ’に沿った断面を、図３２
に示す。

【０１４１】なお、このような構造のマルチ電子源は、
あらかじめ基板上に行方向配線電極１００３、列方向配
線電極１００４、電極間絶縁層（不図示）、および表面
伝導型放出素子の素子電極と導電性薄膜を形成した後、
行方向配線電極１００３および列方向配線電極１００４
を介して各素子に給電して通電フォーミング処理と通電
活性化処理を行うことにより製造した。

【０１４２】＜通電活性化装置の構成＞ 以上、表示パネルの構造と製造法を説明した。次に、こ
の説明でも言及した、表面伝導型放出素子の通電活性化
について、図を参照して詳しく説明する。

【０１４３】図１中、通電活性化される表面伝導型放出
素子基板１０１には複数の表面伝導型放出素子がマトリ
ックス状に配線されており、既にフォーミング処理が完
了しているものとする。基板１０１は不図示の真空排気
装置に接続されており、１０^-4から１０^-5（Ｔｏ ｒ
ｒ）程度に真空排気されている。さらに行方向配線端子
Ｄｘ１〜Ｄｘｍ及び列方向配線端子Ｄｙ１〜Ｄｙｎを介
して外部の電気回路と接続されている。活性化ラインを
選択するライン選択回路１０２は、タイミング発生回路
１０５の指示に従って行方向配線を選択し、その選択し
た行方向配線に電源１０４の選択電位を印加している。
電流モニタ回路１０３は、選択した行方向配線に選択電
位を印加した際、選択した行に流れる電流をモニタして
いる。電流モニタ回路１０３は、検出用抵抗Ｒｍｏｎ
と、抵抗の両端に発生する電位差を計測する計測アンプ
から成り立っており、これにより電流Ｉｆを検出し、活
性化電流値１０９として制御回路１０６に出力する。な
お、検出用抵抗Ｒｍｏｎの抵抗値は素子電流Ｉｆが流れ
ることによる電圧降下により表面伝導型放出素子への印
加電圧が影響を受けないように十分小さな値にしてい
る。電源１０４は制御回路１０６からの指令値によっ
て、電子源の行方向配線に印加する電位差を発生してい
る。

【０１４４】バッファアンプ回路１０７は、タイミング
制御信号１０５からの制御クロックＨｓｃａｎ信号に同
期したタイミングで、表面伝導型放出素子基板１０１の
列方向配線の端子Ｄｙ１〜Ｄｙｎを駆動する。バッファ
アンプの入力値、即ち端子Ｄｙ１〜Ｄｙｎを駆動する電
位振幅値は電位分布発生回路１０８で決定される。

【０１４５】本参考例においては通電活性化の進行状況
を活性化時に流れる電流量、即ち電流モニタ回路１０３
の出力データである活性化電流１０９を検出することで
把握している。そして、制御回路１０６は通電活性化開
始の指令とともに活性化を開始し、詳細は後述するが、
活性化の進行状況に応じて変化する列方向の素子の電圧
分布を逐次補正する。即ち、電流モニタ回路１０３出力
を用いて、各素子を流れる素子電流を見積もり、この値
を電位分布発生回路１０８に設定電流値１１０として設
定する。電位分布発生回路１０８は、設定電流値１１０
に応じて素子の列方向に生じる電位分布を算出し、電位
として発生する。算出された電位は、バッファアンプ１
０７を通じて素子の列方向電極に印加される。これによ
り、各素子において、素子電流と配線抵抗によって生じ
る電圧分布が補正され、各素子に印加される電圧の差が
抑制される。活性化の進行に応じて逐次電位分布発生回
路１０８のデータを更新することで、活性化の終了時ま
で電圧分布補正が行われる。

【０１４６】＜ライン選択回路＞ 次に、図２を参照してライン選択回路１０２を説明す
る。

【０１４７】同回路は、内部にｍ個のスイッチング素子
（ＳＷＸ１〜ＳＷＸｍ）を備えるもので，各スイッチン
グ素子は、電源１０４の出力電位もしくは０［Ｖ］（グ
ランドレベル）のいずれか一方を選択し、表面伝導型放
出素子基板１０１の端子Ｄｘ１〜Ｄｘｍと電気的に接続
するものである。各スイッチング素子は、タイミング発
生回路１０５が出力する制御信号Ｖｓｃａｎに基づいて
動作するものだが、実際にはたとえばＦＥＴ、リレーの
ようなスイッチング素子を組み合わせる事により容易に
構成する事が可能である。図２においては１行目（Ｓｘ
１）のラインが選択され、行方向配線Ｄｘ１にのみ電源
１０４の出力電位が印加され、他のラインはグランドに
接続されて電位０［Ｖ］が与えられている。

【０１４８】＜電位分布発生回路＞ 図３は電位分布発生回路１０８の構成を示す回路図であ
る。

【０１４９】この回路１０８は、前述したように活性化
の進行によって各素子を流れる素子電流と行方向配線抵
抗（図４０のｒ１〜ｒＮに相当）により発生する電圧降
下を補正するために、列方向から印加すべき補償電位量
を自動算出し、バッファアンプ１０７へ出力するように
動作する。

【０１５０】このような動作を行うために、電位分布発
生回路１０８は、等価配線抵抗アレイ３０１と定電流回
路３０２から成り立っている。

【０１５１】等価配線抵抗アレイ３０１は単純マトリク
ス構成の表面伝導型放出素子基板１０１のある行配線上
の配線抵抗と等価な値を有する抵抗アレイである（図４
０を参照）。抵抗ｒｄ１〜ｒｄＮは行配線の各部の配線
抵抗と同じ値ｒ１〜ｒＮに設定される。表面伝導型放出
素子基板１０１上に形成される電極の作製法に関しては
後述するが、本参考例では一定の線幅、厚さ、材料で形
成されるように設計するため、製造上のばらつきを除け
ばｒｄ１〜ｒｄＮは等しいと考える。そこで、等価配線
抵抗アレイ３０１は、実際の抵抗値と同じ模擬抵抗をア
レイ上に並べることにより構成できる。または表面伝導
型放出素子基板１０１の端に１ライン分の配線を余分に
形成し、これを取り出すことによって等価配線抵抗アレ
イ３０１を構成してもよい。

【０１５２】定電流回路３０２は、トランジスタと抵抗
Ｒにより構成され、表面伝導型放出素子基板１０１の列
方向配線端子Ｄｙ１〜Ｄｙｎに対応して合計ｎ個で成り
立っている。それぞれの定電流回路は、 （ベース入力電位−０．６＋Ｖ）／Ｒ の電流量をシンクするよう動作する。なお、定電流回路
３０２のトランジスタのベースは共通化され、設定電流
値３０３が入力電位として印加される。従って、全ての
定電流回路の電流設定値は同じになるように動作する。

【０１５３】＜活性化処理＞ 引き続き、本参考例の装置を用いて、表面伝導型放出素
子基板１０１を活性化する手順について図１、４、５を
参照して説明する。活性化は全ての素子の素子電流が目
標値になるように行うが、この時の目標電流値は必要と
する電子放出量などから予め求められる。本参考例にお
いては、最終的に表面伝導型放出素子基板１０１上の各
素子の素子電流が２ｍＡになるように電流モニタ回路１
０３出力をモニタしながら、通電活性化処理を行った。

【０１５４】以下に活性化のフローについて説明する。

【０１５５】図１において、制御回路１０６が活性化開
始の指令を受信すると、制御回路１０６は行単位で通電
処理を行うためにタイミング発生回路１０５及び電源１
０４を制御する。

【０１５６】先ず、列方向配線端子Ｄｙ１〜Ｄｙｎをグ
ランド電位になる様、設定電流値１１０を設定し、行方
向配線端子Ｄｘ１〜Ｄｘｍに順次活性化電位Ｅａｃをパ
ルス状に印加する。このパルスは、例えば、パルス幅１
ミリ秒、パルス高１８Ｖである。これにより表面伝導型
放出素子基板１０１は行方向単位に順次パルス電位が印
加され、活性化がライン単位で開始する。

【０１５７】本参考例においては、行方向配線端子Ｄｘ
１ライン上のｎ個の素子を活性化する場合について以下
説明する。

【０１５８】活性化電圧を印加している１行めの表面伝
導型素子群に着目し、その配線抵抗を含めたモデルで表
面伝導型放出素子群４０１を表し、この素子群を通電活
性化する様子を図４で説明する。図４において、Ｆ１〜
Ｆｎは行方向配線端子Ｄｘ１ライン上の表面伝導型放出
素子、ｒ１〜ｒｎは行配線ＥＸ１における各部の配線抵
抗、Ｒｙは、各配線Ｄｙ１〜Ｄｙｎの給電端から表面伝
導型放出素子までの配線抵抗である。ここでは行配線は
一定の線幅、厚さ、材料で形成されるように設計するた
め、製造上のばらつきを除けばｒ１〜ｒＮは等しいと考
える。また各配線はどれも等しく設計するため各配線の
Ｒｙは等しいと考える。なお、通電活性化の前後で表面
伝導型放出素子の等価抵抗値は変化（減少）するが、Ｒ
ｙの値に比べ各素子の等価抵抗は非常に大きく、ここで
はＲｙはほとんど無視して考える。また、表面伝導型放
出素子の等価抵抗値は、ｒ１〜ｒＮに比ベて大きく設計
している。

【０１５９】表面伝導型放出素子群４０１を活性化する
ため、制御回路１０６はタイミング発生回路１０５を介
してライン選択回路１０２を制御し、活性化電位Ｅａｃ
を出力する電源１０４、電流モニタ回路１０３を行方向
配線端子Ｄｘ１に接続する。これにより端子Ｄｘ１は活
性化電位Ｅａｃが印加される。

【０１６０】一方、Ｄｘ１ライン上の素子のもう一方の
電極端子であるＤｙ１〜Ｄｙｎ端子はバッファアンプ１
０７により駆動される。バッファアンプ１０７は、各素
子Ｆ１〜ＦＮからの活性化電流ｉ１〜ｉｎをシンクする
ように動作するが、その出力電位振幅は電位分布発生回
路１０８によって決定される。

【０１６１】電位分布回路１０８は前述したように等価
配線抵抗アレイ３０１と定電流回路３０２から成り立っ
ている。等価配線抵抗アレイ３０１の各抵抗値ｒｄ１〜
ｒｄｎは、行配線Ｄｘ１の配線抵抗値ｒ１〜ｒｎと等し
く設定されている。定電流回路３０２を構成するｎ個の
定電流源ＣＩ１〜ＣＩｎは、表面伝導型放出素子群４０
１の各素子Ｆ１〜ＦＮに対応し、活性化の進行に伴って
素子に流れる素子電流を等価的に置き換えている。

【０１６２】ここで、通電活性化を行う際、素子の電気
特性は図４１に示すような変化をする。即ち活性化の開
始時は素子電流はほとんど流れず、通電と共に素子電流
が流れ飽和する。この時、行配線Ｄｘ１上の素子群の端
子電位をモニタすると配線抵抗ｒ１〜ｒｎの影響でＧｙ
１〜Ｇｙｎ電位は変化する。この電位変化は活性化の進
行と共に大きくなり活性化の最後に最も大きくなる。例
えば、活性化電流２ｍＡ／１素子、ｒ１〜ｒｎ＝１０ｍ
Ω、ｎ＝１０００の場合、給電端から最も遠いＦｎ素子
の端子Ｇｙｎに於いては、 ΔＶ＝１／２×１０００×１００１×２ｍＡＸ１０ｍΩ
≒１０Ｖもの電位の変化が生じることになる。

【０１６３】そこで、この電位分布と同じ電位分布を電
圧分布発生回路１０８で発生させ、各素子に印加される
電圧の差をキャンセルする様にバッファアンプ１０７出
力Ｓｙ１〜Ｓｙｎにより、Ｄｙ１〜Ｄｙｎ端子を駆動す
る。

【０１６４】即ち、活性化の進行に伴って各素子Ｆ１〜
Ｆｎに流れる電流による端子Ｇｙ１〜Ｇｙｎの電位降下
分布を、電位分布発生回路１０８出力Ｂｙ１〜Ｂｙｎで
再現する。各素子Ｆ１〜Ｆｎの活性化がほぼ一様に進行
すると仮定すると各素子を流れる素子電流ｉ１〜ｉｎは
ほほ等しく、その電流値は電流モニタ回路１０３で検出
される電流量Ｉを用いて ｉａｖｅ＝ｉ１＝ｉ２＝…＝ｉｎ＝Ｉ／ｎ （１） で現される。

【０１６５】そこで、このｉａｖｅを設定電流値とし
て、電位分布発生回路１０８に設定すれば、電位分布発
生回路１０８出力Ｂｙ１〜Ｂｙｎには、各素子Ｆ１〜Ｆ
ｎに流れる電流による端子Ｇｙ１〜Ｇｙｎの電位降下分
布と同じ分布が生ずる。そこでこの電位量をバッファア
ンプ１０７出力Ｓｙ１〜ＳｙｎによりＤｙ１〜Ｄｙｎ端
子に印加すれば、各素子Ｆ１〜Ｆｎの端子間に印加され
る電圧は素子番号、活性化の進行によらずに一定にする
ことができる。

【０１６６】図５（ａ），（ｂ）は、活性化の開始と終
了時に素子Ｆ１〜Ｆｎの両端に印加される電位分布を示
したものである。図５（ａ）は活性化開始直後の電位分
布を示している。横軸は素子番号Ｆ１〜Ｆｎであり、素
子の位置を示している。縦軸は素子両端の端子電位を示
している。活性化の開始直後は前述したように各素子を
流れる電流は小さい。従って電源１０４から印加する活
性化電位Ｅａｃ＝１８Ｖが各素子の端子Ｇｙ１からＧｙ
ｎに印加される。また活性化電流がほとんど流れていな
いので電位分布発生回路１０８の設定電流値もほぼ０と
なり、電位分布発生回路１０８出力Ｂｙ１〜Ｂｙｎ及び
バッファ１０７出力Ｓｙ１〜Ｓｙｎもほぼ０Ｖになる。
これにより各素子には一定の印加電圧〜１８Ｖが印加さ
れ、活性化が進行する。

【０１６７】また図５（ｂ）は活性化終了時の電位分布
を示している。活性化の開始終了時は前述したように各
素子を流れる電流はほぼ２ｍＡになっている。従って電
源１０４から印加する活性化電位Ｅａｃ＝１８Ｖが各素
子の端子Ｇｙ１〜Ｇｙｎに印加される際に配線抵抗によ
る電位降下の影響で低下する。この時、電位分布発生回
路１０８の設定電流値を２ｍＡとすれば電位分布発生回
路１０８出力Ｂｙ１〜Ｂｙｎ及びバッファ１０７出力Ｓ
ｙ１〜Ｓｙｎの分布はＧｙ１〜Ｇｙｎの分布と同じにな
る。これにより各素子には一定の印加電圧〜１８Ｖが印
加されて活性化が行われる。

【０１６８】即ち、活性化の進行に伴って素子電流が増
加すると配線抵抗の影響で素子に印加される電位の分布
が常に変化する。このとき、制御回路１０６は、活性化
の進行に応じて、電流モニタ回路１０３で検出される電
流値から上式（１）にしたがって素子電流値を得て、そ
の値に相当する電流値を電位分布発生回路１０８の設定
電流値として設定する。こうして、電位分布発生回路１
０８出力Ｂｙ１〜Ｂｙｎを逐次更新することで活性化の
開始から終了まで全ての素子が一定の電圧で活性化され
る。そして各素子の素子電流が２ｍＡに達したところで
活性化を終了する。

【０１６９】本参考例で説明した電位分布発生回路１０
８は、設定電流の更新時に出力Ｂｙ１〜Ｂｙｎの応答が
非常に速いため、電源１０４からのパルス電圧印加毎に
分布を更新することも可能である。

【０１７０】図１５は、１ライン毎に活性化を完了さ
せ、ラインを進めていく手順で活性化を行なう場合の、
制御回路１０６による制御手順の一例である。図１５
は、１ラインについての手順を示している。通常は基板
１０１は複数ラインを有するため、ライン数分繰り返し
てこの制御手順が行われる。

【０１７１】図１５において、まず、電流モニタからの
入力値より、平均素子電流ｉａｖｅを算出する（ステッ
プＳ３４０１）。活性化前の状態では、図５（ａ）に示
したように、素子電流は非常に小さい値であるため、最
初のパルスについては、ｉａｖｅ≒０として始めても良
いし、あるいは実験的に求めた初期値を用いても良い。
次に、得られた素子電流値に応じて設定電流値１１０を
更新する（ステップＳ３４０２）。この状態で活性化電
位を選択されたラインに印加する（ステップＳ３４０
３）。所定の活性化手順を選択ラインについて終えたな
ら、このラインについては活性化を終了する（ステップ
Ｓ３４０４−ＹＥＳ）。次のラインがあるなら、ライン
切換信号を出力して次のラインを選択する。一方、選択
ラインの活性化が終了していないなら、ステップＳ３４
０１に戻って、ステップＳ３４０３で印加した活性化電
位に対する活性化電流値を電流モニタ１０３から読み取
り、設定電流値を更新して次のパルスを選択ラインに印
加する。これを、活性化が終了するまで繰り返す。

【０１７２】以上の説明においては、行配線Ｄｘ１上の
素子の活性化の説明を行ったが、他のライン上の素子を
活性化する際も全く同様に連用できる。このようにして
全ての表面伝導型放出素子基板１０１の活性化を終了す
る。

【０１７３】また、活性化の際、あるライン上の素子の
活性化が完全に終了後、ライン選択回路１０２を切り替
えて他の活性化ラインの活性化を行う方法だけでなく、
活性化ラインを順次切り替えながら複数同時進行で通電
活性化を行ってもよい。この場合は、ライン毎に活性化
進行のばらつきがある可能性があるため、ラインごとの
平均素子電流を逐次メモリ等にストアし、ラインを切替
え時にメモリにストアされた平均素子電流を用いて電位
分布発生回路１０８出力を高速に更新しながら活性化を
行うことで均一な活性化が実現される。図１５では、１
ラインごとに活性化を完了させているが、ラインを順次
切換えながら複数ラインで平行に活性化を進める場合に
は、ステップＳ３４０３とステップＳ３４０４との間で
ライン切換信号を出力する必要がある。

【０１７４】また表面伝導型放出素子基板１０１の活性
化を速く終了させるため、複数のラインを同時に駆動し
てもよい。この場合、電流モニタ回路１０３は複数ライ
ン分の素子電流の総和が検出されるため、電位分布発生
回路１０８に与える設定電流値の見積もりに考慮が必要
となる。

【０１７５】また本参考例に於いては、電源１０４出力
を正として、端子Ｄｘ１から端子Ｄｙ１〜Ｄｙｎに電流
を流す方向で活性化を行ったが、これとは極性を逆にし
て端子Ｄｙ１〜Ｄｙｎから端子Ｄｘ１側に電流を流すよ
うに活性化を行ってもよい。この場合は、電位分布も逆
になるため、バッファアンプ１０７を（−１）倍の反転
バッファアンプとして、電流をソースするように設定す
ることで全く同様の効果が得られる。

【０１７６】以上説明したように、本参考例の通電活性
化装置によれば、全ての素子の電子放出特性が均一化さ
れる。これにより、この電子源基板を用いて輝度または
濃度のばらつきが少ない方品位な画像表示装置が実現さ
れた。

【０１７７】［第２の参考例］ 図６により本発明の第二の参考例である表面伝導型放出
素子の通電活性化装置について説明する。

【０１７８】図６において、表面伝導型放出素子６０１
は、行方向配線端子Ｄｘ１〜Ｄｘｍを両側に備える点に
おいて図１の基板１０１と異なっている。図６に示すよ
うに両側から引き出された端子Ｄｘ１〜Ｄｘｍは、同じ
ライン同志で接続され、ライン選択回路６０２に接続さ
れている。

【０１７９】装置全体の動作や活性化の手順等は第１の
参考例と同様なので省略するが、配線端子の取り出し方
法が異なることにより、活性化時に素子にかかる電位分
布が異なり、これにより駆動方法が第１の参考例のそれ
とは若干異なっているので説明する。

【０１８０】本参考例のような表面伝導型放出素子基板
６０１に通電活性化を行うときの等価回路は図４３Ａに
示すようになる。図４３Ａにおいて、２ライン目の素子
を活性化している時の素子印加電位の分布は、図４３Ｂ
に示すようになる。つまり両側取り出しの場合は、左右
対称のプロファイルになる。

【０１８１】従って、図６において列方向配線端子Ｄｙ
１〜Ｄｙｎに印加すべき電位分布量も左右対称で良いこ
とになる。そこで、電位分布回路６０８は１〜（ｎ／
２）本の抵抗アレイと定電流源で構成すれば、電位分布
を再規できることになる。バッファ６０７出力の出力イ
ンピーダンスを十分小さくすれば、バッファアンプ６０
７を（ｎ／２）個用意して、対称な電位分布になる端子
（例えばＤｙ１とＤｙｎ、Ｄｙ２とＤｙｎ−１等）は共
通に接続して駆動することで回路を簡略できる。例え
ば、図４を用いて説明すると、バッファアンプからの第
１列目の出力Ｓｙ１は端子Ｄｙ１とＤｙｎに、第２列目
の出力Ｓｙ２は端子Ｄｙ２とＤｙｎ−１に、という具合
に順次接続し、第ｊ列目の出力Ｓｙｊは端子ＤｙｊとＤ
ｙn-j+1とに接続する。ｎが奇数であれば、第（ｎ＋
１）／２列目の出力は端子Ｄｙ(n+1)/2だけに接続され
る。

【０１８２】図７に第２の参考例に示す駆動を行った場
合の各素子の電位分布を示す。前述したように左右対称
の電位分布プロファイルが得られた。また列方向配線端
子Ｄｙ１〜Ｄｙｎ駆動電位Ｓｙ１〜Ｓｙｎも活性化の進
行と共に変化し、常に各素子に一定の活性化電圧が印加
されるように補償を行った。

【０１８３】以上説明したように、本参考例の装置は、
全ての素子の電子放出特性が均一な電子源を製造するこ
とができる。

【０１８４】［第３の参考例］ 図８により本発明の第三の参考例である表面伝導型放出
素子の通電活性化装置について説明する。

【０１８５】図８においては、表面伝導型放出素子８０
１は図１の基板１０１と同じであり、装置全体の動作や
活性化の手順等は第１の参考例とほぼ同様なので省略す
る。

【０１８６】本参考例においては、電位分布回路８０８
出力をそのまま列方向配線端子Ｄｙ１〜Ｄｙｎに印加す
るのでなく、駆動方法が第１の参考例のそれと若干異な
っているので説明する。

【０１８７】第１の参考例と同様に、活性化電圧を印加
している１行めの表面伝導型素子群に着目し、その配線
抵抗を含めたモデルで表面伝導型放出素子群９０１を表
し、この素子群を通電活性化する様子を図９で説明す
る。図９において、Ｆ１〜Ｆｎは行方向配線端子Ｄｘ１
ライン上の表面伝導型放出素子、ｒ１〜ｒｎは行配線Ｅ
Ｘ１における各部の配線抵抗、Ｒｙは各配線Ｄｙ１〜Ｄ
ｙｎの給電端から表面伝導型放出素子までの配線抵抗で
ある。

【０１８８】表面伝導型放出素子群９０１を活性化する
ため、制御回路８０６はタイミング発生回路１０５を介
してライン選択回路８０２を制御し、活性化電位Ｅａｃ
を出力する電源８０４、電流モニタ回路８０３を行方向
配線端子Ｄｘ１に接続する。これにより端子Ｄｘ１は活
性化電位Ｅａｃで駆動される。

【０１８９】一方、Ｄｘ１ライン上の素子のもう一方の
列方向端子であるＤｙ１〜Ｄｙｎ端子はバッファアンプ
８０７により駆動される。バッファアンプ８０７はこの
場合、各素子Ｆ１〜ＦＮからの活性化電流ｉ１〜ｉｎを
シンクするように動作するが、出力電位振幅は電位分布
発生回路８０８によって決定される。この動作は第１の
参考例と同様である。

【０１９０】本参考例においても、活性化の進行によっ
て生じる電位分布を、電位分布発生回路１０８で発生さ
せ、電位分布をキャンセルする様にバッファアンプ８０
７出力Ｓｙ１〜Ｓｙｎにより、Ｄｙ１〜Ｄｙｎ端子を駆
動した。この時電位分布回路１０８出力の電位値Ｂｙ１
〜Ｂｙｎをそのまま端子に印加するのでなく、バッファ
アンプ８０７で設定オフセット値８１２を加算して印加
している。またこの設定オフセット値８１２は活性化電
位にも加算され電源８０４振幅として印加される。

【０１９１】このようにオフセット電位を印加する理由
は次のようなものである。すなわち、行単位で通電活性
化を行う場合、同一行上で列方向に生じる電位降下の分
布を列方向配線端子Ｄｙ１〜Ｄｙｎからの印加電位によ
り補償するのが本発明の趣旨であるが、列方向配線端子
Ｄｙ１〜Ｄｙｎからの印加電位は、表面伝導型放出素子
が単純マトリクス構成であるため、通電活性化ラインだ
けでなく、通電活性化を行っていないラインの素子にも
印加される。むろん列方向配線端子Ｄｙ１〜Ｄｙｎは最
大でも数Ｖと小さいため、通電活性化を行っていないラ
インの素子にこの電位が印加されても問題にならない。
しかしながら通電活性化を行っていないラインの素子へ
の電位印加による基板の温度変化や温度分布の問題を少
しでも軽減する方が望ましい。そこで列方向配線端子Ｄ
ｙ１〜Ｄｙｎから印加される電位の絶対値を極力小さく
するようにオフセット電圧を加算し駆動を行った。

【０１９２】この時、印加するオフセット電位値は以下
のようにして決定した。電位分布回路８０８出力で各端
子に発生する最大電位と最小電位の差を電位降下量８１
１として算出する。具体的には、図９において電位分布
発生回路８０８出力Ｂｙ１〜Ｂｙｎの電位降下量は、 電位降下量８１１＝Ｂｙ１電位−Ｂｙｎ電位 で算出される。そこで、 オフセット電位８１２＝１／２×電位降下量８１１ で決定し、印加した。これにより列方向配線端子Ｄｙ１
〜Ｄｙｎから印加される電位の絶対値を第１の参考例に
比べ半分にすることができた。

【０１９３】図１０に本参考例に示す駆動を行った場合
の各素子の電位分布を示す。図１０（ａ）は活性化直後
の電位分布を表している。この時は第１の参考例で説明
したように素子電流がほとんど流れていないため電圧分
布がほとんど無く、オフセット電位値８２１もほぼ０Ｖ
であるため、第１の参考例の図５（ａ）とほとんど変わ
らない。しかしながら活性化が進行し電位降下が発生す
るとオフセット電位８２１が発生するようになり、活性
化終了時には図１０（ｂ）に示すような電位分布プロフ
ァイルが得られる。図に示す様に、各素子の電圧分布の
様子は第１の参考例の図５（ｂ）と同じであるが、列方
向配線端子Ｄｙ１〜Ｄｙｎに印加される駆動電位Ｓｙ１
〜Ｓｙｎにオフセット電位が印加され、駆動電位の絶対
値が低下した様子が示されている。またこれに伴って、
行方向配線端子Ｄｘ１から印加される電位も１８Ｖ＋Ｖ
ｏｆｆに変化している様子も示きれている。

【０１９４】本参考例で用いたオフセット電位加算によ
る電圧印加により、第１の参考例と同様に、均一な特性
の表面伝導型放出素子を得ることができるとともに、表
面伝導型放出素子基板を活性化時に投入される投入電力
をより低減することができた。なお、オフセット電位の
決定方法は上述した方法だけでなく、表面伝導型放出素
子基板全体に印加される電力値が最小になるようにして
もよい。

【０１９５】［第１の実施の形態］ 図１１により本発明の第１の実施の形態である表面伝導
型放出素子の通電活性化装置について説明する。

【０１９６】図１１においても、表面伝導型放出素子１
１０１は図１の基板１０１と同じであり、装置全体の動
作や活性化の手順等は第１の参考例とほぼ同様なので省
略する。

【０１９７】本実施の形態においては、電流モニタ回路
１１０３と、電位分布回路８０８の構成とが若干異なっ
ているので説明する。即ち、列方向配線端子Ｄｙ１〜Ｄ
ｙｎとバッファアンプ１１０７間に電流モニタ回路１１
０３を入れ、活性化時に各素子を流れる素子電流を個別
にモニタしている。

【０１９８】第１の参考例と同様に、活性化電圧を印加
している１行めの表面伝導型素子群に着目し、その配線
抵抗を含めたモデルで表面伝導型放出素子群１２０１を
表し、この素子群を通電活性化する様子を図１２で説明
する。

【０１９９】本実施の形態においても、活性化の進行に
よって生じる電位分布を、電位分布発生回路１１０８で
発生させ、電位分布をキャンセルする様にバッファアン
プ１１０７出力Ｓｙ１〜Ｓｙｎにより、Ｄｙ１〜Ｄｙｎ
端子を駆動する。このとき電位分布回路１１０８を構成
する定電流回路３０２の構成をこれまでの参考例と若干
変更した。即ち、定電流回路３０２を構成するｎ個の定
電流源の設定電流値をそれぞれ独立に設定できるように
変更した。回路的には、図３の回路において、定電流源
を構成するトランジスタのベース電位をそれぞれ独立し
て設定できるように変更した。これにより図１２の電位
分布回路１１０８で示すように、外部からｎ個の定電流
源に対応した設定電流値１１１０を印加してそれぞれ独
立に駆動できるようにした。

【０２００】同時に、電流モニタ回路１１０３を、それ
により各素子を流れる素子電流を個別にモニタできるよ
うに変更した。即ち、電流モニタ回路１１０３は、検出
用抵抗Ｒｍｏｎとこの両端に発生する電圧を計測する計
測アンプから成り立っており、これにより電流Ｉｆを検
出し、検出したｎ個の活性化電流値１１０９を出力す
る。なお、検出用抵抗Ｒｍｏｎの抵抗値は、素子電流Ｉ
ｆが流れることによる電位降下による表面伝導型放出素
子への印加電位への影響を抑制するように十分小さな値
にしている。

【０２０１】このように電圧分布回路１１０８を構成す
る定電流回路３０２の構成を、各列の設定電流を個別に
設定できるように変更することで、活性化の進行に伴
う、端子Ｇｙ１〜Ｇｙｎの電位降下分布を、より正確に
電位分布発生回路１０８出力Ｂｙ１〜Ｂｙｎで再現でき
る。これまでの参考例では各素子Ｆ１〜Ｆｎの活性化が
ほほ一様に進行すると仮定し、各素子を流れる素子電流
ｉ１〜ｉｎはほほ等しいものとして、１ライン分の活性
化電流から各素子を流れる電流値を見積もり、電位分布
発生回路１０８の出力制御を行っていた。しかしながら
本実施の形態に示すように、各素子の活性化電流を個別
にモニタすることでより正確な電位分布を再現できる。
この各素子の活性化電流値を設定電流値として電位分布
発生回路１１０８における各列毎の定電流源Ｃｌ１〜Ｃ
ｌｎに与え、バッファアンプ１１０７出力Ｓｙ１〜Ｓｙ
ｎにより、通電活性化中のラインにおける電位分布に応
じた電位をＤｙ１〜Ｄｙｎ端子に印加する。すなわち、
第１の参考例において、素子電流として平均値ｉａｖｅ
を利用していたが、その代わりに各素子ごとに測定した
素子電流を適用する。こうすることで、各素子Ｆ１〜Ｆ
ｎの端子間に印加される電圧は、素子の位置や活性化の
進行に依らず、一定にすることができた。

【０２０２】なお、バッファアンプ１１０７出力が０Ｖ
でない場合、電流モニタ回路１１０３で検出される電流
値は、必ずしも各素子を流れる素子電流と一致するわけ
ではない。これについて説明する。図１２には図示して
いないが、前述したように列方向配線端子Ｄｙ１〜Ｄｙ
ｎからの印加電位は、表面伝導型放出素子が単純マトリ
クス構成であるため、通電活性化ラインだけでなく、通
電活性化を行っていないラインの素子にも印加される。
従って電流モニタ回路１１０３で検出される第ｘ列の電
流Ｉｘは、 Ｉｘ＝素子Ｆｘに１８Ｖ印加時に流れる素子電流＋ 端子Ｄｙｘに接続された通電活性化を行わない素子（ｍ
−１個）にＳｙｘ電位を印加時に流れる電流となる。上
式の第一項が真の素子電流であり、第二項の電流分が誤
差として生じることになる。実際にＳｙｘ電位と非選択
ラインとの差は小さく、第二項目の電流分は小さいため
無視してもよいが、より正確に測定するためには以下の
ステップで計測を行えばよい。 （１）全ての行方向配線端子Ｄｘ１〜Ｄｘｍを０Ｖにし
て列方向配線端子Ｄｙ１〜ＤｙｎをＳｙ１〜Ｓｙｎで駆
動する。この時計測される電流Ｉａは、Ｄｙｘに接続さ
れた全ての素子にＳｙｘ電位を印加時に流れる電流（ｍ
個）である。 （２）行方向配線端子の内１本を選択して、列方向配線
端子Ｄｙ１〜ＤｙｎをＳｙ１〜Ｓｙｎで駆動する。この
時計測される電流Ｉｂは、”素子Ｆｘに１８Ｖ印加時に
流れる素子電流＋Ｄｙｘに接続された通電活性化を行わ
ない素子（ｍ−１個）にＳｙｘ電位を印加時に流れる電
流”である。

【０２０３】この２回の測定により 素子Ｆｘに１８Ｖ印加時に流れる素子電流＝Ｉｂ−Ｉａ で算出されるため、この値を用いて電位分布を算出すれ
ばより正確な制御が可能になる。

【０２０４】［第２の実施の形態］ 図１３により本発明の第２の実施の形態である表面伝導
型放出素子の通電活性化装置について説明する。

【０２０５】図１３においても、表面伝導型放出素子１
３０１は図１の基板１０１と同じであり、装置全体の動
作や活性化の手順等は第１の参考例とほほ同様なので省
略する。また電流モニタ回路１３０３の構成は第１の実
施の形態と同じであり、列方向配線端子Ｄｙ１〜Ｄｙｎ
とバッファアンプ１３０７間に電流モニタ回路１３０３
を入れ、活性化時に各素子を流れる素子電流を個別にモ
ニタしている。しかしながら電位分布回路１３０８の構
成が第１の実施の形態とは若干異なる。すなわち、素子
を流れる活性化電流値から制御回路１３０６が電位分布
量を演算により計算し、その計算結果から得られた電位
分布に対応するデジタル出力値を電位分布発生回路に対
して転送するように設計されている。

【０２０６】第１の参考例と同様に、活性化電圧を印加
している１行めの表面伝導型素子群に着目し、その配線
抵抗を含めたモデルで表面伝導型放出素子群１４０１を
表し、この素子群を通電活性化する様子を図１４で説明
する。

【０２０７】本実施の形態においても、活性化の進行に
よって生じる電位分布をキャンセルする様に、バッファ
アンプ１３０７出力Ｓｙ１〜ＳｙｎによりＤｙ１〜Ｄｙ
ｎ端子を駆動する。ここで、電位分布回路１３０８をｎ
個のＤ／Ａコンバータ１４０２とラッチ回路１４０３で
構成した。これにより、外部からｎ個のＤ／Ａコンバー
タに対応したデジタル設定出力値１３１０を印加してそ
れぞれ独立に駆動できるようにした。デジタル設定出力
値１３１０は、制御回路１３０６により算出された電位
降下分布量として設定される。各Ｄ／Ａコンバータには
独立な電位が設定され、ラッチＣＬＫ１３１１により全
出力が同期して更新される。

【０２０８】電流モニタ回路１３０３は、第１の実施の
形態と同様に、各素子を流れる素子電流を個別にモニタ
できる。即ち、電流モニタ回路１３０３は、検出用抵抗
Ｒｍｏｎとこの両端に発生する電圧を計測する計測アン
プから成り立っており、これにより電流Ｉｆを検出し、
検出したｎ個の活性化電流値１３０９を出力する。

【０２０９】本実施の形態において、活性化進行と共に
発生する素子電位の分布は以下のようにして計算してい
る。即ち、電流モニタ回路１３０３から各素子Ｆ１〜Ｆ
ｎを流れる素子電流値ｉ１〜ｉｎが得られる時、電位分
布発生回路１３０８出力端子に出力すべき電位Ｂｙ１〜
Ｂｙｎは、配線抵抗値ｒ１〜ｒｎを用いて、 Ｂｙ１＝−ｒ１×Σ｛ｋ＝１〜ｎ｝ｉｋ Ｂｙ２＝−ｒ２×Σ｛ｋ＝２〜ｎ｝ｉｋ ＋ Ｂｙ１ … Ｂｙｎ＝−ｒｎ × ｉｎ ＋ Ｂｙｎ−１ ＋ Ｂｙｎ−２ ＋…＋ Ｂｙ１ として算出される。

【０２１０】活性化の進行に従って流れる素子電流を測
定し、制御回路１３０６は上式により各出力電位Ｂｙ１
〜Ｂｙｎを逐次更新し、それに対応するデジタル出力デ
ータを、電位分布回路１３０８のラッチ回路１４０３に
転送する。素子電流計測→出力データの演算→ラッチ回
路へのデータの転送の一連の作業が完了すると、制御回
路１３０６は、Ｄ／Ａデータの更新を行うためにラッチ
クロック１３１１を全てのラッチ回路１３１０に印加
し、同期してデータの更新を行う。これにより電位分布
発生回路１３０８は素子Ｆ１〜Ｆｎの端子Ｇｙ１〜Ｇｙ
ｎに生じる電位分布量と同じ電位分布を発生する。なお
素子数ｎが大きくなった場合、素子電流計測→出力デー
タの演算→データ転送の一連の作業は時間がかかる可能
性があるため、各素子毎に並列して処理することで時間
の短縮が図れる。

【０２１１】以上説明したような方法で活性化時に素子
に生じる活性化電位分布を補償することで、全ての素子
の電子放出特性が均一化された。さらに、本実施の形態
においては、設定出力値がデジタル値であり、定電流回
路や等価配線抵抗アレイを用いていないために、通電活
性化しようとするラインにおける配線抵抗の分布と、等
価配線抵抗アレイにおける抵抗値の分布とが相違してい
るといった、各ラインの特性により、活性化電圧が不均
一になることを防止できる。

【０２１２】［第４の参考例］ 次に、４の参考例である表面伝導型放出素子の通電活性
化について、図１６を参照して詳しく説明する。

【０２１３】図１６においても、表面伝導型放出素子基
板１０１は図１の基板１０１と同じであり、装置全体の
動作や活性化の手順等は第１の参考例とほほ同様なので
その説明は省略する。しかしながら電位分布回路１６０
８の構成は第２の実施の形態におけるそれと同様、制御
回路が電位分布に対応するデジタル出力値を電位分布発
生回路に対して転送するように設計されている。そのた
めに、制御回路１６０６から電位分布発生回路１６０８
に対して、ラッチクロック１１１が出力される。その他
の構成については、第１の参考例と同様である。

【０２１４】また、本参考例においては、制御回路１６
０６は、通電活性化の進行状況を活性化時に流れる電流
量、即ち電流モニタ回路１０３の出カデータである活性
化電流１０９で把握している。そして、制御回路１６０
６は通電活性化開始の指令とともに活性化を開始し、詳
細は後述するが、活性化の進行状況に応じて変化する列
方向の素子の電位分布を逐次補正する。即ち、制御回路
１６０６は、電流モニタ回路１０３出力を用いて各素子
を流れる素子電流を見積もり、この値から、素子の列方
向に生じる電位分布を算出する。算出された電位設定値
１１０は、電位分布発生回路１６０８に転送され、バッ
ファアンプ１０７を通じて素子の列方向電極に印加され
る。この駆動法によって、活性化電流と行方向配線抵抗
で各素子に生じる電圧分布が補正され、活性化ライン上
の全ての素子の両端に一定の電圧が印加される。活性化
の進行に応じて逐次電位分布発生回路１６０８のデータ
を更新することで、活性化の終了時まで電位分布補正が
行われる。

【０２１５】＜電位分布発生回路＞ 図１７は電位分布発生回路１６０８の構成を示す回路図
と、これを用いてあるラインを通電活性化している様子
を説明するブロック図である。

【０２１６】電位分布発生回路１６０８は、活性化の進
行によって各素子を流れる素子電流と行方向配線抵抗
（図４０のｒ１〜ｒＮに相当）により発生する電位降下
を補償するために、列方向から印加すべき補償電位量を
発生し、バッファアンプ１０７へ出力する。

【０２１７】本参考例において、活性化の進行によって
生じる電圧分布をキャンセルする様にバッファアンプ１
０７出力（Ｓｙ１〜Ｓｙｎ）で表面伝導型放出素子群１
０１のＤｙ１〜Ｄｙｎ端子を駆動する。

【０２１８】電位分布発生回路１６０８は、ｎ個のＤ／
Ａコンバータ３０２とラッチ回路３０３で構成されてい
る。ｎ個のＤ／Ａコンバータに対応したデジタル設定出
力値１１０は外部から独立に設定される。具体的には、
制御回路１６０６が電位降下分布量を演算により算出
し、デジタル設定出力値１１０として設定する。各Ｄ／
Ａコンバータには独立な電位量が設定され、ラッチＣＬ
Ｋ１１１により全出力が同期して更新される。

【０２１９】＜活性化処理＞ 引き続き、本参考例の装置を用いて、表面伝導型放出素
子基板１０１を活性化する手順について、図１６、図１
７、図５（ａ），５（ｂ）により説明する。活性化は全
ての素子電流が目標値になるように行うが、この時の目
標電流値は必要とする電子放出量などから予め求められ
る。本参考例においては、最終的に表面伝導型放出素子
基板１０１上の各素子の素子電流が２ｍＡになるように
電流モニタ回路１０３出力をモニタしながら、通電活性
化処理を行った。

【０２２０】以下に活性化のフローについて説明する。

【０２２１】制御回路１６０６は、活性化開始の指令を
受信すると、行単位で通電処理を行うために、タイミン
グ発生回路１０５及び電源１０４を制御する。

【０２２２】先ず、列方向配線端子Ｄｙ１〜Ｄｙｎがグ
ランド電位になる様、設定電流値１０１を設定し、一
方、行方向配線端子Ｄｘ１〜Ｄｘｍに順次活性化電位Ｅ
ａｃをパルス状に印加する。このパルスは、例えば、パ
ルス幅１ミリ秒、パルス高１８Ｖ程度のパルスである。
これにより表面伝導型放出素子基板１０１は行方向単位
に順次パルス電圧が印加され、活性化がライン単位で開
始する。

【０２２３】本参考例においては、行方向配線端子Ｄｘ
１ライン上のｎ個の素子を活性化する場合の活性化につ
いて以下説明する。

【０２２４】活性化電圧を印加している１行目の表面伝
導型素子群に着目し、その配線抵抗を含めたモデルで表
面伝導型放出素子群３０１を表し、この素子群を通電活
性化する様子を図１７で説明する。図１７において、Ｆ
１〜Ｆｎは行方向配線端子Ｄｘ１ライン上の表面伝導型
放出素子、ｒ１〜ｒｎは行配線ＥＸ１における各部の配
線抵抗、Ｒｙは各配線Ｄｙ１〜Ｄｙｎの給電端から表面
伝導型放出素子までの配線抵抗である。ここでは行配線
は一定の線幅、厚さ、材料で形成されるように設計した
ため、製造上のばらつきを除けばｒ１〜ｒＮは等しいと
考える。また各配線は等しく設計したため、各配線のＲ
ｙは等しいと考える。なお、通電活性化の前後で表面伝
導型放出素子の等価抵抗値は変化（減少）するが、Ｒｙ
の値に比べ各素子の等価抵抗は非常に大きく、Ｒｙの影
響は、ほとんど無視して考える。また表面伝導型放出素
子の等価抵抗値は、ｒ１〜ｒＮに比べて大きく設計され
ている。

【０２２５】表面伝導型放出素子群３０１を活性化する
ため、制御回路１６０６はタイミング発生回路１０５を
介してライン選択回路１０２を制御し、活性化電位Ｅａ
ｃを電源１０４、電流モニタ回路１０３を介して行方向
配線端子Ｄｘ１に印加する。これにより端子Ｄｘ１は活
性化電位Ｅａｃで駆動される。

【０２２６】一方、Ｄｘ１ライン上の素子のもう一方の
電極端子であるＤｙ１〜Ｄｙｎ端子はバッファアンプ１
０７により駆動される。バッファアンプ１０７は、各素
子Ｆ１〜ＦＮからの活性化電流ｉ１〜ｉｎをシンクまた
はソースするように動作するが、その出力電位振幅は電
位分布発生回路１６０８によって決定される。

【０２２７】通電活性化を行う際、素子の電気特性は図
４１に示すような変化をする。即ち活性化の開始時は素
子電流はほとんど流れず、通電と共に素子電流が流れ飽
和する。この時、行配線Ｄｘ１上の素子群の端子電位を
モニタすると配線抵抗ｒ１〜ｒｎの影響でＧｙ１〜Ｇｙ
ｎ電位は変化する。この電位変化は活性化の進行と共に
大きくなり活性化の最後に最も大きくなる。例えば、活
性化電流２ｍＡ／素子、ｒ１〜ｒｎ＝５ｍΩ、ｎ＝１０
００の場合、給電端から最も遠いＦｎ素子の端子Ｇｙｎ
に於いては、 ΔＶ＝１／２×１０００×１００１×２ｍＡ×５ｍΩ≒
５Ｖもの電位の差が生じることになる。

【０２２８】そこで、この電位分布と同じ電位分布を電
位分布発生回路１６０８で発生させ、各素子に生じる電
圧分布をキャンセルする様にバッファアンプ１０７出力
Ｓｙ１〜Ｓｙｎにより、Ｄｙ１〜Ｄｙｎ端子を駆動す
る。

【０２２９】即ち、活性化の進行に伴って各素子Ｆ１〜
Ｆｎに流れる電流による端子Ｇｙ１〜Ｇｙｎの電位降下
分布を、電位分布発生回路１０８出力Ｂｙ１〜Ｂｙｎで
再現する。各素子Ｆ１〜Ｆｎの活性化がほぼ一様に進行
すると仮定すると、各素子を流れる素子電流ｉ１〜ｉｎ
は、ほぼ等しく、その電流値は電流モニタ回路１０３で
検出される活性化電流Ｉ（１０９）を用いて ｉave＝ｉ１＝ｉ２＝・・・＝ｉｎ＝Ｉ／ｎ （ｎは列方向素子数）で現される。

【０２３０】制御回路１６０６は、このｉaveを各素子
を流れる電流値として、各素子端子での電位降下量を算
出し、電位分布発生回路１６０８に設定する。これによ
り、電位分布発生回路１６０８出力Ｂｙ１〜Ｂｙｎに
は、各素子Ｆ１〜Ｆｎの素子端子Ｇｙ１〜Ｇｙｎと同じ
電位降下分布が実現される。この電位をバッファアンプ
１０７出力Ｓｙ１〜ＳｙｎによりＤｙ１〜Ｄｙｎ端子に
印加すれば、各素子Ｆ１〜Ｆｎの端子間に印加される電
圧は素子番号、活性化の進行によらずに一定にできる。

【０２３１】本参考例において、活性化進行と共に発生
する素子端子の電位の分布は以下のようにして計算して
いる。

【０２３２】活性化は、ほぼ、どの素子も同時に進行す
るものとして、電流モニタ回路１０３で検出される活性
化電流Ｉ（１０９）から各素子Ｆ１〜Ｆｎを流れる素子
電流値ｉ１〜ｉｎを ｉave＝ｉ１＝ｉ２＝・・・＝ｉｎ＝Ｉ／ｎ （１） として見積もる。

【０２３３】この時、電位分布発生回路１０８出力端子
に出力すべき電位Ｂｙ１〜Ｂｙｎは、配線抵抗値ｒ１〜
ｒｎ≒ｒを用いて、 Ｂｙ１＝−ｒ１×Σ｛ｋ＝１〜ｎ｝ｉｋ ≒−ｒ×ｎ×ｉave ≒−ｒ×Ｉ Ｂｙ２＝−ｒ２×Σ｛ｋ＝２〜ｎ｝ｉｋ＋Ｂｙ１ ≒−ｒ×(n-1)／ｎ×Ｉ＋（−ｒ×Ｉ） （２） … Ｂｙｎ＝−ｒｎ×ｉｎ＋Ｂｙn-1＋Ｂｙn-2・・・・＋Ｂｙ１ ≒−ｒ×1/n×Ｉ＋・・・−ｒ×(n-1)/n ×Ｉ＋（−ｒ×Ｉ） ≒−1/2×ｒ×（ｎ＋１）×Ｉ として算出される。

【０２３４】活性化の進行に従って、制御回路１６０６
は活性化電流を測定し、上式により各出力電位Ｂｙ１〜
Ｂｙｎを逐次算出する。引き続いて制御回路１６０６
は、出力電位Ｂｙ１〜Ｂｙｎに対応したデジタル出カデ
ータを電位分布回路１６０８のラッチ回路３０３に転送
する。素子電流計測→出カデータの演算→ラッチ回路へ
のデータの転送の一連の作業が完了すると、制御回路１
６０６は、Ｄ／Ａデータの更新を行うためにラッチクロ
ック１１０を全てのラッチ回路３０３に印加し、同期し
てデータの更新を行う。これにより電位分布発生回路１
６０８は素子Ｆ１〜Ｆｎの端子Ｇｙ１〜Ｇｙｎに生じる
電位分布量と同じ電位分布を発生する。

【０２３５】図５（ａ），（ｂ）は、第１の参考例にお
いてと同様、本参考例における活性化の開始と終了時に
素子Ｆ１〜Ｆｎの両端に印加される電圧分布を示したも
のである。図５（ａ）は活性化開始直後の電圧分布を示
している。横軸は素子番号Ｆ１〜Ｆｎであり、素子の位
置を示している。縦軸は素子両端の端子電圧を示してい
る。活性化の開始直後は前述したように各素子を流れる
電流は小さい。従って電源１０４から印加する活性化電
位Ｅａｃ＝１８Ｖが各素子の端子Ｇｙ１〜Ｇｙｎに印加
される。また活性化電流がほとんど流れていないので電
位分布発生回路１０８の設定電流値もほぼ０となり、電
位分布発生回路１６０８出力Ｂｙ１〜Ｂｙｎ及びバッフ
ァ１０７出力Ｓｙ１〜Ｓｙｎもほぼ０ｖになる。これに
より各素子には一定の印加電圧〜１８Ｖが印加され、活
性化が進行する。

【０２３６】また図５（ｂ）は活性化終了時の電位分布
を示している。活性化の開始終了時は前述したように各
素子を流れる電流はほぼ２ｍＡになっている。従って電
源１０４から印加する活性化電位Ｅａｃ（印加端で１８
Ｖ）が各素子の端子Ｇｙ１〜Ｇｙｎに印加される際に配
線抵抗の電位降下の影響で低下する。この時、電位分布
発生回路１６０８の設定電流値を２ｍＡとすれば電位分
布発生回路１６０８出力Ｂｙ１〜Ｂｙｎ及びバッファ１
０７出力Ｓｙ１〜Ｓｙｎの分布はＧｙ１〜Ｇｙｎの分布
と同じになる。これにより各素子には一定の印加電圧〜
１８Ｖが印加されて活性化が行われる。

【０２３７】即ち、活性化の進行に伴って素子電流が増
加すると配線抵抗の影響で素子端に発生する電圧の分布
が常に変化する。このとき、制御回路１６０６は、活性
化の進行に応じて、電流モニタ１０３で逐次検出される
活性化電流値Ｉから、上式（２）にしたがって電位分布
発生回路１６０８出力Ｂｙ１〜Ｂｙｎを算出し、電位分
布発生回路１６０８に含まれるラッチ回路３０３のＤＤ
１〜ＤＤｎそれぞれについて、算出された値Ｂｙ１〜Ｂ
ｙｎに相当する値を逐次更新し設定する。こうして、活
性化の開始から終了まで全ての素子が一定の電圧で活性
化される。そして各素子の素子電流が２ｍＡに達したと
ころで活性化を終了する。

【０２３８】図２１は、１ライン毎に活性化を完了さ
せ、ラインを進めていく手順で活性化を行なう場合の、
制御回路１６０６による制御手順の一例である。図２１
は、１ラインについて示している。通常は基板１０１は
複数ラインを有するため、ライン数分繰り返してこの制
御手順が行われる。図２１において、まず、電流モニタ
１０３からの入力値より、電位分布Ｂｙ１〜Ｂｙｎに相
当するデジタル値を算出する（ステップＳ２７０１）。
次に、得られた値を、ラッチ回路ＤＤ１〜ＤＤｎにセッ
トする（ステップＳ２７０２）。この状態でラッチクロ
ックを電位分布発生回路に出力する（ステップＳ２７０
３）。これを、前述した活性化終了条件が満たされるま
で繰り返し、条件が満たされたなら、このラインについ
ては活性化を終了する（ステップＳ２７０４−ＹＥ
Ｓ）。次のラインがあるなら、ライン切換信号を出力し
て次のラインを選択する。一方、選択ラインの活性化が
終了していないなら、ステップＳ２７０１に戻って、ス
テップＳ２７０３で印加した活性化電圧に対する活性化
電流値を電流モニタ１０３から読み取り、再度ステップ
２７０１から繰り返す。なお、ステップ２７０３におい
て出力されるクロックは、制御回路１６０６の動作自体
を律するクロックなどを元に生成される所定周波数の信
号であってもよい。

【０２３９】以上説明したような方法で、活性化時に生
じた活性化電圧分布を補正することができ、全ての素子
の電子放出特性が均一化された。

【０２４０】なお、以上の説明においては、行配線Ｄｘ
１上の素子の活性化の説明を行ったが、他のライン上の
素子を活性化する際も全く同様に適用できる。このよう
にして全ての表面伝導型放出素子基板１０１の活性化を
終了する。

【０２４１】複数ラインを活性化する場合、上記したよ
うに、あるライン上の素子の活性化が完全に終了後にラ
イン選択回路１０２を切り替えて、他の活性化ラインの
活性化を行う方法（同時に１ラインずつ活性化）だけで
なく、活性化ラインを順次切り替えながら複数同時進行
で通電活性化を行ってもよい。この場合は、ライン毎に
活性化進行のばらつきがある可能性があるため、ライン
毎の平均素子電流を逐次メモリ等にストアする。ライン
を切替え時にメモリにストアされた平均素子電流を用い
て電位分布発生回路１６０８出力を高速に更新しながら
活性化を行う。この時、ライン毎に微妙に行方向配線抵
抗ｒ１〜ｒＮが変化する場合は、この値もメモリ等にス
トアし、電位分布を更新する場合にライン毎の平均素子
電流値と共に適宜読み出して計算に使用してもよい。

【０２４２】また素子数ｎが大きくなった場合、活性化
電流計測→出カデータの演算→データ転送の一連の作業
は時間がかかる可能性があるため、各素子毎に並列して
処理することで時間の短縮が図れる。また本参考例にお
いて電位分布発生回路１６０８は表面伝導型放出素子基
板１０１の列方向配線数ｎと同じ数のＤ／Ａコンバータ
で構成したが、補償電位分布の形は図５（ａ），（ｂ）
に示すように緩やかに変化するため、Ｄ／Ａコンバータ
の数を間引いて、間引いた列方向配線端子に印加すべき
電位値を抵抗分割によって規定しても良い。これにより
Ｄ／Ａコンバータの数を減らして，計算時間の短縮やコ
ストダウンを可能とする。

【０２４３】また本参考例においては、電源１０４出力
を正として、端子Ｄｘ１から端子Ｄｙ１〜Ｄｙｎに電流
を流す方向で活性化を行ったが、これとは極性を逆にし
て端子Ｄｙ１〜Ｄｙｎから端子Ｄｘ１側に電流を流すよ
うに活性化を行ってもよい。この場合は、電位分布も逆
になるため、バッファアンプ１０７を（−１）倍の反転
バッファアンプとして、電流をソースするように設定す
ることで全く同様の効果が期待できる。

【０２４４】また本参考例においては、図１７中、Ｒｙ
で示される列方向配線抵抗の影響は、列方向配線の大き
さが表面伝導型放出素子の等価抵抗に比べ十分小さいと
して無視していた。しかしながら、取出し配線等の大き
さが大きくなって無視できない場合は、列方向配線抵抗
による電位降下の補償を行ってもよい。

【０２４５】以上説明したように、本参考例の通電活性
化装置によれば、活性過電流をモニタして１ライン中の
各素子の活性化電圧の分布を補正することで、全ての素
子の電子放出特性が均一化される。これにより、この電
子源基板を用いて輝度または濃度のばらつきが少ない高
品位な画像表示装置が実現される。

【０２４６】［第５の参考例］ 図１８により本発明の第５の参考例である表面伝導型放
出素子の通電活性化装置について説明する。

【０２４７】図１８においても、表面伝導型放出素子基
板５０１は図６の基板１０１と同じであり、装置全体の
動作や活性化の手順等は４の参考例とほぼ同様なので省
略する。

【０２４８】第５の参考例においては表面伝導型放出素
子５０１のライン選択回路５０２の駆動方法が第第４の
参考例のそれと異なっているので説明する。

【０２４９】図１９を参照してライン選択回路５０２の
駆動方法を説明する。

【０２５０】ライン選択回路５０２は、内部にｍ個のス
イッチング素子（ＳＷｘ１〜ＳＷｘｍ）を備えるもの
で、各スイッチング素子は、電源５０４の出力電位もし
くは可変電源５１３の出力電位のいずれか一方を選択
し、表面伝導型放出素子基板１０１の端子Ｄｘ１〜Ｄｘ
ｍと電気的に接続するものである。各スイッチング素子
は、タイミング発生回路１０５が出力する制御信号Ｖｓ
ｃａｎに基づいて動作するものだが、実際にはたとえば
ＦＥＴ、リレーのようなスイッチング素子を組み合わせ
る事により容易に構成する事が可能である。

【０２５１】図１９においては１行目（Ｓx1）のライン
が選択され、行方向配線Ｄｘ１にのみ電源５０４の出力
電位が印加され、他のライン（Ｓｘ２〜Ｓｘｍ）は可変
電源５１３の出力電位に接続されている。可変電源５１
３の出力電位は制御回路５０６が出力する非選択電位設
定値５１２により設定される。

【０２５２】本参考例においては、活性化電圧を印加し
ない非選択ライン（Ｓｘ２〜Ｓｘｍ）に印加する電位で
ある非選択電位をグランドレベルでない電位にしてい
る。この理由を以下に記す。

【０２５３】行単位で通電活性化を行う場合、同一行上
で列方向に生じる電位降下の分布を列方向配線端子Ｄｙ
１〜Ｄｙｎからの印加電位により補償するのが本参考例
にかかる電子源の製造方法の趣旨であるが、表面伝導型
放出素子基板が単純マトリクス構成であるため、列方向
配線端子Ｄｙ１〜Ｄｙｎからの印加電位は通電活性化ラ
インだけでなく、通電活性化を行っていないラインの素
子にも印加される。むろん列方向配線端子Ｄｙ１〜Ｄｙ
ｎは最大でも数Ｖと小さいが、通電活性化を行っていな
いラインの素子への電位印加による消費電力増加を軽減
する方が望ましい。そこで通電活性化を行っていないラ
イン（非活性化ライン）を束ね、これらのラインに接続
された素子両端に印加される電圧の絶対値を極力小さく
するように、束ねたラインに非選択電位設定値５１２を
印加した。

【０２５４】この時、非選択電位設定値５１２は以下の
ようにして制御回路５０６で決定した。電位分布回路８
０８出力で各端子に発生する最大電位と最小電位の差を
電位降下量として算出する。具体的には図１８において
電位分布回路５０８出力Ｂｙ１〜Ｂｙｎの最大電位分布
量は 最大電位分布量＝Ｂｙ１電位−Ｂｙｎ電位 で算出される。そこで、 非選択電位設定値５１２：Ｖｏｆｆ＝−１／２×最大電
位分布量 と決定した。

【０２５５】本参考例においても、第１の参考例と同様
に電位分布回路１０８出力は電流モニタ回路５０３の活
性化電流値５０９（Ｉ）、配線抵抗値ｒ１〜ｒｎ≒ｒを
用いて以下のように算出できる。

【０２５６】 Ｂｙ１＝−ｒ１×Σ｛ｋ＝１〜ｎ｝ｉｋ ≒−ｒ×ｎ×ｉave ≒−ｒ×Ｉ … Ｂｙｎ＝−ｒｎ×ｉｎ＋Ｂｙn-1＋Ｂｙn-2・・・・＋Ｂｙ１ ≒−ｒ×1/n×Ｉ＋・・・−ｒ×(n-1)/n ×Ｉ＋（−ｒ×Ｉ） ≒−1/2×ｒ×（ｎ＋１）×Ｉ 従って、非選択電位設定値５１２は、 Ｖｏｆｆ＝−１／２×最大電位分布量 ＝−１／２（Ｂｙ１電位−Ｂｙｎ電位） ＝−１／４×ｒ×（ｎ−１）×Ｉ として算出される。

【０２５７】非選択ラインの電位をこのように設定して
駆動を行うと、非選択ライン上の素子両端には、 （Ｖｏｆｆ−Ｂｙ１）〜（Ｖｏｆｆ−Ｂｙｎ）即ち、 −１／４×ｒ×（ｎ−５）×Ｉ 〜 １／４×ｒ×（ｎ
＋３）×Ｉ の電圧が印加されることになる。

【０２５８】もし、非選択電位設定値５１２がグランド
レベルの場合、非選択ライン上の素子両端には、 （Ｖｏｆｆ−Ｂｙ１）〜（Ｖｏｆｆ−Ｂｙｎ）は ｒｘＩ 〜 １／２×ｒ×（ｎ＋１）×Ｉ となるので、非選択ラインに、上記の非選択電位設定値
５１２を印加することで非選択ラインに接続された素子
両端に印加される電圧の絶対値が、ほぼ半分になった。
（通常ｎは１０００以上と大きいため。）図２０
（ａ），（ｂ）に、活性化開始直後と括性化終了それぞ
れの時点における、表面伝導型放出素子基板５０１の各
端子に印加される駆動電位波形の変化を示す。

【０２５９】図２０（ａ）は活性化開始直後、図２０
（ｂ）は活性化終了時点での各端子の駆動電位波形であ
る。

【０２６０】前述のように、各素子は駆動電圧１８Ｖ、
パルス幅１ｍｓのパルス駆動される。図２０（ａ），
（ｂ）の波形（ａ）は、活性化を行う端子Ｄｘ１への駆
動波形を示し、これは電源５０４によって駆動される
（駆動電位１８Ｖ、パルス幅１ｍｓ）。波形（ｂ）は、
活性化を行っていない非選択ラインの端子Ｄｘ２〜Ｄｘ
ｍへの駆動波形を示し、これは非選択電位設定値５１２
で設定される可変電源５１３によって駆動され非選択電
位５１２はＶｏｆｆで表される。波形（ｃ）と（ｄ）
は、表面伝導型放出素子基板５０１の列方向端子の駆動
波形を示し、これはバッファアンプ５０７で駆動され
る。波形（ｃ）は、電位降下の最も小さな端子Ｄｙ１の
駆動波形を、波形（ｄ）は電位降下の最も大きな端子Ｄ
ｙｎの駆動波形を示している。

【０２６１】図２０（ａ）に示す活性化開始直後におい
ては、活性化電流はそれ程流れていない。このため配線
抵抗での電位降下量も小さく、補償電位量や、非選択電
位設定値Ｖｏｆｆも小さい。一方、活性化が進行し、活
性化の終了時点では活性化電流が大きく流れる。このた
め配線抵抗での電位降下量も大きくなり、図２０（ｂ）
に示すように補償電位量や、非選択電位設定値Ｖｏｆｆ
も大きくなる。即ち、活性化の進行と共に逐次補償電位
分布が変化し常に設定した電圧＝１８Ｖが各素子に印加
される。

【０２６２】なお各素子は、前述の様にパルス駆動され
る。この時、ライン選択回路５０２のパルス電位出力開
始は、電位分布を発生するバッファアンプ５０７のパル
ス出力の変化よりも遅れて出力を開始し、パルスが出力
を終了する場合はバッファアンプ５０７のパルス出力の
変化より先にパルス出力を終了するようにしたので、こ
れについて説明する。なお、この時間差は、図２０
（ａ），（ｂ）中、Δｔで表示されている。Δｔは数μ
ｓｅｃ程度である。

【０２６３】この時間差Δｔは、バッファアンプ出力の
アンプ毎の出力ばらつきにより、出カタイミングにチャ
ンネル間でディレイが生じるという問題に対応するため
のものである。つまり、ライン選択回路５０２のパルス
電圧出力が、電位分布を発生するバッファアンプ５０７
のパルス出力の変化よりも先に開始される場合がある。
この場合、出カタイミングにチャンネル間でディレイが
生じると、一瞬、選択ライン上の素子の一部しか十分な
駆動電圧が印加されない時間が生じる。この瞬間は、選
択ライン上の全ての素子が駆動されず、流れる活性化電
流が小さくなる。バッファアンプは選択ライン上の素子
がすべて十分駆動されていると仮定して算出された電位
を印加している。従って、この場合は設定より大きな駆
動電圧が素子に印加され、特性不均一を発生させる可能
性があった。

【０２６４】そこでライン選択回路５０２からのパルス
電位出力は、電位分布を発生するバッファアンプ５０７
のパルス出力の変化よりも遅れて開始され、バッファア
ンプ５０７のパルス出力の変化より先に終了される。こ
うすれば、バッファアンプの出カタイミングばらつきの
影響を回避できる。

【０２６５】本参考例のごとく、非選択ラインへ与える
電位をより列配線の電位に近くすることにより、表面伝
導型放出素子基板を活性化時に投入される投入電力をよ
り低減することができた。なお、オフセット電位の決定
方法は上述した方法だけでなく、表面伝導型放出素子基
板全体に印加される電力値が最小になるようにしてもよ
い。

【０２６６】以上説明したように、本参考例の通電活性
化装置によれば、活性化電流をモニタして１ライン中の
各素子の活性化電圧の分布を補正することで、全ての素
子の電子放出特性が均一化される。これにより、この電
子源基板を用いて輝度または濃度のばらつきが少ない高
品位な画像表示装置が実現される。

【０２６７】また、通電活性化を行っていないラインに
所定の非選択電位を印加することで、非選択ラインの素
子への電圧印加による消費電力増加を軽減することがで
きる。

【０２６８】また、ライン選択のパルス電位出力開始
を、バッファアンプからの活性化電位のパルス出力の変
化よりも遅れて出力を開始し、ライン選択のパルス出力
を、バッファアンプからの活性化電位のパルス出力より
先に終了することで、バッファアンプからの出カタイミ
ングにばらつきがあっても、その影響を回避できる。

【０２６９】［第６の参考例］ 図３３により本発明の６の参考例である表面伝導型放出
素子の通電活性化装置について説明する。

【０２７０】図３３においても、表面伝導型放出素子基
板７０１は図１の１０１と同じであり、装置全体の動作
や活性化の手順等は第４の参考例とほぼ同様なので説明
を省略する。

【０２７１】第４及び第５の参考例と異なり、第６の参
考例においては、表面伝導型放出素子７０１のライン選
択回路７０２に接続された電流モニタ回路が存在しな
い。その代りに、電位分布発生回路７０８に発生すべき
分布電位値を格納した分布値メモリ７１２を具備し、こ
のデータを制御回路７０６からの指令によって、電位分
布発生回路７０８に転送できるようになっている。この
理由について説明する。

【０２７２】図２７（Ｂ）や図４１の活性化経過時間−
活性化電流の変化に示したように、通電活性化処理中、
素子電流は通電とともに増加し、やがて飽和する。第４
及び 第５の参考例においては、最終的に表面伝導型放出
素子基板１０１上の各素子の素子電流が２ｍＡになるよ
うに、電流モニタ回路で素子電流をモニタしながら通電
活性化処理を行っていた。しかしながら、活性化プロセ
スの再現性が高く活性化経過時間と活性化電流の変化
が、表面伝導型放出素子基板７０１のいずれの素子を活
性化する場合に、ほぼ同じ場合は、電流モニタ回路によ
って活性化進行をモニタしなくても、活性化の通電時間
で活性化終了を判断することが可能である。

【０２７３】本参考例は、このような活性化経過時間で
活性化の終了を判断する活性化方法を行う際、配線抵抗
によりライン方向に生じる電位降下を補償する方法を説
明するものである。

【０２７４】第４及び第５の参考例と同様に、パルス幅
１ミリ秒、パルス周期１０ミリ秒、パルス高１８Ｖの活
性化電圧をパルスを印加し、活性化を行った。この時活
性化素子電流が２ｍＡ／素子得られるように、活性化を
３０分行ったこのとき、図２７（Ｂ）や図４１に示すよ
うな活性化経過時間−活性化電流の変化を３０分、あら
かじめ測定した。そして第４の参考例の（１）（２）式
に従って、ある活性化経過時間における活性化電流値か
ら、電位分布発生回路７０８から出力すべき電圧量を演
算によって求め、分布値補正メモリ７１２に格納した。

【０２７５】分布値補正メモリ７１２は、活性化経過時
間ｔと列方向配線番号１〜ｎでアドレシングされ、対応
した活性化経過時間において、各列方向配線番号１〜ｎ
で発生すべき電位補償値を設定出力値７１０として出力
し、対応する電位分布回路７０８のＤ／Ａコンバータの
値を設定する。これによって、各Ｄ／Ａコンバータには
独立な補償電位量が設定され、ラッチＣＬＫにより全出
力が同期して更新される。

【０２７６】図３４は、分布値補正メモリ７１２に格納
された補正電位値の一例を示すものである。図３４にお
いて、分布値補正メモリ７１２は、活性化経過時間ｔ＝
１分毎の補償電位量を格納した。活性化経過時間ｔ＝０
においては、列方向配線番号１〜ｎの補正電位値はすべ
て０Ｖであり、１分後は、−０．１Ｖから−０．３Ｖ。
２９分後は、−０．５Ｖから−３．０Ｖまでの補償電位
を発生する。即ち、分布値補正メモリ７１２は列方向配
線数ｎ×３０分の補償電位データを格納している。

【０２７７】図３５は、３０分の活性化を行った際に、
活性化の開始１分後と、終了間際の２９分後に素子Ｆ１
〜Ｆｎの両端に印加される電圧分布を示したものであ
る。図３５（ｂ）（ｃ）で横軸は素子番号Ｆ１〜Ｆｎで
あり、素子の位置を示している。縦軸は素子両端の素子
電圧を示している。図３５（ｂ）に示すように、活性化
の、開始直後は前述したように各素子を流れる電流は小
さい。従って電源７０４から印加する活性化電位Ｅａｃ
＝１８Ｖが各素子の端子Ｇｙ１〜Ｇｙｎに印加される。
また活性化電流がほとんど流れていない。また分布値補
正メモリ７１２の各値もほぼ０Ｖで、電位分布発生回路
１０８の設定電流値もほぼ０となり、電位分布発生回路
１０８出力Ｂｙ１〜Ｂｙｎ及びバッファ１０７出力ｓｙ
１〜Ｓｙｎもほぼ０Ｖになる。また図３５（ｃ）に示す
活性化経過時間２９分においては、分布値補正メモリ７
１２の各値が一番大きな補償電位を発生する。これによ
り各素子には一定の印加電圧〜１８Ｖが印加され、活性
化が進行する。

【０２７８】なお、以上の説明に於いては、分布値補正
メモリ７１２は、活性化経過時間ｔ＝１分毎の補償電位
量を格納した。しかしながら活性化経過時間−活性化電
流プロファイルにおいて単位時間における活性化電流の
変化はいつも一定ではないため、実際のプロファイルに
あわせ、分布値補正メモリ７１２をアドレシングする活
性化経過時間ｔの間隔を調整することもできる。即ち、
単位時間における活性化電流の変化が大きい時間領域で
は分布値補正メモリ７１２をアドレシングする活性化経
過時間ｔの間隔を小さくし、単位時間における活性化電
流の変化が小さい時間領域では分布値補正メモリ７１２
をアドレシングする活性化経過時間ｔの間隔を大きくす
ることでメモリの容量を節約し、かつ制御性の高い電圧
補償が実現できる。

【０２７９】以上の各実施形態によれば、表面伝導型放
出素子をマトリックス状に配線した表面伝導型放出素子
基板を通電活性化により製造する際に、配線抵抗と活性
化電流による電位降下の影響で、素子に印加される電圧
に不均一が生じて特性ばらつきが発生する現象を防い
で、多数の表面伝導型放出素子を単純マトリクス配線し
た電子源が均一な電子放出特性を得られるような通電活
性化を実現できる。これにより、この電子源基板を用い
て輝度または濃度のばらつきが少ない高品位な画像表示
装置が実現された。

【０２８０】また、通電活性化を行っていないラインに
所定の非選択電位を印加することで、より制御性が増
し、特に非選択電位を列配線の電位に近づけることによ
って、非選択ラインの素子への電圧印加による消費電力
増加を軽減することができる。

【０２８１】また、ライン選択のパルス電位出力開始
を、列配線電位のパルス出力の変化よりも遅れて出力を
開始し、ライン選択のパルス出力を、列配線電位のパル
ス出力より先に終了することで、電位の出カ（接続）タ
イミングのばらつきの影響を回避できる。

【０２８２】

【発明の効果】以上述べた様に本発明によれば、好適な
電子放出素子を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の参考例の通電活性化装置のブロ
ック図である。

【図２】第１の参考例で使用したライン選択回路を示す
図である。

【図３】第１の参考例で使用した電圧分布発生回路を示
す図である。

【図４】第１の参考例で、ある１ライン上の素子を通電
活性化している駆動例を示す図である。

【図５】第１の参考例で、ある１ライン上の素子を通電
活性化している時の各素子の駆動電圧分布を示す図であ
る。

【図６】本発明の第２の参考例の通電活性化装置のブロ
ック図である。

【図７】第２の参考例で、ある１ライン上の素子を通電
活性化している時の各素子の駆動電圧分布を示す図であ
る。

【図８】本発明の第３の参考例の通電活性化装置のブロ
ック図である。

【図９】第３の参考例である１ライン上の素子を通電活
性化している駆動例を示す図である。

【図１０】第３の参考例で、ある１ライン上の素子を通
電活性化している時の各素子の駆動電圧分布を示す図で
ある。

【図１１】本発明の第１の実施の形態の通電活性化装置
のブロック図である。

【図１２】第１の実施の形態で、ある１ライン上の素子
を通電活性化している駆動例を示す図である。

【図１３】本発明の第２の実施の形態の通電活性化装置
のブロック図である。

【図１４】第２の実施の形態で、ある１ライン上の素子
を通電活性化している駆動例を示す図である。

【図１５】１ライン毎に活性化を完了させ、ラインを進
めていく手順で活性化を行なう場合の制御手順のフロー
図である。

【図１６】本発明の第４の参考例の通電活性化装置のブ
ロック図である。

【図１７】第４の参考例で、ある１ライン上の素子を通
電活性化している駆動例を示す図である。

【図１８】第５の参考例における表面伝導型放出素子の
通電活性化装置のブロック図である。

【図１９】第５の参考例の通電活性化装置で使用したラ
イン選択回路を示す図である。

【図２０】第５の参考例で、表面伝導型放出素子基板の
各端子に印加する駆動電圧波形を示す図である。

【図２１】１ライン毎に活性化を完了させ、ラインを進
めていく手順で活性化を行なう場合の制御手順のフロー
図である。

【図２２】本発明の実施形態あるいは参考例である画像
表示装置の、表示パネルの一部を切り欠いて示した斜視
図である。

【図２３】表示パネルのフェースプレートの蛍光体配列
を例示した平面図である。

【図２４】実施形態で用いた平面型の表面伝導型放出素
子の平面図（ａ），断面図（ｂ）である。

【図２５】平面型の表面伝導型放出素子の製造工程を示
す断面図である。

【図２６】通電フオーミング処理の際の印加電圧波形を
示す図である。

【図２７】通電活性化処理の際の印加電圧波形（ａ），
放出電流Ｉｅの変化（ｂ）を示す図である。

【図２８】実施形態で用いた垂直型の表面伝導型放出素
子の断面図である。

【図２９】垂直型の表面伝導型放出素子の製造工程を示
す断面図である。

【図３０】実施形態で用いた表面伝導型放出素子の典型
的な特性を示すグラフである。

【図３１】実施形態で用いたマルチ電子ビーム源の基板
の平面図である。

【図３２】実施形態で用いたマルチ電子ビーム源の基板
の一部断面図である。

【図３３】実施形態で用いた通電活性化装置のブロック
図である。

【図３４】実施形態で用いたメモリの内容を示す図であ
る。

【図３５】実施形態における活性化の進行を説明する図
である。

【図３６】従来の技術を説明する図である。

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３Ａ】

【図４３Ｂ】課題例を説明する図である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01J 9/02

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 複数の行配線と、前記行配線とともにマ
   トリクスを構成する複数の列配線と、それぞれが前記行
   配線の一つと前記列配線の一つとに接続される複数の電
   子放出素子を有する電子源の製造方法であって、前記複数の行配線の内の選択された行配線に印加する電
   位により前記電子放出素子の一部となる導電部材の第１
   の部分に印加される第１電位と、前記複数の列配線のそ
   れぞれに印加する電位により前記電子放出素子の一部と
   なる前記導電部材の第２の部分に印加される第２電位と
   により、前記選択された行配線に接続される 複数の導電
   部材のそれぞれに電圧を印加する工程を有し、 前記電圧を印加する工程は、 前記選択された行配線に接続される 前記複数の導電部材
   のそれぞれの前記第１の部分における前記第１電位の違
   いによる、前記選択された行配線に接続される複数の導
   電部材のそれぞれに印加される前記電圧の差を緩和する
   ように、前記複数の列配線のそれぞれに印加する電位
   を、前記複数の導電部材のそれぞれの前記第２の部分に
   接続された列配線に流れる電流の変化に応じて変更する
   ことを特徴とする電子源の製造方法。
2. 【請求項２】 前記電圧を印加する工程において、前記
   複数の行配線のうちの選択されていない行配線である非
   選択行配線に、前記複数の列配線のそれぞれに印加され
   る電位との電位差により前記非選択行配線に流れる電流
   を抑制する電位を印加することを特徴とする請求項１に
   記載の電子源の製造方法。
3. 【請求項３】 前記非選択行配線の電位が、前記複数の
   列配線のそれぞれに印加される電位の最大値と最小値の
   間の電位となるように設定されることを特徴とする請求
   項２に記載の電子源の製造方法。
4. 【請求項４】 前記選択される行配線を順次切替えて、
   前記電圧を印加する工程を行うことを特徴とする請求項
   １乃至３のいずれか１項に記載の電子源の製造方法。
5. 【請求項５】 前記選択された行配線に接続される前記
   導電部材への前記電圧を印加する工程を終了した後、前
   記複数の行配線の他の行配線を選択することを特徴とす
   る請求項４に記載の電子源の製造方法。
6. 【請求項６】 前記複数の行配線の内のある行配線を選
   択し、当該選択された行配線に接続される前記導電部材
   に、前記電圧を時間間隔を空けて印加することによって
   前記電圧を印加する工程を行い、前記時間間隔の間に、
   他の行配線を選択して、当該他の行配線に接続される前
   記導電部材に対して前記電圧を印加する工程を行うこと
   を特徴とする請求項４に記載の電子源の製造方法。
7. 【請求項７】 電子源と、該電子源から照射される電子
   によって画像を形成する画像形成部材とを有する画像形
   成装置の製造方法であって、 請求項１乃至６のいずれか１項に記載の電子源の製造方
   法によって電子源を製造する工程と、 前記電子源と前記画像形成部材とを組み合わせる工程
   と、 を有することを特徴とする画像形成装置の製造方法。
8. 【請求項８】 複数の行配線と、前記複数の行配線とと
   もにマトリクスを構成する複数の列配線と、それぞれが
   前記複数の行配線の一つと前記複数の列配線の一つとに
   接続される複数の電子放出素子とを有する電子源の製造
   装置であって、前記複数の行配線のうちの行配線を選択して当該選択さ
   れた行配線に接続された前記電子放出素子の一部となる
   導電部材の第１の部分に電位を印加する行選択手段と、 前記行選択手段による行配線の選択に同期して前記複数
   の列配線のそれぞれに接続された前記電子放出素子の一
   部となる前記導電部材の第２の部分に電位を印加するこ
   とにより、前記行選択手段により選択された行配線に接
   続される複数の導電部材のそれぞれの前記第１の部分と
   前記第２の部分との間に電圧を印加する列電位印加手段
   と、 前記行選択手段により選択された行配線に接続される複
   数の導電部材のそれぞれの前記第１の部分における電位
   の違いによる、前記選択された行配線に接続される前記
   複数の導電部材のそれぞれに印加される前記電圧の差を
   緩和するように、前記列電位印加手段により前記複数の
   列配線のそれぞれに印加する電位を、前 記複数の導電部
   材のそれぞれの前記第２の部分に接続された列配線に流
   れる電流の変化に応じて変更するように制御する制御手
   段とを有する ことを特徴とする電子源の製造装置。
9. 【請求項９】 前記列電位印加手段は、前記行配線と略
   等しい抵抗を有する等価配線抵抗アレイと、所定の電流
   をシンクもしくはソースする制御電流回路とを有するこ
   とを特徴とする請求項８に記載の電子源の製造装置。
10. 【請求項１０】 前記導電部材に流れる電流をモニタす
    る電流モニタ回路を更に有することを特徴とする請求項
    ８又は９に記載の電子源の製造装置。
11. 【請求項１１】 前記電流モニタ回路は、前記導電部材
    それぞれに流れる電流をモニタすることを特徴とする請
    求項１０に記載の電子源の製造装置。
12. 【請求項１２】 前記列電位印加手段は、前記導電部材
    に流れる電流に基づいて、印加する電位を設定すること
    を特徴とする請求項８乃至１１のいずれか１項に記載の
    電子源の製造装置。
13. 【請求項１３】 前記列電位印加手段は、前記導電部材
    に流れる電流値に応じたデジタル値を格納するラッチ回
    路と、該ラッチ回路に格納されたデジタル値を電流値に
    変換するＤ／Ａコンバータとを有することを特徴とする
    請求項８乃至１２のいずれか１項に記載の電子源の製造
    装置。
14. 【請求項１４】 前記行選択手段は、前記選択した行配
    線の両側から電位を印加するものであることを特徴とす
    る請求項８乃至１３のいずれか１項に記載の電子源の製
    造装置。