KR930001554B1 - 다이나믹 반도체 기억장치와 그 구동방법 - Google Patents

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Abstract

내용 없음.

Description

다이나믹 반도체 기억장치와 그 구동방법
제1도는 본 발명의 1실시예에 따른 분할비트선형 dRAM의 주요회로 구성부를 나타낸 도면.
제2도는 데이터독출모드시 제1도에 도시된 분할비트선형 dRAM의 주요부에서 발생되는 주요 전압신호파형을 나타낸 도면.
제3도는 데이터독출모드시 본 발명의 다른 실시예에 따른 분할비트선형 dRAM의 주요부에서 발생되는 주요 전압신호파형을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 타이밍제어회로
BLi,
Figure kpo00001
(i=1, 2, …, m) : 주비트선
DBLij,
Figure kpo00002
(j=1, 2, …, n) : 분할비트선(부비트선)
WL11∼WLn2 : 워드선 BS1∼BSm : 주감지증폭기
DBS11∼DBSmn : 부감지증폭기 F1∼Fn : 부감지증폭기 제어신호선
Figure kpo00003
: 행어드레스 스트로브신호
Figure kpo00004
: 열어드레스 스트로브신호 I/O,
Figure kpo00005
: 입/출력선
[산업상의 이용분야]
본 발명은 다이나믹 반도체 기억장치와 그 구동방법에 관한 것으로, 특히 복수의 주비트선쌍과 주비트선쌍에 대해 대응되는 전송게이트를 매개해서 접속되는 부비트선쌍을 갖춘 분할비트선형 다이나믹 랜덤 억세스 메모리와 그 구동방법에 관한 것이다.
[종래의 기술 및 그 문제점]
대형 디지털 시스템에 대한 높은 실행능력과 신뢰성 향상의 요구가 증대됨에 따라 고집적화된 다이나믹 랜덤 억세스 메모리(이하, "dRAM"이라 칭함)에 관한 기술이 필수불가결한 것으로 되고 있고, 그 최대규모화 dRAM을 제공하기 위한 유용한 기술의 일례로서 분할비트선기법이 제안되고 있는바, 이러한 분할비트선기법에 의하면 칩기판상에 형성된 병렬의 각 비트선쌍의 복수의 부비트선쌍과 결합되고, 또 각 부비트선은 그 부비트선에 접속되고 소정 수의 메모리셀을 갖추게 됨과 더불어 각각의 전송게이트(transfer gate)를 통해 대응되는 주비트선쌍에 접속되어 있다.
여기서, 하나의 메모리셀이 선택되는 경우 그 선택된 메모리셀(이하, 선택메모리셀이라 칭함)이 포함된 부비트선쌍의 전송게이트가 도통상태로 되어 상기 선택메모리셀로부터의 데이터전압이 대응되는 주비트선쌍에 인가되고, 이어 그 주비트선쌍에 제공된 감지증폭기에 의해 그 선택메모리셀의 데이터전압이 증폭되어 입/출력선에 출력되도록 되어 있다.
그런데, 이러한 형태의 dRAM에서는 전원소비의 감소와 데이터 억세스속도의 증가가 어렵다는 문제가 있는 바, 이는 종래의 분할비트선형 dRAM에 의하면 메모리셀로부터 데이터를 독출하거나 그 메모리셀에 데이터를 재저장시킬 때마다 분할비트선보다 수배의 대용량을 갖는 주비트선쌍에서 충전/방전이 일어나게되므로 dRAM에서의 전원소비가 증대되는 한편, dRAM에서 데이터를 읽어내거나 재저장시킬 경우 그 주비트선쌍이 완전히 충전되거나 방전되어 전원전압(Vdd)과 접지전원(Vss)사이의 전위차에 해당되는 최대전위변화 범위의 상한전위 또는 하한전위로 될 때까지 그 주비트선쌍이 그 주비트선에 대해 제공되는 감지증폭기와 대응되는 분할비트선에 결합된 채 유지되어, 그 주비트선상에서의 용량적인 부하가 불필요하게 증가되기 때문에 선택분할비트선에 접속된 메모리셀에 대한 데이터의 재저장동작이 지연되거나 주비트선쌍에 제공되는 감지증폭기에서의 데이터감지동작이 지연되어 dRAM의 고속동작이 악화되고 있다.
여기서, 상기한 문제점에 대해 종래의 분할비트선 구조를 이용하는 16메가비트 dRAM을 예로 들어 설명한다.
이 16메가비트 dRAM에는 2048개의 각 주비트선쌍에 각기 256메모리셀을 갖추고 있는 8개의 분할비트선이 접속되고, 그 주비트선쌍의 용량은 3∼4[PF]인 반면 각 분할비트선의 용량은 0.6∼1[PF]으로 되며, 이러한 dRAM의 기록동작에 대한 1사이클시간이 200[nsec]인 경우 단일의 리프레시동작시간에 분할비트선과 주비트선을 통해 흐르는 충전/방전전류는 76.8㎃로 되고, 여기서 전원전압(Vdd)이 5V이면서 프리차지(precharge)전압이 Vdd/2인 경우에는 분할비트선에서의 소비전류가 15.36[㎃]로 된다. 즉, 주비트선쌍에서는 분할비트선에서 소비되는 전류의 5배에 해당하는 전류가 소비된다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 메모리집적도가 높으면서 전원소비가 적은 새롭게 개선된 다이나믹 반도체 기억장치를 제공하고, 높은 메모리집적도와 낮은 소비전원 및 고속동작이 가능한 새롭게 개선된 분할비트선형 다이나믹 반도체 기억장치를 제공하며, 이러한 다이나믹 반도체 기억장치의 구동방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명에 따른 분할비트선형 다이나믹 반도체 기억장치는 병렬로 배치된 다수의 주비트선쌍과, 이 주비트선쌍에 각각 제공되는 다수의 분할비트선쌍, 이 다수의 분할비트선쌍에 대해 절연적으로 교차되는 병렬의 워드선, 상기 분할비트선쌍과 상기 워드선사이의 교차점에 제공되면서 메모리셀 매트릭스를 이루는 복수의 메모리셀, 상기 분할비트선쌍에 대응되게 접속되는 제1감지증폭기회로, 상기 주비트선쌍에 대응되게 접속되는 제2감지증폭기회로, 상기 분할비트선쌍과 주비트선쌍사이에 접속되어 선택적으로 도통되면서 전송게이트로서 기능하는 제1스위칭 트랜지스터부 및, 상기 주비트선쌍과 상기 제2감지증폭기회로사이에 접속되어 선택적으로 도통되면서 전송게이트로서 기능하는 제2스위칭 트랜지스터부를 구비하여 구성된다.
또, 본 발명에 관한 다이나믹 반도체 기억장치의 구동방법은 선택메모리셀에 기억된 데이터를 주비트선쌍에 전송시키고, 그 주비트선쌍의 전위가 전원전압과 접지전위에 의해 규정되는 최대전위변위 범위보다 좁은 전위변화진동을 갖도록 해서 전원소비의 감소와 데이터의 억세스속도를 향상시키도록 되어 있다.
[작용]
상기와 같은 구성된 본 발명에 따른 다이나믹 반도체 기억장치와 그 구동방법은 전송게이트 제어회로에 특징이 있는 바, 이 전송게이트 제어회로는 데이터독출모드에서 상기 메모리셀중에서 어느 하나의 메모리셀이 선택된 경우, (1) 선택메모리셀이 포함된 선택분할비트선쌍을 대응되는 특정의 주비트선쌍에 전기적으로 접속시켜서 선택메모리셀에 기억된 데이터가 그 특정의 주비트선쌍에 전송되도록 하고, (2) 상기 특정 주비트선쌍이 전원전압(Vdd)과 접지전위(Vss)로 규정되는 최대전위변화 범위의 상한 또는 하한전압을 갖도록 최대전위변화가 이루어지기 이전에 상기 선택분할비트선쌍과 상기 선택메모리셀의 데이터를 증폭시키도록 상기 특정 주비트선쌍에 제공되는 제2감지증폭기회로로부터 상기 특정 주비트선쌍이 전기적으로 분리되도록 상기 제1 및 제2트랜지스터부의 전기적인 상태를 제어해 줌으로써, 상기 특정 주비트선쌍이 최대전위 변화 범위보다 좁은 범위로 결정되는 제한된 전위변동 범위이내에서 진동하는 전위를 갖게 되어 그 특정 주파수선쌍을 통해 흐르는 충전/방전전류의 감소가 보장됨과 더불어 고속의 메모리 억세스동작이 가능하게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 다이나믹 반도체 기억장치로서 채용된 분할비트선형 dRAM의 주요회로 구성부를 나타낸 것으로, 도시되지 않은 칩기판상에는 복수의 주비트선쌍(BLi,
Figure kpo00006
; 1, 2, …, m)이 병렬적으로 배치되는 바, 이 제1도에서는 도면의 간단함을 기하기 위해 제1, 제2, 제m번째 주비트선쌍만이 도시되어 있다.
그리고, 상기 각 주비트선쌍(BLi,
Figure kpo00007
)에는 소정 수의 분할비트선쌍(DBLij,
Figure kpo00008
; j=1, 2, …, n)에 제공되어 있는 바, 이들 분할비트선쌍에 대해서는 이하의 설명에서 "부비트선" 또는 "부비트선쌍"으로 칭하기로 한다.
여기서, 각 부비트선쌍(DBLij,
Figure kpo00009
)은 전송게이트로서 기능하는 예컨대 MOSFET로 구성된 스위칭 트랜지스터를 통해 대응되는 주비트선쌍(BLi,
Figure kpo00010
)에 접속되는 바, 예컨대 제1부비트선쌍(DBL11,
Figure kpo00011
)은 전송게이트로서 기능하는 MOSFET(T111, T112)를 통해 대응되는 주비트선쌍(BL1,
Figure kpo00012
)에 접속되는 한편, 그 MOSFET(T111, T112)의 게이트전극은 다른 주비트선쌍의 부비트선쌍에 제공되는 전송게이트로서 기능하는 MOSFET(T211, T212, …, Tm11, Tm12)의 게이트가 접속된 부비트선쌍 선택신호선(DS1)에 접속되어 있고, 제2부비트선쌍(DBL12,
Figure kpo00013
)은 MOSFET(T121, T122)를 통해 상기 주비트선쌍(BL1, )에 접속되는 한편, 상기 MOSFET(T121, T122)의 게이트전극은 부비트선쌍 선택신호선(DS2)에 접속되어 있으며, 또 제n번째 부비트선쌍(DBL1n,
Figure kpo00014
)은 MOSFET(T1n1, T1n2)를 통해 주비트선쌍(BL1,
Figure kpo00015
)에 접속되는 한편, 상기 MOSFET(T1n1, T1n2)의 게이트전극은 부비트선쌍 선택신호선(DSn)에 접속되어 있고, 이러한 접속관계는 다른 주비트선쌍에도 유사하게 적용되므로 그에 대한 설명은 생략하기로 한다.
상기한 구성에서 1개의 부비트선쌍 선택신호선이 선택된 경우 그 부비트선쌍 선택신호선에 접속된 모든 전송게이트가 도통상태(즉, MOSFET가 도통상태)로 되므로 부비트선쌍 어레이가 대응되는 주비트선쌍에 전기적으로 접속되는 바, 예컨대 부비트선쌍 선택신호선(DS1)이 선택되었다고 하면 전송게이트(T111, T112, T211, T212, …, Tm11, Tm12)가 일제히 도통상태로 되어 부비트선쌍(DBL11,
Figure kpo00016
, DBL21,
Figure kpo00017
, …, DBLm1,
Figure kpo00018
) 어레이가 대응되는 주비트선쌍에 전기적으로 접속된다.
그리고, 상기 각 주비트선쌍에는 감지증폭기(BSi ; i=1, 2, …, m)가 제공되는데, 각 감지증폭기(BSi)는 기본적으로 2개의 MOSFET를 사용하는 통상의 플립플롭회로에 의해 구성되면서 상기 제1도에 도시된 바와 같이 단일의 주감지증폭기 제어신호선(AS)에 접속되므로 그 감지증폭기 제어신호선(AS)에서 인가되는 활성제어신호에 응답해서 일제히 활성화되어 데이터감지동작을 수행하게 된다.
또, 상기 부비트선쌍(DBL,
Figure kpo00019
)에는 병렬의 워드선(WL)이 절연적으로 교차되게 제공되는데, 이 워드선(WL)은 상기 부비트선쌍의 갯수에 대응하는 소정 수의 그룹으로 분할되어 있고, 각 그룹은 소정 수의 워드선(WLj1, WLj2, …)으로 구성되어 대응되는 부비트선, 예컨대 워드선(WL11, WL12, …)은 제1부비트선(DBL11,
Figure kpo00020
, DBL21,
Figure kpo00021
, …, DBLm1,
Figure kpo00022
)에 교차되고 있다.
한편, 상기 부비트선쌍(DBL,
Figure kpo00023
)과 워드선(WL)사이의 교차점에는 메모리셀(M)이 제공되는 바, 예컨대 메모리셀(M111)은 부비트선((DBL11))과 워드선(WL11)사이의 교차점에 제공되고, 메모리셀(M112)은 부비트선(
Figure kpo00024
)과 워드선(WL12)사이의 교차점에 제공되며, 제2부비트선쌍(BL2,
Figure kpo00025
)의 제1부비트선쌍(DBL21,
Figure kpo00026
)에 대해서는 메모리셀(M211)이 부비트선(DBL11)과 워드선(WL11)사이의 교차점에 제공되는 한편, 메모리셀(M212)이 부비트선(
Figure kpo00027
)과 워드선(WL12)사이의 교차점에 제공되어 있다.
여기서, 각 부비트선쌍에는 도시되지 않은 단일의 더미(dummy)셀이 제공되는 바, 각 메모리셀과 더미셀은 주지된 바와같이 1개의 트랜지스터와 1개의 캐패시터로 구성된다.
제1도에서 부비트선쌍(DBLij,
Figure kpo00028
)에 대해서는 감지증폭기(DBS11∼DBSmm ; 이하, 부감지증폭기라 칭함)가 제공되는 바, 제1부감지증폭기(DBS11, DBS21, …, DBSm1) 어레이는 부감지증폭기 제어신호선(F1)에 접속됨과 더불어 그 부감지증폭기 제어신호선(F1)으로부터 인가되는 활성제어신호에 응답해서 일제히 활성상태로 되고, 이와 마찬가지로 제2부감지증폭기(DBS12, DBS22, …, DBSm2) 어레이는 부감지증폭기 제어신호선(F2)에 접속되어 이 부감지증폭기 제어신호선(F2)으로부터 인가되는 활성제어신호에 응답해서 일제히 활성상태로 되며, 제n번째 부감지증폭기(DBS1n, DBS2n, …, DBSmn) 어레이는 부감지증폭기 제어신호선(Fn)에 접속되어 이 부감지증폭기 제어신호선(Fn)으로부터 인가되는 활성제어신호에 응답해서 일제히 활성상태로 된다.
그리고, 각 주비트선쌍(BLi,
Figure kpo00029
)에는 전송게이트로서 기능하는 예컨대 MOSFET로 이루어진 스위칭 트랜지스터(TMi1, TMi2)를 통해 대응되는 주감지증폭기(BSi ; i=1, 2, …, m)가 접속되는 바, 이들 MOSFET의 게이트전극은 주비트선 전송게이트 제어선(TG)에 접속되어 그 주비트선 전송게이트 제어신호(TG)상에 게이트 도통제어신호가 공급되는 경우에 상기 전송게이트(TM)가 일제히 도통상태로 되어 모든 주비트선쌍(BL,
Figure kpo00030
)과 그 주비트선쌍(BL,
Figure kpo00031
)에 대응되는 주감지증폭기(BSi)가 전기적으로 접속되고, 또 각 주감지증폭기(BSi)는 열선택게이트로서 기능하는 MOSFET(TCi1, TCi2)를 통해 입/출력선(I/O,
Figure kpo00032
)에 접속되는데, 이 경우 상기 MOSFET(TCi1, TCi2)의 게이트전극은 상호 접속됨과 더불어 열선택선(CSLi)에 접속되어 있다.
또, 상기 부비트선 전공게이트 제어선(부비트선쌍 선택신호선 ; DS1, DS2, …, DSn)과 주비트선 전송게이트 제어선(TG)은 도시되지 않은 클럭발생기가 포함된 타이밍제어회로(10)에 결합되어 있고, 이 타이밍제어회로(10)은 전송게이트 MOSFET(T111∼Tmn2, TM11∼TMmn)의 게이트도통동작을 제어하기 위해 특정 타이밍에서 특정 게이트제어신호를 발생시키게 된다.
다음에, 상기한 바와 같이 구성된 본 발명에 따른 분할비트선형 dRAM의 데이터독출동작에 관해 제2도를 참조해서 상세히 설명한다.
본 실시예에서는 주비트선쌍과 부비트선쌍의 프리차지전압(Vpc)이 전원전압(Vdd)의 Vdd/2로 설정되어 있고, 이하에서는 메모리셀(M111)이 선택되어 그 선택메모리셀(M111)에 기억된 데이터를 독출하는 경우를 예로들어 설명하기로 한다.
먼저, 초기모드에서 모든 부비트선 전송게이트(T)와 모든 주비트선 전송게이트(TM)는 비도통상태로 되어 있고, 이 상태에서 제2도에 도시된 바와같이 행어드레스 스트로브신호(
Figure kpo00033
)가 t1구간에서 하이레벨로부터 로우레벨로 변화되는 경우 dRAM은 활성상태로 되고, 이 활성기간동안에 도시되지 않은 행어드레스 버퍼가 동작하게 되면서 외부적으로 세트되는 행어드레스가 dRAM의 칩내부에 인가되므로 대응되는 워드선이 선택되는 바, 예컨대 행어드레스가 "1, 1"인 경우에는 워드선(WL11)이 선택되고, 이때 상기 워드선(WL11)의 전위가 접지전위로부터 승압전위(3Vdd/2)로 상승된다.
이어, t2구간에서 부감지증폭기 제어신호선(Fj ; j=1)에 활성제어신호가 입력되는 경우 부비트선쌍(DBL11,
Figure kpo00034
, DBL21,
Figure kpo00035
, …, DBLm1,
Figure kpo00036
)에 제공된 부감지증폭기(DBS11, SBS21, …, DBSm1)가 일제히 활성상태로 되므로 프리차지전압(Vpc)으로 프리차지된 부비트선쌍(DBLi1,
Figure kpo00037
; DBL11,
Figure kpo00038
, DBL21,
Figure kpo00039
, …, DBLm1,
Figure kpo00040
)이 도통상태로 되어 기억된 데이터에 따라 전원전압(Vdd) 또는 접지전위(Vss)로 유지된다.
다음 t3구간에서 부비트선쌍 선택신호선(부비트선 전송게이트 제어선 ; DSj ; j=1)에 활성제어신호가 입력되는 경우, 즉 부비트선쌍 선택신혹선(DS1)의 전위가 접지전위(Vss)로부터 전원전압(Vdd)으로 변화되는 경우에는 상기 부비트선쌍 선택신호선(DSJ ; j=1)에 접속된 전송게이트 MOSFET(T111, T112, T211, T212, …, Tm11, Tm12)가 일제히 도통상태로 됨에 따라 부비트선쌍(DBL11,
Figure kpo00041
, DBL21,
Figure kpo00042
, …, DBLm1,
Figure kpo00043
이 대응도는 주비트선쌍(BLi,
Figure kpo00044
, BL2,
Figure kpo00045
, …, BLm,
Figure kpo00046
)에 전기적으로 접속되므로 각 부비트선쌍의 데이터전위가 대응되는 주비트선쌍(BLi,
Figure kpo00047
)에 전송된다.
또, t3구간에서 주비트선 전송게이트 제어신호선(TG)의 전위가 접지전위(Vss)로부터 전원전압(Vdd)으로 변환되고, 이 전위변화에 따라 전송게이트(TM)가 일제히 도통상태로 되며, 이 t3구간에서 주감지증폭기 제어신호선(AS)의 전위가 접지전위(Vss)로부터 전원전압(Vdd)으로 변화되고, 이 전위변화에 응답해서 주감지증폭기(BS)가 일제히 도통상태로 된다. 이에 따라 각 주비트선쌍(BL,
Figure kpo00048
)에 인가되는 데이터전압이 각 주감지증폭기(BS)에 의해 증폭되므로 각 주비트선쌍(BL,
Figure kpo00049
)의 전위가 전압(Vpc+α 또는 Vpv-α)을 갖도록 증폭된 다음, t4구간에서 부비트선쌍 선택신호선(DS1)과 주비트선 전송게이트 제어선(TG)이 전원전압(Vdd)으로부터 접지전원(Vss)로 변화되므로 상기 전송게이트 MOSFET(T111, T112, T211, T212, …, Tm11, Tm12)가 비도통상태로 됨과 더불어 주전송게이트 MOSFET(TM)도 도통상태로 되어 선택된 부비트선쌍(DBL11,
Figure kpo00050
, DBL21,
Figure kpo00051
, …, DBLm1,
Figure kpo00052
이 대응되는 주감지증폭기(BS)로부터 전기적으로 분리된 부비트선쌍(BL1,
Figure kpo00053
, BL2,
Figure kpo00054
, …, BLm,
Figure kpo00055
)으로부터 전기적으로 분리된다. 이 상태에서 각 주비트선쌍(BLi,
Figure kpo00056
)에서의 프리차지전압(Vpc)의 변회(α)가 전원전압(Vdd)의 약 1/5(=Vdd/5)로 되는 경우 주감지증폭기(BSi)는 그 전위변화를 충분히 감지할 수 있게 되고, 각 주비트선쌍(BLi,
Figure kpo00057
)에서 미소한 전위변화가 이루어지는 경우 즉, 주비트선쌍이 전원전압(Vdd) 또는 접지전원(Vss)중 어느 하나의 전압 전위레벨로 되는 최대전위변화 범위로 그 전위변화가 이루어지기 전에 주비트선쌍이 대응되는 주감지증폭기(BSi)로부터 강제적으로 분리되므로 충전/방전전류 뿐만 아니라 전원소비도 감소시킬 수 있게 되고, 또 선택된 워드선(WL11)에 결합된 메모리셀(M111, M211, …, Mm11)에서의 데이터의 재저장 및 주감지증폭기(BS)에 의한 데이터전압의 랫치동작이 고속으로 수행되므로 dRAM의 감지동작이 향상된다.
이 경우 전위변화(α)가 전원전압(Vdd)의 약 1/10, 즉 Vdd/10로 되더라도 주감지증폭기(BSi)는 그러한 미소전위변화를 효과적으로 감지할 수 있게 된다.
여기서, 상기 전위변화(α)의 절대치 ｜ΔVb｜는 100㎷≤｜Vb｜≤500㎷로 표시할 수 있다.
그리고, 선택된 부비트선쌍(DBL11,
Figure kpo00058
, DBL21,
Figure kpo00059
, …, DBLm1,
Figure kpo00060
)이 주비트선쌍(BL1,
Figure kpo00061
, BL2,
Figure kpo00062
, …, BLm,
Figure kpo00063
)으로부터 전기적으로 분리되는 경우와 상기 주비트선쌍(BL1,
Figure kpo00064
, BL2,
Figure kpo00065
, …, BLm,
Figure kpo00066
)이 주감지증폭기(BS)로부터 전기적으로 분리되는 경우, 상기 주비트선쌍(BL1,
Figure kpo00067
, …, BLm,
Figure kpo00068
)은 도시되지 않은 통상의 프리차지회로에 의해 프리차지동작이 수행되어 프리차지전압(Vpc)에 의한 전위로 복구되는 리프레시동작이 이루어지게 된다.
이어, 제2도에 도시된 바와같이 t5구간에서 열어드레스 스트로브신호(
Figure kpo00069
)가 하이레벨로부터 로우레벨로 변화되면, 도시되지 않은 열어드레스 버퍼가 동작을 개시하게 되면서 외부적으로 열어드레스신호가 칩내에 전송되는데, 메모리셀(M111)이 데이터독출동작의 목적셀로서 선택되어 있으므로 열어드레스가 "1"로 되고, 이 경우에는 제1열선택선(CSL1)이 선택되어 이 열선택선(CSL1)의 전위가 미소한 지연시간을 갖고서 접지전위(Vss)로부터 전원전압(Vdd)으로 상승되는 경우, 열선택게이트(TC11, TC12)가 턴온 또는 도통상태로 되고, 이에 따라 주감지증폭기(BS1)에 랫치된 독출데이터(또는 선택메모리셀(M111)에 기억된 데이터)가 입/출력선(I/O,
Figure kpo00070
)에 전송되어 독출데이터가 출력된다. 이어, 최종적으로 t6구간에서 행어드레스 스트로브신호(RAS)와 열어드레스 스트로브신호(
Figure kpo00071
)가 일제히 논리로우레벨로부터 논리하이레벨로 상승되는 경우(또는
Figure kpo00072
와
Figure kpo00073
)가 하이레벨로 복구되는 경우)에는 선택된 워드선(WL11)과 선택된 열선택선(CSL1)이 리셋트되고, 부비트선쌍(DBL11,
Figure kpo00074
, DBL21,
Figure kpo00075
, …, DBLm1,
Figure kpo00076
)과 주비트선 감지증폭기(BS) 및 입/출력선(I/O,
Figure kpo00077
)이 일제히 프리차지되는데, 이 프리차지동작은 t7구간에서 종료되고, 이와같이 해서 dRAM에 대한 데이터독출동작의 1사이클이 종료된다.
상기한 구성에서 분할비트선형 dRAM에 대한 데이터독출모드시 선택된 특정 메모리셀로부터 기억데이터를 독출해내는 경우에는 주비트선쌍이 전원전압(Vdd)과 접지전원(Vss)에 의해 규정되는 최대전위변화 범위에 상당하는 전위를 갖도록 최대로 진동되기 이전에 상기 주비트선쌍이 전송게이트(TM)와 전송게이트(T111, T211, …, Tm11)수단에 의해 강제적으로 비도통상태로 되므로 주비트선쌍(BL,
Figure kpo00078
)이 부비트선쌍(DBL11,
Figure kpo00079
, DBL21,
Figure kpo00080
, …, DBLm1,
Figure kpo00081
)과 대응되는 주감지증폭기(BS)로부터 일제히 분리된다. 이 경우, 주비트선쌍(BL,
Figure kpo00082
)은 전원전압(Vdd)과 접지전위(Vss)에 의해 규정되는 최대범위보다 좁은 제한된 범위내에서만 그 전위가 변동되어 이 전위변화가 증폭된다. 즉, 각 주비트선쌍의 전위차가 전원전압(Vdd)가 접지전위(Vss)에 의해 규정되는 최대전위차로 되기 이전에 대응되는 주감지증폭기(BS1)와 부감지증폭기(DBS11)의 감지동작이 종료되게 된다. 따라서, 주비트선쌍의 최대전위진동을 방지함으로써 주비트선쌍을 통해 흐르는 충전/방전전류가 감소됨과 더불어 dRAM의 전원소비가 감소되는 바, 예컨대 주감지증폭기와 부감지증폭기의 동작여유와 감도를 고려하여 전위변화(α)를 적정하게 설정함으로써 본 발명에 따른 분할비트선형 dRAM의 전원소비를 종래 분할비트선형 dRAM에서 소비되는 전원의 1/5이하로 감소시킬 수 있고, 더욱이 주비트선쌍의 최대전위진동을 방지함으로써 감지동작을 향상시킬 수 있어 dRAM에 대한 데이터독출시간의 단축을 달성할 수 있게 되는 바, 예컨대 본 발명에 따른 분할비트선형 dRAM에 대한 데이터독출시간은 종래 분할비트선형 dRAM보다 1/2이하로 감소된다.
또, 상기 실시예에서는 dRAM의 재기록모드시 각 주비트선쌍이 전원전압(Vdd)과 접지전위(Vss)에 의해 정의되는 최대범위에 상당하는 전위차를 갖도록 최대전위진동이 이루어진다하더라도 타이밍제어회로(10)의 제어하에 주전송게이트(TM11, TM12, TM21, TM22, …, TMm1, TMm2)와 부전송게이트(T111, T112, T211, T212, …, Tm11, Tm12)가 강제적으로 분리(턴오프)되므로 주비트선쌍(BL,
Figure kpo00083
)이 일제히 부비트선쌍(DBL,
Figure kpo00084
)과 주감지증폭기(BS)로부터 분리되고, 이 경우에도 상기한 바와같이 주비트선쌍(BL,
Figure kpo00085
)의 전위변화진폭이 제한되므로 dRAM의 전원소비를 감소시킬 수 있을 뿐만 아니라 dRAM의 재기록동작이 개선된다.
그리고, 상기한 설명에서는 본 발명에 다이나믹 반도체 기억장치의 특정 실시예에 관해 설명했지만, 본 발명은 상기 실시예에 한정되지 않고 여러 가지로 변형시켜 실시할 수 있는 바, 예컨대 상기 실시예에서는 비트선의 프리차지동작이 행어드레스 스트로브신호(
Figure kpo00086
)의 활성기간중에 실행되고 있지만, 이러한 프리차지동작에 대해서는 제3도에 도시된 바와 같이 행어드레스 스트로브신호(
Figure kpo00087
)의 활성기간후에 수행되도록 할 수도 있고, 이 경우 선택된 메모리셀이 포함된 주비트선쌍(BLi,
Figure kpo00088
)은 행어드레스 스트로브신호(
Figure kpo00089
)가 논리로우레벨로 되는 활성기간동안 독출데이트를 유지하게 되며, 또 프리차지는 행어드레스 스트로브신호(
Figure kpo00090
)가 로우레벨로부터 하이레벨로 변화된 후에 수행된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정되는 의도에서 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와같이 본 발명에 의하면, 메모리의 집적도가 높으면서 전원의 소비가 적고, 고속동작이 가능한 다이나믹 반도체 기억장치와 그 구동방법을 제공할 수 있게 된다.

Claims (16)

  1. (a) 기판상에 병렬로 형성된 다수의 주비트선쌍(BL,
    Figure kpo00091
    )과, (b) 이 다수의 주비트선쌍(BL,
    Figure kpo00092
    )에 각각 제공되는 다수의 부비트선쌍(DBL,
    Figure kpo00093
    ), (c) 이 다수의 부비트선쌍(DBL,
    Figure kpo00094
    )에 절연적으로 교차되어 형성되는 병렬의 워드선(WL), (d) 상기 부비트선쌍(DBL,
    Figure kpo00095
    )과 상기 워드선(WL)사이의 교차점에 제공되어 메모리셀 매트릭스를 이루는 복수의 메모리셀(M), (e) 상기 부비트선쌍(DBL,
    Figure kpo00096
    )에 각각 접속되는 제1감지증폭기회로(DBS), (f) 상기 주비트선쌍(BL,
    Figure kpo00097
    )에 각각 접속되는 제2감지증폭기회로(BS) 및, (g) 전송게이트로서 가능하기 위해 상기 주비트선쌍(BL,
    Figure kpo00098
    )과 상기 부비트선쌍(DBL,
    Figure kpo00099
    )간에 연결된 제1스위칭수단(T), (h) 전송게이트로서 기능하기 위해 상기 주비트선쌍(BL,
    Figure kpo00100
    )과 상기 제2감지증폭기회로(BS)간에 연결된 제2스위칭수단(TM) 및, (i) 독출모드에서 상기 메모리셀(M)중 어느 하나가 선택될 경우, 상기 선택셀을 포함하는 선택부비트선쌍을 상기 선택부비트선쌍과 관련된 주비트선쌍에 전기적으로 연결시킴으로써 상기 선택셀의 저장된 데이터를 상기 선택부비트선쌍과 관련된 주비트선쌍에 전송하고, 상기 주비트선쌍이 최대전위변화를 이루기전에 상기 선택부비트선쌍과 관련된 주비트선쌍에 전송하고, 상기 주비트선쌍이 최대전위변화를 이루기전에 상기 제2감지증폭기회로(BS)와 상기 선택부비트선쌍으로부터 상기 주비트선쌍을 전기적으로 분리하는 방식으로 상기 제1 및 제2스위칭수단(T, TM)의 전기적 상태를 제어하기 위해 상기 제1 및 제2스위칭수단(T, TM)에 연결된 제어수단을 구비하여 구성된 것을 특징으로 하는 다이나믹 반도체 기억장치.
  2. 제1항에 있어서, 상기 제어수단은 상기 선택부비트선쌍의 상기 제1스위칭수단과 상기 주비트선쌍의 상기 제2스위칭수단을 실질적으로 동시에 비도통상태로 하는 것을 특징으로 하는 다이나믹 반도체 기억장치.
  3. 제2항에 있어서, 상기 주비트선쌍의 제한된 전위변화 범위가 최대전위변화 범위의 1/5이거나 그 이하인 것을 특징으로 하는 다이나믹 반도체 기억장치.
  4. 제3항에 있어서, 상기 주비트선쌍의 제한된 전위변화 범위가 최대전위변화 범위의 1/10이거나 그 이하인 것을 특징으로 하는 다이나믹 반도체 기억장치.
  5. 제2항에 있어서, 상기 주비트선쌍의 제한된 전위변화 범위가 100㎷≤｜ΔVd｜≤500㎷로 설정되는 절대치 ｜ΔVb｜를 갖는 것을 특징으로 하는 다이나믹 반도체 기억장치.
  6. 전원전압(Vdd)과 접지전위(Vss)에 의해 동작되는 분할비트선형 다이나믹 반도체 기억장치에 있어서, (a) 복수의 주비트선쌍(BL,
    Figure kpo00101
    )과, (b) 이 복수의 주비트선쌍(BL,
    Figure kpo00102
    )의 각각에 제공되는 분할비트선쌍(DBL,
    Figure kpo00103
    ), (c) 이 분할비트선쌍(DBL,
    Figure kpo00104
    )에 절연적으로 교차되는 워드선(WL), (d) 상기 분할비트선쌍(DBL, DBL)과 상기 워드선(WL)사이의 교차점에 제공되면서 메모리셀 매트릭스를 형성하는 복수의 메모리셀(M), (e) 상기 분할비트선쌍(DBL,
    Figure kpo00105
    )에 각각 접속된 제1감지증폭기회로(DBS), (f) 상기 주비트선쌍(BL,
    Figure kpo00106
    )에 각각 접속된 제2감지증폭기회로(BS), (g) 상기 분할비트선쌍(DBL,
    Figure kpo00107
    )과 상기 주비트선쌍(BL,
    Figure kpo00108
    )사이에 결합되어 선택적으로 도통되면서 전송게이트로 기능하는 제1스위칭 트랜지스터수단(T), (h) 상기 주비트선쌍(BL, BL)과 상기 제2감지증폭기회로(BS)사이에 접속되어 선택적으로 도통되면서 전송게이트로 기능하는 제2스위칭 트랜지스터수단(TM) 및, (i) 상기 제1 및 제2스위칭트랜지스터 수단(T, TM)에 접속되어, 데이터독출모드에서 상기 복수의 메모리셀중 특정한 하나의 메모리셀이 선택셀로서 선택되는 경우 그 선택메모리셀이 포함된 선택분할비트선쌍을 대응되는 특정 주비트선쌍에 전기적으로 접속시킴으로써 상기 선택메모리셀에 기억된 데이터를 상기 특정 주비트선쌍에 전송되도록 함과 더불어, 상기 특정 주비트선쌍이 상기 전원전압(Vdd)과 상기 접지전위(Vss)에 의해 규정되는 최대전위의 상한전압과 하한전압을 갖도록 변화되기 이전에 상기 특정 주비트선쌍에 제공되어 상기 전송된 데이터를 증폭시키는 제2감지증폭기회로(BS) 및 상기 선택부비트선쌍으로부터 상기 특정 주비트선쌍이 전기적으로 분리되도록 상기 제1 및 제2스위칭 트랜지스터수단(T, TM)의 전기적인 상태를 제어해 주는 제어수단을 구비하여 구성된 것을 특징으로 하는 분할비트선형 다이나믹 반도체 기억장치.
  7. 제6항에 있어서, 상기 제어수단이 데이터 재저장모드시 상기 특정 주비트선쌍에서 최대전위변화 범위의 상한전압과 하한전압을 갖도록 최대전위변화가 이루어지기 이전에 상기 특정 주비트선쌍의 상기 제2감지증폭기회로(BS)와 상기 선택된 부비트선쌍으로부터 상기 특정 주비트선쌍이 전기적으로 분리되도록 상기 제1 및 제2스위칭 트랜지스터수단(T, TM)의 전기적인 상태를 제어하도록 된 것을 특징으로 하는 분할비트선형 다이나믹 반도체 기억장치.
  8. 제7항에 있어서, 상기 분할비트선쌍이 각각 제1 및 제2부비트선을 갖추고 있고, 상기 제1스위칭트랜지스터수단(T)은 각기 상기 제1 및 제2부비트선에 접속된 제1 및 제2트랜지스터로 구성된 것을 특징으로 하는 분할비트선형 다이나믹 반도체 기억장치.
  9. 제8항에 있어서, 상기 주비트선쌍이 각각 상기 제1 및 제2트랜지스터를 통해 상기 제1 및 제2부비트선에 접속되는 제1 및 제2주비트선을 갖추고 있는 것을 특징으로 하는 분할비트선형 다이나믹 반도체 기억장치.
  10. 제9항에 있어서, 상기 제2스위칭 트랜지스터수단에는 각각 상기 제1 및 제2주비트선에 결합된 제3 및 제4트랜지스터가 포함된 것을 특징으로 하는 분할비트선형 다이나믹 반도체 기억장치.
  11. 제10항에 있어서, 상기 제1 내지 제4트랜지스터는 상기 제어수단에 결합된 게이트전극을 갖춘 전압제어트랜지스터인 것을 특징으로 하는 분할비트선형 다이나믹 반도체 기억장치.
  12. (a) 다수의 워드선(WL)으로부터 선택메모리셀이 접속된 특정한 워드선을 지정하는 단계와, (b) 상기 선택메모리셀이 포함된 특정의 복수 메모리셀을 갖추고 있는 선택분할비트선쌍에 접속되면서 대응되는 주비트선쌍에 제공되는 감지증폭기회로(BSi)를 활성화시키는 단계, (c) 상기 분할비트선쌍에 제공되는 부전송게이트부(T)를 도통시켜 상기 선택분할비트선쌍을 상기 주비트선쌍에 전기적으로 접속시킴으로써 특정메모리셀에 축적된 데이터전압을 상기 주비트선쌍에 전송시키는 단계, (d) 상기 주비트선쌍에 제공된 주전송게이트부(TM)를 도통상태로 해서 상기 주비트선쌍을 주감지증폭회로에 전기적으로 접속시켜 상기 주감지증폭기회로를 활성화시키는 단계, (e) 상기 각 주비트선쌍이 전원전압(Vdd)과 프리차지전압(Vpc)에 의해 규정되는 최대전위변화 범위의 상한전압과 하한전압을 갖도록 최대전위변화가 이루어지기 이전에, 상기 주감지증폭기회로와 상기 선택분할비트선쌍으로부터 상기 주비트선쌍을 전기적으로 분리시키는 단계 및, (f) 상기 선택메모리셀에 대응되는 특정 주비트선쌍을 지정하여 그 특정 주비트선쌍만을 입/출력선(I/O,
    Figure kpo00109
    )에 전기적으로 접속시킴으로써 상기 선택메모리셀에 기억된 데이터를 상기 입/출력선(I/O,
    Figure kpo00110
    )으로부터 독출하는 단계로 구성된 것을 특징으로 하는 분할비트선형 다이나믹 반도체 기억장치의 구동방법.
  13. 제12항에 있어서, 상기 주비트선쌍이 상기 최대전위변화 범위보다 좁게 되도록 결정되는 제한된 전위변화 범위 이내의 전위진동을 갖도록 함으로써 상기 특정 주비트선쌍을 통해 흐르는 충전/방전류를 감소시킴과 더불어 동작속도가 향상되도록 한 것을 특징으로 하는 분할비트선형 다이나믹 반도체 기억장치의 구동방법.
  14. 제13항에 있어서, 상기 제한된 전위변화 범위가 실제적으로 상기 최대전위변화 범위의 1/5보다 좁거나 같은 것을 특징으로 하는 분할비트선형 다이나믹 반도체 기억장치의 구동방법.
  15. 제14항에 있어서, 상기 제한된 전위변화 범위가 실제적으로 상기 최대전위변화 범위의 1/10보다 좁거나 같은 것을 특징으로 하는 분할비트선형 다이나믹 반도체 기억장치의 구동방법.
  16. 제14항에 있어서, 상기 특정 주비트선쌍의 제한된 전위변화 범위가 100㎷≤｜ΔVb｜≤500㎷로 설정되는 절대치 ｜ΔVb｜를 갖는 것을 특징으로 하는 분할비트선형 다이나믹 반도체 기억장치의 구동방법.
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