JP3080171B2 - 最適化された記憶編成を有するファジィロジックコントローラ - Google Patents
最適化された記憶編成を有するファジィロジックコントローラInfo
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Description
【発明の詳細な説明】 本発明は、請求項１の上位概念に記載のファジィロジ
ックコントローラに関する。
ックコントローラに関する。
この形式のファジィロジックコントローラは例えば、
“A VLSI Fuzzy Logic Controller with Reconfigurabl
e,Cascadable Architecture"（IEEE Journal of Solid
−State Circuits,Vol.25,No.2,1990年４月、第376ない
し381頁）というタイトルのWatanabe著の刊行物から公
知である。その際場合によってはワンチップメモリを有
するファジィロジックコントローラが扱われており、そ
の場合ワンチップメモリは比較的多くの記憶場所、ひい
てはチップ面積を必要とする。
“A VLSI Fuzzy Logic Controller with Reconfigurabl
e,Cascadable Architecture"（IEEE Journal of Solid
−State Circuits,Vol.25,No.2,1990年４月、第376ない
し381頁）というタイトルのWatanabe著の刊行物から公
知である。その際場合によってはワンチップメモリを有
するファジィロジックコントローラが扱われており、そ
の場合ワンチップメモリは比較的多くの記憶場所、ひい
てはチップ面積を必要とする。
そこで本発明の課題は、そのロジックに基づいて最適
化された記憶（メモリ）編成を可能にしかつこれにより
僅かな記憶スペースしか必要でないファジィロジックコ
ントローラを提供することである。この課題は、本発明
によれば、請求項１の特徴部分に記載の構成によって解
決される。
化された記憶（メモリ）編成を可能にしかつこれにより
僅かな記憶スペースしか必要でないファジィロジックコ
ントローラを提供することである。この課題は、本発明
によれば、請求項１の特徴部分に記載の構成によって解
決される。
本発明により得られる利点は殊に、僅かな所要記憶容
量に基づいて、必要とされるメモリがファジィロジック
コントローラの半導体チップ上に問題なく実現可能であ
るという点にある。
量に基づいて、必要とされるメモリがファジィロジック
コントローラの半導体チップ上に問題なく実現可能であ
るという点にある。
請求項２ないし４には、ファジィロジックコントロー
ラの有利な実施例が記載されている。
ラの有利な実施例が記載されている。
次に本発明を図示の実施例につき図面を用いて詳細に
説明する。図中、 第１図は、本発明のファジィロジックコントローラの回
路略図であり、 第2aないし第2d図は、第１図のファジィロジックコント
ローラにおける、入力メンバシップ関数、入力メンバシ
ップ関数に対する番号およびメンバシップ関数の部分を
示す線図であり、 第３図は、種々異なったファジィコントローラに対す
る、入力側の数に依存した、所要記憶場所を表す線図で
ある。
説明する。図中、 第１図は、本発明のファジィロジックコントローラの回
路略図であり、 第2aないし第2d図は、第１図のファジィロジックコント
ローラにおける、入力メンバシップ関数、入力メンバシ
ップ関数に対する番号およびメンバシップ関数の部分を
示す線図であり、 第３図は、種々異なったファジィコントローラに対す
る、入力側の数に依存した、所要記憶場所を表す線図で
ある。
第１図において、入力信号I1…I4に対するｆ＝４の入
力側および出力信号０に対する１つの出力側を有する本
発明のファジィロジックコントローラが示されており、
その際入力側は入力分解能ｅ＝５ビットを有しかつ出力
側は出力分解能ｄ＝５ビットを有する。信号I1に対する
入力側は、バッファ／デコーダ回路BD1の入力側に接続
されており、バッファ／デコーダ回路BD1は出力側に、
入力メモリI1MEMに対する2e＝32のアドレスを発生す
る。入力メモリI1MEMにおいて、入力信号I1の言語値の
番号NIに入力信号I1の入力メンバシップ関数の第１の部
分ZLおよび入力信号I1の入力メンバシップ関数の別の部
分ZHが記憶可能である。その際入力メンバシップ関数の
部分ZLおよびZHの分解能は、ｉ＝３ビットである。その
際入力メモリI1MEMの出力側において取り出し可能な番
号NIはその都度、I1の第１の当該の言語値LVLに対して
は直接、番号マルチプレクサMUX1aの入力側に供給され
かつI1の別の当該の言語値LVHに対する番号はインクリ
メント装置INC1を介して番号マルチプレクサMUX1aの入
力側に供給されかつこのマルチプレクサを通ってその都
度のマルチプレクサ制御信号m1に依存して択一的に調整
デコーダRDECのそれぞれの入力側に通し接続される。第
１図および第2a図が示すように、I1の入力メンバシップ
関数のオーバラップ度がｈ＝２であるとき、別の当該の
言語値LVHの番号はインクリメント装置INC1においてNI
＋１になる。番号マルチプレクサMUX1aはこの場合、１
アウトオブ２マルチプレクサから成りかつマルチプレク
サ制御信号m1はこの場合僅か１ビット幅である。入力メ
モリI1の別の出力側において、入力メンバシップ関数の
第１の部分ZLおよびｈ−１＝１個の別の部分ZHが取り出
されかつメンバシップ関数マルチプレクサMUX1bに供給
される。メンバシップ関数マルチプレクサMUX1bはこの
場合、同様にマルチプレクサ制御信号m1によって制御可
能である１アウトオブ２マルチプレクサから成ってい
る。メンバシップ関数マルチプレクサMUX1bの出力側
は、最小値／最大値回路MINMAXの入力側に接続されてい
る。同様の仕方において、入力信号I1…I4に対する入力
側は、バッファ／デコーダ回路BD2…BD4および入力メモ
リ回路I2MEM…I4MEMを介して、一方においてインクリメ
ント回路INC2…INC4および番号マルチプレクサMUX2a…M
UX4aを通って調整デコーダRDECに接続されておりかつ他
方においてメンバシップ関数マルチプレクサMUX2b…MUX
4bを介して最小値／最大値回路の入力側に接続されてい
る。調整デコーダRDECは大抵、固定配線から成っている
が、フレキシビリティを高めるために、RAMまたはROMな
どの形のメモリから成ることができる。調整デコーダRD
ECを通して、後置接続された出力メモリOMEMに対するア
ドレスの形の出力信号の言語値の番号NOが形成される。
出力マルチプレクサMUXOを用いて、2d＝32の３ビット幅
のメモリ出力側から、５ビット幅のマルチプレクサ制御
信号msによって、その都度順次、３ビット幅の出力信号
が選択されかつ最小値／最大値回路の入力側に供給され
る。ここで入力メモリI1MEMの記憶容量は、入力当た
り、2e＊（ｇ＋ｈ＊ｉ）＝25＊（３＋２＊３）＝288ビ
ットである。出力信号のｋ＝８の言語値の場合、出力メ
モリOMEMの記憶容量は、ｋ＊ｉ＊2d＝８＊３＊25＝768
ビットである。調整デコーダRDECが、冒頭で述べたよう
に、メモリの形において具現されるとき、ｍ＊1S＝３＊
84＝12,288ビットから成る記憶容量が生じ、ただしｍ
は、出力信号のｋ＝８の言語値および入力信号の１＝８
の言語値の分解能を表す。
力側および出力信号０に対する１つの出力側を有する本
発明のファジィロジックコントローラが示されており、
その際入力側は入力分解能ｅ＝５ビットを有しかつ出力
側は出力分解能ｄ＝５ビットを有する。信号I1に対する
入力側は、バッファ／デコーダ回路BD1の入力側に接続
されており、バッファ／デコーダ回路BD1は出力側に、
入力メモリI1MEMに対する2e＝32のアドレスを発生す
る。入力メモリI1MEMにおいて、入力信号I1の言語値の
番号NIに入力信号I1の入力メンバシップ関数の第１の部
分ZLおよび入力信号I1の入力メンバシップ関数の別の部
分ZHが記憶可能である。その際入力メンバシップ関数の
部分ZLおよびZHの分解能は、ｉ＝３ビットである。その
際入力メモリI1MEMの出力側において取り出し可能な番
号NIはその都度、I1の第１の当該の言語値LVLに対して
は直接、番号マルチプレクサMUX1aの入力側に供給され
かつI1の別の当該の言語値LVHに対する番号はインクリ
メント装置INC1を介して番号マルチプレクサMUX1aの入
力側に供給されかつこのマルチプレクサを通ってその都
度のマルチプレクサ制御信号m1に依存して択一的に調整
デコーダRDECのそれぞれの入力側に通し接続される。第
１図および第2a図が示すように、I1の入力メンバシップ
関数のオーバラップ度がｈ＝２であるとき、別の当該の
言語値LVHの番号はインクリメント装置INC1においてNI
＋１になる。番号マルチプレクサMUX1aはこの場合、１
アウトオブ２マルチプレクサから成りかつマルチプレク
サ制御信号m1はこの場合僅か１ビット幅である。入力メ
モリI1の別の出力側において、入力メンバシップ関数の
第１の部分ZLおよびｈ−１＝１個の別の部分ZHが取り出
されかつメンバシップ関数マルチプレクサMUX1bに供給
される。メンバシップ関数マルチプレクサMUX1bはこの
場合、同様にマルチプレクサ制御信号m1によって制御可
能である１アウトオブ２マルチプレクサから成ってい
る。メンバシップ関数マルチプレクサMUX1bの出力側
は、最小値／最大値回路MINMAXの入力側に接続されてい
る。同様の仕方において、入力信号I1…I4に対する入力
側は、バッファ／デコーダ回路BD2…BD4および入力メモ
リ回路I2MEM…I4MEMを介して、一方においてインクリメ
ント回路INC2…INC4および番号マルチプレクサMUX2a…M
UX4aを通って調整デコーダRDECに接続されておりかつ他
方においてメンバシップ関数マルチプレクサMUX2b…MUX
4bを介して最小値／最大値回路の入力側に接続されてい
る。調整デコーダRDECは大抵、固定配線から成っている
が、フレキシビリティを高めるために、RAMまたはROMな
どの形のメモリから成ることができる。調整デコーダRD
ECを通して、後置接続された出力メモリOMEMに対するア
ドレスの形の出力信号の言語値の番号NOが形成される。
出力マルチプレクサMUXOを用いて、2d＝32の３ビット幅
のメモリ出力側から、５ビット幅のマルチプレクサ制御
信号msによって、その都度順次、３ビット幅の出力信号
が選択されかつ最小値／最大値回路の入力側に供給され
る。ここで入力メモリI1MEMの記憶容量は、入力当た
り、2e＊（ｇ＋ｈ＊ｉ）＝25＊（３＋２＊３）＝288ビ
ットである。出力信号のｋ＝８の言語値の場合、出力メ
モリOMEMの記憶容量は、ｋ＊ｉ＊2d＝８＊３＊25＝768
ビットである。調整デコーダRDECが、冒頭で述べたよう
に、メモリの形において具現されるとき、ｍ＊1S＝３＊
84＝12,288ビットから成る記憶容量が生じ、ただしｍ
は、出力信号のｋ＝８の言語値および入力信号の１＝８
の言語値の分解能を表す。
最小値／最大値回路MINMAXは、ｆ＋１個の入力側を有
しており、これらの入力側は、メンバシップ関数マルチ
プレクサMUX1bの出力側および出力マルチプレクサMUXO
の出力側に接続されておりかつ同時に最小値論理結合部
MINの入力側を表している。この最小値論理結合部MINの
出力側は、最大値論理結合部MAXの第１入力側に接続さ
れておりかつ最大値論理結合部の出力信号は、Ｄフリッ
プフロップDFFを介して遅延されかつ引き続いて第１のA
NDゲートA1を介して最大値論理結合部MAXの第２の入力
側に供給されるかまたは第２のANDゲートA2を介してデ
ファジィ回路DFUZに供給される。その際ANDゲートA1は
インバータＩを介して、第２のANDゲートは直接、デフ
ァジィクロック信号tdによって制御される。デファジィ
回路DFUZは例えば、大抵通例の重心方法にしたがって動
作しかつ出力側が出力バッファの入力側に接続されてお
り、出力バッファは、出力信号０および有効出力信号を
確認するための信号0Vを供給する。さらに、本発明のフ
ァジィロジックコントローラは、書き込み／読み出しロ
ジックWLを有しており、このロジックは、信号Ｍによっ
て制御可能でありかつメンバシップ関数の、入力メモリ
I1MEM…I4MEMへの書き込みおよびそれらからの読み出し
並びに出力メモリOMEMへの書き込みを双方向の調整バス
Ｒを介して可能にする。調整選択信号を用いて、入力メ
モリおよび出力メモリの記憶領域はアドレス指定可能で
あり、これにより番号NIおよび出力信号のメンバシップ
関数の他に入力信号のメンバシップ関数の部分ZL,ZHが
書き込みおよび読み出し可能である。制御ユニットCTRL
において、有効入力信号を確認するための信号IVおよび
クロック信号CPから、マルチプレクサ制御信号m1…m4、
出力マルチプレクサに対する制御信号msおよびデファジ
ィクロック信号tdが形成される。
しており、これらの入力側は、メンバシップ関数マルチ
プレクサMUX1bの出力側および出力マルチプレクサMUXO
の出力側に接続されておりかつ同時に最小値論理結合部
MINの入力側を表している。この最小値論理結合部MINの
出力側は、最大値論理結合部MAXの第１入力側に接続さ
れておりかつ最大値論理結合部の出力信号は、Ｄフリッ
プフロップDFFを介して遅延されかつ引き続いて第１のA
NDゲートA1を介して最大値論理結合部MAXの第２の入力
側に供給されるかまたは第２のANDゲートA2を介してデ
ファジィ回路DFUZに供給される。その際ANDゲートA1は
インバータＩを介して、第２のANDゲートは直接、デフ
ァジィクロック信号tdによって制御される。デファジィ
回路DFUZは例えば、大抵通例の重心方法にしたがって動
作しかつ出力側が出力バッファの入力側に接続されてお
り、出力バッファは、出力信号０および有効出力信号を
確認するための信号0Vを供給する。さらに、本発明のフ
ァジィロジックコントローラは、書き込み／読み出しロ
ジックWLを有しており、このロジックは、信号Ｍによっ
て制御可能でありかつメンバシップ関数の、入力メモリ
I1MEM…I4MEMへの書き込みおよびそれらからの読み出し
並びに出力メモリOMEMへの書き込みを双方向の調整バス
Ｒを介して可能にする。調整選択信号を用いて、入力メ
モリおよび出力メモリの記憶領域はアドレス指定可能で
あり、これにより番号NIおよび出力信号のメンバシップ
関数の他に入力信号のメンバシップ関数の部分ZL,ZHが
書き込みおよび読み出し可能である。制御ユニットCTRL
において、有効入力信号を確認するための信号IVおよび
クロック信号CPから、マルチプレクサ制御信号m1…m4、
出力マルチプレクサに対する制御信号msおよびデファジ
ィクロック信号tdが形成される。
有効入力信号を確認するための信号IVが生じるや否
や、４つのメモリI1MEM…I4MEMのそれぞれの入力側にお
ける入力信号I1ないしI4に対する入力側における信号か
ら、０および31の間のアドレスI1A…I4Aが形成される。
第2a図では、例えば、入力信号I1の７つの言語値LV0…L
V6とそれらのメンバシップ関数が図示されている。オー
バラップ度ｈ＝２において、I1＝７に対して、言語変数
LV1およびLV2が該当しかつそれぞれ１つのメンバシップ
値を供給する。したがってこの場合第１の当該の言語値
LVL＝LV1および別の当該の言語値LVH＝LV2である。入力
信号のそれぞれの言語値に対して、所属の入力メンバシ
ップ関数が固有のメモリ領域に記憶されるとすれば、こ
の例では入力信号当たり、入力メモリに対して2e＊ｉ＊
１＝25＊３＊８＝768ビットが必要である。しかし本発
明のファジィロジックコントローラでは、冒頭に説明し
たように、特有のメモリ組織編成に基づいて、大幅に僅
かな記憶場所しか必要でない。このために、第2a図に示
された言語値LV0…LV6は、第2b図に示されているよう
に、番号NIに対応付けられる。その際この対応付けは、
例えば入力信号I1＝０ないし５において言語値LV0が番
号NI＝000をとるように行われる。その理由は、I1＝０
ないし５に対して、言語値LV0の入力メンバシップ関数Z
Iの値は０より大きいからである。相応の仕方で、言語
値LV1ないしLV6も、入力信号I1＝６ないし31に対するｇ
＝３ビットの分解能で番号001…110に対応付けられる。
や、４つのメモリI1MEM…I4MEMのそれぞれの入力側にお
ける入力信号I1ないしI4に対する入力側における信号か
ら、０および31の間のアドレスI1A…I4Aが形成される。
第2a図では、例えば、入力信号I1の７つの言語値LV0…L
V6とそれらのメンバシップ関数が図示されている。オー
バラップ度ｈ＝２において、I1＝７に対して、言語変数
LV1およびLV2が該当しかつそれぞれ１つのメンバシップ
値を供給する。したがってこの場合第１の当該の言語値
LVL＝LV1および別の当該の言語値LVH＝LV2である。入力
信号のそれぞれの言語値に対して、所属の入力メンバシ
ップ関数が固有のメモリ領域に記憶されるとすれば、こ
の例では入力信号当たり、入力メモリに対して2e＊ｉ＊
１＝25＊３＊８＝768ビットが必要である。しかし本発
明のファジィロジックコントローラでは、冒頭に説明し
たように、特有のメモリ組織編成に基づいて、大幅に僅
かな記憶場所しか必要でない。このために、第2a図に示
された言語値LV0…LV6は、第2b図に示されているよう
に、番号NIに対応付けられる。その際この対応付けは、
例えば入力信号I1＝０ないし５において言語値LV0が番
号NI＝000をとるように行われる。その理由は、I1＝０
ないし５に対して、言語値LV0の入力メンバシップ関数Z
Iの値は０より大きいからである。相応の仕方で、言語
値LV1ないしLV6も、入力信号I1＝６ないし31に対するｇ
＝３ビットの分解能で番号001…110に対応付けられる。
オーバラップ度ｈ＝２を有する入力信号I1の入力メン
バシップ関数ZIから、入力信号I1のメンバシップ関数に
おける第１の部分ZLおよび入力信号I1のメンバシップ関
数のｈ−１＝１の別の部分ZHが分解能ｉ＝５ビットで形
成され、その際第１の部分ZLおよび別の部分ZHはオーバ
ラップしていない。その際ZLおよびZHに対する値は、例
えば入力信号I1＝７が、第１の当該言語値LVLを表す言
語変数LV1のメンバシップ関数を用いて形成されかつ例
えば101の値がアドレスI1A＝７において、第2c図に示さ
れているように、第１の部分ZLに対するメモリ領域に書
き込まれるように、対応付けられる。相応に、アドレス
I1A＝７において、別の当該の言語値LVHを表す言語値LV
2を用いて、例えば値010が形成されかつ第2d図に示され
ているように、別の部分ZHに対するメモリ領域に対応付
けられる。したがって、ｈ＝２であるこの例において、
メモリ領域は、第１の部分ZLに対しては、入力信号I1の
入力メンバシップ関数の一定ないし下降する部分によっ
て書き込まれかつ別の部分ZHに対しては、入力信号I1の
入力メンバシップ関数ZIの上昇する部分によって書き込
まれる。一般的な場合、オーバラップ度ｈにおいて、相
応に、メンバシップ関数ZL,ZHの部分に対してｈ個のメ
モリ領域を設けるべきである。当該の言語値LVL,LVHのf
h＝42＝16すべての可能な組み合わせを評価するため
に、常時、番号マルチプレクサ、例えばMUX1a、および
メンバシップ関数マルチプレクサ、例えばMUX1bが対毎
に順次切り換えられ、その結果第１の当該言語値LVLを
表す番号NIおよび別の当該言語値LVHを表す番号NI＋１
が調整デコーダRDECに通し接続される。調整デコーダRD
ECにおいて、これらの番号から、調整デコーダに記憶さ
れている規則によって、出力メモリOMEMに対するアドレ
スの形の出力信号の言語値の番号NOが形成され、出力メ
モリはそれから、入力メモリの場合と類似して、2d＝25
＝32の出力値の１つを出力マルチプレクサMUXOを介して
ｉ＝３の分解能で、最小値論理結合部MINに供給する。
出力マルチプレクサMUXOからの値が同様に最小値論理結
合部に供給される、メンバシップ関数マルチプレクサMU
X1b…MUX4bからの値より小さければ、この値および別の
場合にはその都度のメンバシップ関数マルチプレクサか
らのメンバシップ関数のその都度の値が最大値論理結合
部MAXに供給される。これにより、その都度のメンバシ
ップ関数マルチプレクサの所謂“切断”が行われる。デ
ファジィクロック信号tdは、マルチプレクサMUX1a…MUX
4bがマルチプレクサ制御信号m1…m4によってその都度対
毎に一回切り換えられるまでは零であり、これにより、
第１のANDゲートA1は開放状態にとどまりかつ最大値論
理結合部MAXおよびＤフリップフロップDFFを用いて、32
の出力アドレスの１つに対する出力変数のすべての“切
断された”メンバシップ関数から、最大値が検出されか
つ、デファジィクロック信号td＝１になるや否や、第２
のANDゲートA2を介してデファジィ回路DFUZに供給され
る。このことは、全部で2d＝25＝32の出力アドレスに対
して繰り返されかつこれら32の値から、デファジィ回路
DFUZにおいて例えば大抵通例の重心方法に従って、１つ
の値が求められ、この値は引き続いて、出力バッファBU
Fに伝送されかつ、有効出力信号の確認のための信号0V
が生じるや否や、出力側０において取り出される。
バシップ関数ZIから、入力信号I1のメンバシップ関数に
おける第１の部分ZLおよび入力信号I1のメンバシップ関
数のｈ−１＝１の別の部分ZHが分解能ｉ＝５ビットで形
成され、その際第１の部分ZLおよび別の部分ZHはオーバ
ラップしていない。その際ZLおよびZHに対する値は、例
えば入力信号I1＝７が、第１の当該言語値LVLを表す言
語変数LV1のメンバシップ関数を用いて形成されかつ例
えば101の値がアドレスI1A＝７において、第2c図に示さ
れているように、第１の部分ZLに対するメモリ領域に書
き込まれるように、対応付けられる。相応に、アドレス
I1A＝７において、別の当該の言語値LVHを表す言語値LV
2を用いて、例えば値010が形成されかつ第2d図に示され
ているように、別の部分ZHに対するメモリ領域に対応付
けられる。したがって、ｈ＝２であるこの例において、
メモリ領域は、第１の部分ZLに対しては、入力信号I1の
入力メンバシップ関数の一定ないし下降する部分によっ
て書き込まれかつ別の部分ZHに対しては、入力信号I1の
入力メンバシップ関数ZIの上昇する部分によって書き込
まれる。一般的な場合、オーバラップ度ｈにおいて、相
応に、メンバシップ関数ZL,ZHの部分に対してｈ個のメ
モリ領域を設けるべきである。当該の言語値LVL,LVHのf
h＝42＝16すべての可能な組み合わせを評価するため
に、常時、番号マルチプレクサ、例えばMUX1a、および
メンバシップ関数マルチプレクサ、例えばMUX1bが対毎
に順次切り換えられ、その結果第１の当該言語値LVLを
表す番号NIおよび別の当該言語値LVHを表す番号NI＋１
が調整デコーダRDECに通し接続される。調整デコーダRD
ECにおいて、これらの番号から、調整デコーダに記憶さ
れている規則によって、出力メモリOMEMに対するアドレ
スの形の出力信号の言語値の番号NOが形成され、出力メ
モリはそれから、入力メモリの場合と類似して、2d＝25
＝32の出力値の１つを出力マルチプレクサMUXOを介して
ｉ＝３の分解能で、最小値論理結合部MINに供給する。
出力マルチプレクサMUXOからの値が同様に最小値論理結
合部に供給される、メンバシップ関数マルチプレクサMU
X1b…MUX4bからの値より小さければ、この値および別の
場合にはその都度のメンバシップ関数マルチプレクサか
らのメンバシップ関数のその都度の値が最大値論理結合
部MAXに供給される。これにより、その都度のメンバシ
ップ関数マルチプレクサの所謂“切断”が行われる。デ
ファジィクロック信号tdは、マルチプレクサMUX1a…MUX
4bがマルチプレクサ制御信号m1…m4によってその都度対
毎に一回切り換えられるまでは零であり、これにより、
第１のANDゲートA1は開放状態にとどまりかつ最大値論
理結合部MAXおよびＤフリップフロップDFFを用いて、32
の出力アドレスの１つに対する出力変数のすべての“切
断された”メンバシップ関数から、最大値が検出されか
つ、デファジィクロック信号td＝１になるや否や、第２
のANDゲートA2を介してデファジィ回路DFUZに供給され
る。このことは、全部で2d＝25＝32の出力アドレスに対
して繰り返されかつこれら32の値から、デファジィ回路
DFUZにおいて例えば大抵通例の重心方法に従って、１つ
の値が求められ、この値は引き続いて、出力バッファBU
Fに伝送されかつ、有効出力信号の確認のための信号0V
が生じるや否や、出力側０において取り出される。
例えば入力信号I1が、その入力メンバシップ関数がｈ
＝３のオーバラップ度を有する言語値を有するとすれ
ば、入力メモリI1MEMにおいて、２ビット幅の制御出力
信号m1による１アウトオブ３マルチプレクサの形のメン
バシップ関数マルチプレクサMUX1bの入力メンバシップ
関数のｈ＝３の部分、番号NI＋１並びにNI＋２を形成す
るインクリメント装置INC1および同様２ビット幅のマル
チプレクサ制御信号によって制御可能な１アウトオブ３
マルチプレクサの形の番号マルチプレクサMUX1aに対す
るメモリ領域が必要である。さらに、それぞれの入力信
号が種々異なったオーバラップ度を有しおよび／または
入分解能ｅが出力分解能ｄとは異なっていることも考え
られる。
＝３のオーバラップ度を有する言語値を有するとすれ
ば、入力メモリI1MEMにおいて、２ビット幅の制御出力
信号m1による１アウトオブ３マルチプレクサの形のメン
バシップ関数マルチプレクサMUX1bの入力メンバシップ
関数のｈ＝３の部分、番号NI＋１並びにNI＋２を形成す
るインクリメント装置INC1および同様２ビット幅のマル
チプレクサ制御信号によって制御可能な１アウトオブ３
マルチプレクサの形の番号マルチプレクサMUX1aに対す
るメモリ領域が必要である。さらに、それぞれの入力信
号が種々異なったオーバラップ度を有しおよび／または
入分解能ｅが出力分解能ｄとは異なっていることも考え
られる。
第３図には、最終的に、比較線図において、入力側の
数ｆに依存した必要なメモリ容量Ｓがキロバイトにおい
て図示されている。その際ファジィメモリコントローラ
FMC、メモリとして実現されている調整デコーダを有す
る本発明のファジィロジックコントローラFLC＋RDECお
よび固定配線された調整デコーダを有する本発明のファ
ジィロジックコントローラFLCが比較される。ファジィ
メモリコントローラとは、ｆ＊ｅ＝４＊５＝20の入力ア
ドレスおよびｄ＝５ビットの出力語幅を有するメモリで
あり、そのメモリ容量はこの例では、Ｓ＝ｄ＊ｆ＊ｅ＝
５＊２４＊５＝約５メガビットである。調整デコーダRD
ECがメモリとして実現されているときですら、殊に入力
数が比較的大きい場合、ファジィメモリコントローラFM
Cの場合より数オーダも僅かな所要記憶容量Ｓが示され
ている。調整デコーダが固定配線されているとき、大き
な数の入力に対しても極めて僅かな所要記憶容量が生じ
る。というのは、所要記憶容量Ｓは入力側の数に線形に
のみ依存しているからである。
数ｆに依存した必要なメモリ容量Ｓがキロバイトにおい
て図示されている。その際ファジィメモリコントローラ
FMC、メモリとして実現されている調整デコーダを有す
る本発明のファジィロジックコントローラFLC＋RDECお
よび固定配線された調整デコーダを有する本発明のファ
ジィロジックコントローラFLCが比較される。ファジィ
メモリコントローラとは、ｆ＊ｅ＝４＊５＝20の入力ア
ドレスおよびｄ＝５ビットの出力語幅を有するメモリで
あり、そのメモリ容量はこの例では、Ｓ＝ｄ＊ｆ＊ｅ＝
５＊２４＊５＝約５メガビットである。調整デコーダRD
ECがメモリとして実現されているときですら、殊に入力
数が比較的大きい場合、ファジィメモリコントローラFM
Cの場合より数オーダも僅かな所要記憶容量Ｓが示され
ている。調整デコーダが固定配線されているとき、大き
な数の入力に対しても極めて僅かな所要記憶容量が生じ
る。というのは、所要記憶容量Ｓは入力側の数に線形に
のみ依存しているからである。
固定配線された調整デコーダRDECの場合殊に、僅かな
所要記憶容量に基づいて、ワンチップメモリを有する本
発明のファジィロジックコントローラはそれ自体で製造
可能であるが、従来の多目的コントローラに対する付属
品としても比較的容易に製造可能である。
所要記憶容量に基づいて、ワンチップメモリを有する本
発明のファジィロジックコントローラはそれ自体で製造
可能であるが、従来の多目的コントローラに対する付属
品としても比較的容易に製造可能である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−367940（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/44 G05B 13/02 ＪＩＣＳＴファイル（ＪＯＩＳ) ＣＳＤＢ（日本国特許庁)
Claims (6)
- 【請求項１】ファジィ化のための調整メモリと、調整デ
コーダ（RDEC）と、推論形成のための最小値／最大値回
路（MINMAX）と、該最小値／最大値回路に後置接続され
ているデファジィ回路（DFUZ）とを有するファジィロジ
ックコントローラにおいて、前記調整メモリは、ｆ個の
入力メモリ（I1MEM…I4MEM）および１つの出力メモリ
（OMEM）とから成り、かつそれぞれ入力信号（I1…I4）
は、それぞれのバッファ／デコーダ回路（BD1…BD4）を
介して入力メモリ（I1MEM…I4MEM）のそれぞれの入力側
に供給され、ここにおいて入力信号は入力分解能ｅを有
しかつ前記バッファ／デコーダ回路によってその都度、
それぞれの入力メモリに対する2e個のアドレス（I1A…I
4A）が形成され、かつそれぞれの入力メモリにおいて、
複数の言語値から成るそれぞれの入力信号のその都度任
意に選択可能なアドレス領域に対する番号（NI）および
それぞれのアドレス領域の第１およびｈ−１個のさらな
る入力メンバシップ関数の関数値（ZL,ZH）が記憶され
ており、ここにおいてｈは入力メンバシップ関数（ZI）
のオーバーラップ度を表し、かつその都度、それぞれの
入力信号の、前記選択されたアドレス領域に係わる第１
の言語値（LVL）に対する番号は直接それぞれの番号マ
ルチプレクサ（MUX1a）の入力側に供給されかつ前記選
択されたアドレス領域に該当する別の言語値（LVH）に
対する番号はそれぞれのインクリメント装置（INC1）を
介して前記それぞれの番号マルチプレクサ（MUX1a）の
入力側に供給されかつ該番号マルチプレクサを通って、
その都度のマルチプレクサ制御信号（例えばm1）に依存
して順次、前記調整デコーダ（RDEC）のそれぞれの入力
側に通過スイッチング接続され、かつそれぞれのメンバ
シップ関数マルチプレクサ（MUX1b）に対するその都度
のマルチプレクサ制御信号（例えばm1）に依存して順
次、第１およびｈ−１個の別の入力メンバシップ関数の
関数値（ZL,ZH）が前記最小値／最大値回路の最小値論
理結合部（MIN）に供給されかつ前記調整デコーダにお
いて記憶された規則によって前記入力信号（I1…I4）の
前記当該の言語値に対する番号のなかから、出力信号の
言語値に対する番号（NO）が割当て対応付けられかつ該
番号は、後置接続されている出力メモリ（OMEM）に対す
るアドレスとして用いられ、該出力メモリは前記出力信
号のメンバシップ関数に対する値を含んでおりかつ前記
出力メモリの出力側は出力マルチプレクサ（MUXO）を介
して前記最小値／最大値回路（MINMAX）の前記最小値論
理結合部（MIN）の入力側に接続されている ことを特徴とするファジィロジックコントローラ。 - 【請求項２】オーバラップ度はｈ＝２であり、かつ番号
マルチプレクサ（MUX1a…MUX4a）並びにメンバシップ関
数マルチプレクサ（MUX1b…MUX4b）は１アウトオブ２マ
ルチプレクサの形において構成されておりかつマルチプ
レクサ制御信号（m1…m4）はそれぞれ、僅か１ビット幅
でありかつ前記インクリメント装置（INC1…INC4）にお
いてその都度、それぞれの入力信号（I1）の前記選択さ
れたアドレス領域に該当する第１の言語値（LVL）に対
する番号（NI）から、１の加算によってその都度単に、
それぞれの入力信号（I1）の前記選択されたアドレス領
域に該当する別の言語値（LVH）に対する番号（NI＋
１）が形成される 請求項１記載のファジィロジックコントローラ。 - 【請求項３】最小値／最大値回路は、同時に最小値論理
結合部（MIN）の入力側を表すｆ＋１個の入力側を有し
かつ該最大値論理結合部の出力側は最大値論理結合部
（MAX）の第１の入力側に接続されておりかつ前記最大
値論理結合部の出力信号はＤフリップフロップ（DFF）
を介して遅延されかつ引き続いて第１のANDゲート（A
1）を介して前記最大値論理結合部（MAX）の第２の入力
側に供給されまたは第２のANDゲート（A2）を介してデ
ファジィ回路（DFUZ）に供給される 請求項１または２記載のファジィロジックコントロー
ラ。 - 【請求項４】調整デコーダ（RDEC）はメモリの形におい
て実現されている 請求項１から３までのいずれか１項記載のファジィロジ
ックコントローラ。 - 【請求項５】前記調整メモリと一緒に共通の半導体チッ
プ上に存在する 請求項１から４までのいずれか１項記載のファジィロジ
ックコントローラ。 - 【請求項６】従来の多目的コントローラと一緒に共通の
半導体チップ上に存在する 請求項１から５までのいずれか１項記載のファジィロジ
ックコントローラ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4130212.5 | 1991-09-11 | ||
| DE4130212 | 1991-09-11 | ||
| PCT/DE1992/000540 WO1993005471A1 (de) | 1991-09-11 | 1992-06-30 | Fuzzy logic controller mit optimierter speicherorganisation |
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| Publication Number | Publication Date |
|---|---|
| JPH06510872A JPH06510872A (ja) | 1994-12-01 |
| JP3080171B2 true JP3080171B2 (ja) | 2000-08-21 |
Family
ID=6440359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05504801A Expired - Fee Related JP3080171B2 (ja) | 1991-09-11 | 1992-06-30 | 最適化された記憶編成を有するファジィロジックコントローラ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5422979A (ja) |
| EP (1) | EP0603196B1 (ja) |
| JP (1) | JP3080171B2 (ja) |
| DE (1) | DE59206132D1 (ja) |
| WO (1) | WO1993005471A1 (ja) |
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| EP0675431A1 (en) * | 1994-03-31 | 1995-10-04 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Method for memorizing membership functions in a fuzzy logic processor |
| EP0756229B1 (de) * | 1995-07-28 | 2001-05-30 | Infineon Technologies AG | Verfahren zur Mehrfachnutzung einer Regelbasis in einem Fuzzy-Logic-Coprozessor |
| US5737493A (en) * | 1995-12-11 | 1998-04-07 | Motorola, Inc. | Instruction set for evaluating fuzzy logic rules |
| US6397122B1 (en) | 1996-03-11 | 2002-05-28 | Finn-Power International, Inc. | Apparatus and method therefor of maximizing the production run speed of a sheet fabrication machine |
| DK0814635T3 (da) * | 1996-06-21 | 2003-02-03 | Siemens Audiologische Technik | Høreapparat |
| US7805423B1 (en) | 1999-11-15 | 2010-09-28 | Quest Software, Inc. | System and method for quiescing select data modification operations against an object of a database during one or more structural operations |
| US6834290B1 (en) | 1999-11-15 | 2004-12-21 | Quest Software, Inc. | System and method for developing a cost-effective reorganization plan for data reorganization |
| US7065538B2 (en) | 2000-02-11 | 2006-06-20 | Quest Software, Inc. | System and method for reconciling transactions between a replication system and a recovered database |
| US20020129146A1 (en) | 2001-02-06 | 2002-09-12 | Eyal Aronoff | Highly available database clusters that move client connections between hosts |
| US7231391B2 (en) * | 2001-02-06 | 2007-06-12 | Quest Software, Inc. | Loosely coupled database clusters with client connection fail-over |
| US20040162836A1 (en) * | 2001-02-06 | 2004-08-19 | Eyal Aronoff | System and method for altering database requests and database responses |
| US8060476B1 (en) | 2008-07-14 | 2011-11-15 | Quest Software, Inc. | Backup systems and methods for a virtual computing environment |
| US8046550B2 (en) | 2008-07-14 | 2011-10-25 | Quest Software, Inc. | Systems and methods for performing backup operations of virtual machine files |
| US8135930B1 (en) | 2008-07-14 | 2012-03-13 | Vizioncore, Inc. | Replication systems and methods for a virtual computing environment |
| US8429649B1 (en) | 2008-09-25 | 2013-04-23 | Quest Software, Inc. | Systems and methods for data management in a virtual computing environment |
| US8996468B1 (en) | 2009-04-17 | 2015-03-31 | Dell Software Inc. | Block status mapping system for reducing virtual machine backup storage |
| US9778946B2 (en) * | 2009-08-07 | 2017-10-03 | Dell Software Inc. | Optimized copy of virtual machine storage files |
| US8453145B1 (en) | 2010-05-06 | 2013-05-28 | Quest Software, Inc. | Systems and methods for instant provisioning of virtual machine files |
| US9569446B1 (en) | 2010-06-08 | 2017-02-14 | Dell Software Inc. | Cataloging system for image-based backup |
| US9547562B1 (en) | 2010-08-11 | 2017-01-17 | Dell Software Inc. | Boot restore system for rapidly restoring virtual machine backups |
| US8898114B1 (en) | 2010-08-27 | 2014-11-25 | Dell Software Inc. | Multitier deduplication systems and methods |
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| JPS63113732A (ja) * | 1986-10-31 | 1988-05-18 | Fuji Electric Co Ltd | フアジイ推論演算方法 |
| JPH0786893B2 (ja) * | 1986-11-13 | 1995-09-20 | オムロン株式会社 | ファジィ情報処理装置 |
| US5167005A (en) * | 1988-08-19 | 1992-11-24 | Research Development Corporation Of Japan | Fuzzy computer |
| JPH0256602A (ja) * | 1988-08-23 | 1990-02-26 | Maikomu Kk | ファジー推論装置 |
| JPH02155045A (ja) * | 1988-12-07 | 1990-06-14 | Aputo Instr Kk | 真理値コンバータ |
| CA2054703A1 (en) * | 1989-04-28 | 1990-10-29 | Tsutomu Ishida | Method and apparatus for setting membership functions, and method and apparatus for analyzing same |
| US5184131A (en) * | 1989-07-06 | 1993-02-02 | Nissan Motor Co., Ltd. | A-d converter suitable for fuzzy controller |
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-
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- 1992-06-30 JP JP05504801A patent/JP3080171B2/ja not_active Expired - Fee Related
- 1992-06-30 DE DE59206132T patent/DE59206132D1/de not_active Expired - Fee Related
- 1992-06-30 WO PCT/DE1992/000540 patent/WO1993005471A1/de active IP Right Grant
- 1992-06-30 EP EP92914488A patent/EP0603196B1/de not_active Expired - Lifetime
-
1994
- 1994-03-07 US US08/204,318 patent/US5422979A/en not_active Expired - Lifetime
Also Published As
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|---|---|
| US5422979A (en) | 1995-06-06 |
| EP0603196B1 (de) | 1996-04-24 |
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