JP3072868B2 - 画像処理のラベル付け回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１画面内の２値画像
を、所定のマスクでラスタスキャン方向に走査しなが
ら、注目画素の周囲画素との連結性を主として識別し、
ラベルを求めて付与する画像処理のラベル付け回路に係
り、特に、作業用メモリのメモリ容量の低減、ないしは
発行される仮ラベル（暫定ラベル）の数を低減すること
が可能な画像処理のラベル付け回路に関する。

【０００２】

【従来の技術】近年、マイクロプロセッサ（以降、ＭＰ
Ｕと呼ぶ）等のデジタル処理装置の処理能力の向上によ
り、様々な分野でデジタル処理装置を用いた自動化が図
られている。

【０００３】又、画像処理技術の進歩に伴い、例えば、
工場における部品検査や、医療分野における血球の検
査、細胞診等において、検査対象の画像中の部品の数
や、血球、細胞の数を自動的に計数することが行われる
ようになってきている。

【０００４】所定の画面内の物体の計数のためには、こ
の画面内の、例えば、白、黒、２値の画像の領域の把握
を行わなければならず、このために、この画面内のそれ
ぞれの画素間の連結性を判定しなければならない。例え
ば、１画面内の２値画像を、所定のマスクでラスタスキ
ャン方向に走査しながら、注目画素の周囲画素との連結
性を主として識別し、例えば黒に相当する各領域毎にラ
ベルを求めて付与する処理が行われている。以降、この
ような処理を、画像処理のラベル付けと呼ぶ。

【０００５】このような画像処理のラベル付けによれ
ば、例えば、ラベル付けのなされた各領域毎の面積や、
周囲長さや、主軸モーメントや、主軸角θ等を求めるこ
とが可能である。

【０００６】一般に、画像処理のラベル付けは、次のよ
うな３段階の処理である。

【０００７】Ａ．暫定ラベル付け（暫定ラベル付け画像
データと、暫定ラベルの修正のための変換関係を示す暫
定ラベルテーブルデータとの生成） Ｂ．ラベルテーブル整理 Ｃ．最終ラベル付け（本ラベル付画像データの生成）

【０００８】なお、以降、１画面内でラスタスキャンす
る開始点から終了点（一般的には画面の左端から右端へ
のスキャン）までの１単位を、ラインと呼ぶ。又、前記
ライン中でのスキャン開始点（通常は左端）からの位置
をアドレスと呼ぶ。注目画素のアドレスを、注目アドレ
スと呼ぶ。注目アドレスの次のアドレス（注目アドレス
＋１）は、次注目アドレスと呼ぶ。又、注目画素がある
ライン及びランを、それぞれ、注目ライン、注目ランと
呼ぶ。注目ラインの直前のラインは、前ラインと呼ぶ。

【０００９】なお、ランとは、同一ライン中での同一ラ
ベルの付与された画素列である。又、このようなランが
開始するアドレス及び終了するアドレスを、それぞれ、
始点アドレス、終点アドレスと呼ぶ。

【００１０】なお、暫定ラベルとは、最終的に確定され
るまでのラベルであり、本ラベルとは最終的に確定した
ラベルである。又、注目ランに最初に付与されるラベル
で、次には暫定ラベルに更新されるラベルを仮ラベルと
呼ぶ。過去に発行されたラベル中で最新のラベル（一般
には過去に発行されたラベル中で値が最大のラベル）
を、新ラベルと呼ぶ。

【００１１】前述の画像処理のラベル付けの技術として
は、様々な技術が開示されている。

【００１２】例えば、特開平２−４８７７８では、注目
画素とこれに隣接する画素とからなる一般的な２値マス
クを用いると共に、隣接する画素が属する隣接ランに付
されるラベルを代表するランラベルと、隣接ランが複数
存在している場合に、隣接ランのラベルのうち最も新し
いラベルである連結ラベルとの２値マスク状態を仮ラベ
ル選択制御部にて比較し、正当性を検査してラベル付け
を行うという技術が開示されている。即ち、この技術で
は、注目画素とこれに隣接する画素とからなるマスク内
の画素のみならず、このマスク外の画素のラベルをも用
いて正当性を検査してラベル付けを行うというものであ
る。

【００１３】この特開平２−４８７７８によれば、画像
処理のラベル付け回路における仮ラベル（あるいは暫定
ラベルに相当）付けに際し、この仮ラベルの数（種類）
が大幅に増加してしまい、結果として処理途中で仮ラベ
ルのオーバーフローが発生してしまったり、仮ラベル同
士の連結等を目的とする統合処理部の負担が大きくなっ
てしまったりすることを防止することができる。

【００１４】又、特開昭６２−７７６８７では、暫定ラ
ベル付け画像データ等、画像処理のラベル付け回路にお
ける画像データの構成を、同一ラベルとされる連続画素
の始点座標データと、該連続画素の終点座標データと、
該連続画素のラベル値を記憶する識別子データとにより
構成するという技術が開示されている。

【００１５】この特開昭６２−７７６８７の技術によれ
ば、画像処理のラベル付け回路における作業用メモリ等
のメモリ容量の低減を図ることが可能である。

【００１６】又、特開昭６２−９４７８では、m ×n 画
素のマスクを用いて、ラスタスキャン型の所定の画像中
の各領域へのラベル付けを行うラベリングプロセッサに
おいて、ＭＡＸ・ＭＩＮ型のラベル関係テーブル（本発
明の暫定ラベルテーブルにほぼ相当）を用いることによ
り、作業用メモリへのメモリアクセス回数の低減を図る
という技術が開示されている。

【００１７】このＭＡＸ・ＭＩＮ型のラベル関係テーブ
ルは、テーブルアドレスが変換元ラベルであり、テーブ
ルデータが変換先ラベルであり、各テーブルアドレスへ
は該テーブルアドレスの値よりも小さい値であるテーブ
ルデータのみが書き込まれているものである。

【００１８】又、この特開昭６２−９４７８では、ラベ
ル分離検出部を備え、異なるラベル値である２つの連続
する画素が合流するＪＯＩＮＴ点において、ＭＡＸ・Ｍ
ＩＮ型テーブルのＭＡＸとＭＩＮが等しくないことが検
出された場合には、分離検出フラグをセットするように
している。この分離検出フラグがセットされた場合に
は、ラベル関係テーブルのテーブル変換を繰り返すよう
にして、同一物体であるにも拘らず部分的に異なるラベ
リングが行われ、分離してしまうことを防止するように
している。

【００１９】

【発明が達成しようとする課題】しかしながら、前述の
特開平２−４８７７８には、連結している画素に異なる
ラベルが付与されてしまうという問題がある。

【００２０】図２１は、従来の画像処理のラベル付け回
路のラベル付け経過を示す線図である。

【００２１】この図２１においては、特開平２−４８７
７８によるラベル付けの経過が示されている。即ち、こ
の図２１では、符号Ｇ１から符号Ｇ５へと進むに従っ
て、１画面内の２値画像に対するラベル付けが進行す
る。

【００２２】この図２１において、１画面の画素は、合
計（３×９＝２７）個の画素となっている。又、該図２
１において、×印は、２値のレベルが“１”となってい
る画素を示している。又、数字は仮ラベルあるいは暫定
ラベルを示し、“Ｆ”は２値のレベルが“１”であると
判定され、ラベル付けは保留となっている画素を示す。

【００２３】この図２１において、まず符号Ｇ１では、
３行９列の合計２７画素で構成されている画面の１行目
の符号 g₁ までラベル付けされている。なお、１行目の
画素のラベル付けでは他の行（次の行等）との連結性が
不明であるため、９列目の画素の２値のレベルが“１”
（×）であっても、ラベル付けはされず、“Ｆ”とされ
る。

【００２４】符号Ｇ２では、符号 g₂ までのラベル付け
が完了している。前ライン９列目の画素と注目ラインの
７列目〜９列目の画素に“１”の仮ラベル付けがなされ
ている。又、注目ラインの１列目〜３列目の画素は、
“Ｆ”とされている。

【００２５】符号Ｇ３では、符号 g₃ までのラベル付け
が完了している。この符号Ｇ３の段階では、前記Ｇ２の
段階で“Ｆ”とされた画素の仮ラベルが、３行目の３列
目〜５列目の画素と共に“２”とされている。

【００２６】符号Ｇ４では、符号 g₄ までラベル付けさ
れている。この符号Ｇ４の段階では、１行目及び２行目
で“１”の仮ラベルの画素との連結が判定され、３行目
で３列目〜６列目の画素の仮ラベルが“１”とされてい
る。

【００２７】符号Ｇ５では、全ての画素に対するラベル
付けが完了する。

【００２８】符号Ｇ５で示されるように、当該特開平２
−４８７７８のラベル付けによれば、本来同一のラベル
とされるべき画素に異なるラベルが付与されてしまって
いる。即ち、該符号Ｇ５において、仮ラベル“１”の画
素と仮ラベル“２”の画素とは、共に“１”の仮ラベル
が付与されなければならない。

【００２９】又、特開昭６２−７７６８７では、注目ラ
ンとの連結性を判定していない（これから判定する）前
ラインのランが複数である場合の処理が全く言及されて
おらず、実際の画像処理を行う点で問題を有している。

【００３０】又、前述の特開昭６２−９４７８では、各
画素のラベルの記憶を各画素毎に行っていると推定さ
れ、画像処理のラベル付け回路内部における作業用メモ
リのメモリ容量が多くなってしまうという問題がある。

【００３１】本発明は、前記従来の問題点を解決するべ
くなされたもので、作業用メモリのメモリ容量の低減を
図ることが可能な、画像処理のラベル付け回路を提供す
ることを第１課題とする。

【００３２】あるいは、本発明は、発行される仮ラベル
（暫定ラベル）の数を低減することが可能な、画像処理
のラベル付け回路を提供することを第２課題とする。

【００３３】

【課題を達成するための手段】本発明は、１画面内の２
値画像を、所定のマスクでラスタスキャン方向に走査し
ながら、注目画素の周囲画素との連結性を主として識別
し、ラベルを求めて付与する画像処理のラベル付け回路
において、前記注目画素のラスタスキャン方向の位置を
示すアドレスカウンタと、ラスタスキャン方向ほぼ１ラ
イン分の各ランの始点アドレス、仮ラベル、及び注目ラ
ンと前ラインのランとの非連結性を示す連結フラグを格
納するＦＩＦＯ型の仮ラベルランメモリと、前記アドレ
スカウンタの値と、前記仮ラベルランメモリから順次読
み出される少なくとも１個以上の各ランの始点アドレス
とを比較して、前記注目画素と前ラインのランとの連結
性を判定する連結判定部とを備え、これらを用いて、注
目画素の周囲画素との連結性を判定することにより、前
記第１課題を達成したものである。以降、この発明を第
１発明と呼ぶ。

【００３４】又、１画面内の２値画像を、所定のマスク
でラスタスキャン方向に走査しながら、注目画素の周囲
画素との連結性を主として識別し、ラベルを求めて付与
する画像処理のラベル付け回路において、前記注目画素
のラスタスキャン方向の位置を示すアドレスカウンタ
と、ラスタスキャン方向ほぼ１ライン分の各ランの始点
アドレス、仮ラベル、及び注目ランと前ラインのランと
の非連結性を示す連結フラグを格納するＦＩＦＯ型の仮
ラベルランメモリと、前記アドレスカウンタの値と、前
記仮ラベルランメモリから順次読み出される少なくとも
１個以上の各ランの始点アドレスとを比較して、前記注
目画素に対して左上の左参照ランの暫定ラベルを決定す
る暫定ラベル選択部とを備え、当該ラベル付け回路の次
段の暫定ラベル本ラベル変換処理の負担を減少したこと
により、前記第２課題を達成したものである。以降、こ
の発明を第２発明と呼ぶ。

【００３５】

【作用】本願の第１発明及び第２発明は、注目画素の周
囲画素との連結性を識別するための、既に仮ラベルの付
与された画素を、同一ライン中での同一ラベルが付与さ
れた画素列単位、即ちラン単位に、始点アドレス及び仮
ラベルのＦＩＦＯ型の仮ラベルランメモリに記憶するよ
うにしている。従って、画素単位にラベルを格納する場
合に比べ、作業用メモリのメモリ容量の低減を図ること
ができる。

【００３６】又、このようなＦＩＦＯ型の仮ラベルラン
メモリを用いることにより、注目ラン（注目画素）との
連結性が判定されていない（これから判定する）前ライ
ンのランが複数であっても、適切な連結判定を行うこと
ができる。

【００３７】なお、注目ランとの連結性が判定されてい
ない（これから判定する）前ラインのランの数は、ラス
タスキャン方向のほぼ１ライン分のランの数であるが、
これは常に一定ではない。従って、仮ラベルランメモリ
に記憶できるランの数、即ち該仮ラベルランメモリの記
憶容量は、ラスタスキャン方向のほぼ１ライン分のラン
の数のピークを考慮して決定する。

【００３８】なお、本願第１発明及び第２発明では、入
力される２値画像のラベル“０”の部分（背景部分）
は、仮ラベル“０”のランとして前記仮ラベルランメモ
リに書き込む。これにより、前記仮ラベルランメモリに
書き込まれるランのデータの構成は、始点アドレスと仮
ラベルとの構成、即ち、終点アドレスが不要となってい
る。更に、このような始点アドレスと仮ラベルとのデー
タ構成によれば、ランの連結性の判定や、ラベルの決定
の処理をより単純にすることができる。

【００３９】又、本願第１発明では、ＦＩＦＯ型の仮ラ
ベルランメモリを用いると共に、注目画素のラスタスキ
ャン方向の位置を示すアドレスカウンタの値との比較に
より、該注目画素と前ラインのランとの連結性を判定す
る際、該仮ラベルランメモリから順次読み出される少な
くとも１個以上のランの始点アドレスと比較するように
している。例えば、前記仮ラベルランメモリから順次読
み出される２個のランの始点アドレスと、前記アドレス
カウンタの値とを比較して注目画素の連結性を判定する
ようにした場合には、前ラインの２個のランとの連結性
を判定することができる。あるいは、前記仮ラベルラン
メモリから順次読み出される３個あるいはそれ以上のラ
ンの始点アドレスとアドレスカウンタの値とを比較して
注目画素との連結性を判定する場合には、該注目画素と
前ラインの３個のランあるいはそれ以上のランとの連結
性を判定することができる。

【００４０】なお、前述の特開昭６２−７７６８７で
も、座標の比較により連結を判定しているが、比較され
る座標が本発明とは異なっており、このため、比較する
手段の構成も異なっており、前述の本発明の作用効果は
ない。

【００４１】なお、本願の第２発明は、特に、前述のよ
うに注目画素に対して前ラインの複数のランの連結性を
判定した際の、注目画素に対して左上の欄の暫定ラベル
を決定することができるようになっている。従って、こ
の発明によれば、当該ラベル付け回路において次段の暫
定ラベル本ラベル変換処理の負担を減少することが可能
である。

【００４２】図１は、本発明の要旨を示すブロック図で
ある。

【００４３】本発明の画像処理のラベル付け回路は、主
に、アドレスカウンタ１１b と、ラベル決定回路１０
と、仮ラベルランメモリ１４とにより構成されている。
又、前記仮ラベルランメモリ１４から順次読み出される
各ランの始点アドレスを一時的に記憶するために、右参
照レジスタ１６と、必要に応じて、中参照レジスタ２２
と、左参照レジスタ１７とを備える。

【００４４】前記アドレスカウンタ１１b は、注目画素
のラスタスキャン方向の位置をカウントする。

【００４５】前記仮ラベルランメモリ１４は、ラスタス
キャン方向のほぼ１ライン分の各ランの始点アドレス、
仮ラベル、及び注目ランと前ラインのランとの非連結性
を示す連結フラグを格納するＦＩＦＯ型のメモリであ
る。なお、この仮ラベルランメモリのレコード数は、少
なくとも、１ライン中に発生すると予想されるラン数の
ピークを考慮して決定される。

【００４６】前記右参照レジスタ１６と、中参照レジス
タ２２と、左参照レジスタ１７とは、それぞれ、アドレ
ス及びラベルが記憶される。又、前記仮ラベルランメモ
リ１４から読み出されたランのアドレス及びラベルは、
順に、右参照レジスタ１６、中参照レジスタ２２、左参
照レジスタ１７をシフトしていく。

【００４７】前記ラベル決定回路１０は、主に、連結判
定部１０a と、ラベル決定部１０bとにより構成されて
いる。

【００４８】例えば本願の第１発明として、注目画素と
前ラインのランとの連結性を判定する場合には、連結判
定部１０a を、少なくとも右参照レジスタ１６のアドレ
ス、必要に応じて中参照レジスタ２２のアドレス及び左
参照レジスタ１７のアドレスと、前記アドレスカウンタ
１１b の値とを比較する。

【００４９】従って、このような本願の第１発明によれ
ば、作業用メモリである仮ラベルランメモリ１４へのラ
ベル等の書き込みはラン毎となっているので、画素毎と
した場合に比べ、記憶容量を減少することができる。
又、本発明によれば、ラベル決定回路１０で行われる比
較処理は、アドレスカウンタ１１b に対して、仮ラベル
ランメモリ１４から順次読み出されるランの始点アドレ
スを比較するというものであり、前述の特開昭６２−７
７６８７の始点アドレスと終点アドレスの如く１個のラ
ンに２種類のアドレスがあって、複数のランの２種類の
アドレスを比較することに比べて、比較的容易に行うこ
とができる。従って、この場合には、より効果的に仮ラ
ベルあるいは暫定ラベルを決定することができる。

【００５０】又、例えば本願の第２発明として、まず、
連結判定部１０a は、右参照レジスタ１６のアドレス
と、中参照レジスタ２２のアドレスと、左参照レジスタ
１７のアドレスと、アドレスカウンタ１１b とを比較し
て、注目画素あるいは右参照ランと、中参照ランあるい
は左参照ランが連結するか判定する。この判定で、連結
有りとされた場合には、ラベル決定部１０b は、右参照
レジスタ１６のラベル、中参照レジスタ２２のラベル、
あるいは左参照レジスタ１７のラベルのうち、連結有り
とされたランのラベル同士を比較して、場合によって
は、中参照ランや左参照ランのラベルをも変更する。

【００５１】このような本願の第２発明のラベル付け回
路によれば、当該ラベル付け回路の次段の暫定ラベル本
ラベル変換処理の負担を減少することができる。

【００５２】なお、図２は、注目画素と、注目ランと、
注目ラインと、前ラインと、右参照ランと、中参照ラン
と、左参照ランとの関係を説明するための線図である。

【００５３】この図２において、注目画素１は、ライン
i 且つアドレスj の画素である。なお、このラインi 及
びアドレスj は、それぞれ、注目ラインあるいは注目ア
ドレスである。

【００５４】又、右参照ランは、始点アドレスが（j ＋
１）以上で、且つ、前ライン（i −１）中で、始点アド
レスが最小のランである。この図２では、右参照ラン
は、前ライン（i −１）のラベル“６”のランである。

【００５５】中参照ランは、始点アドレスがj 以下で、
且つ、前ライン（i −１）中で始点アドレスが最大のラ
ンである。この図２では、中参照ランは、前ライン（i
−１）のラベル“０”のランである。

【００５６】左参照ランは、前記中参照ランの左隣のラ
ンである。図２では、左参照ランは、前ライン（i −
１）のラベル“５”のランである。

【００５７】なお、右参照ランの始点アドレス、中参照
ランの始点アドレス、及び左参照ランの始点アドレス
等、それぞれのランの始点アドレスを、単にランのアド
レスとも呼ぶ。

【００５８】なお、仮ラベルランメモリ１４でラン毎に
暫定ラベルへの書替え有無を示す連結フラグを備えるよ
うにした場合には、後述する本発明の実施例で詳細に説
明するように、暫定ラベル決定をより効果的に行うこと
ができる。

【００５９】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００６０】図３は、本発明の第１実施例の全体ブロッ
ク図である。

【００６１】この図３に示される如く、本実施例の画像
処理のラベル付け回路は、処理部として主に、画素デー
タ入力部１１と、連結判定部１２と、連結ラベル比較部
１３と、仮ラベル選択部１９と、暫定ラベル１選択部２
０と、暫定ラベル２選択部２４とにより構成されてい
る。

【００６２】又、本実施例の画像処理のラベル付け回路
は、カウンタあるいはレジスタとして主に、新ラベルカ
ウンタ１８と、前注目ラン仮ラベルレジスタ２５と、注
目ランレジスタ２１と、右参照ランレジスタ１６と、中
参照ランレジスタ２２と、左参照ランレジスタ１７と、
外部出力レジスタ２３とにより構成されている。

【００６３】又、本実施例の画像処理のラベル付け回路
は、メモリあるいはテーブルとして主に、仮ラベルラン
メモリ１４と、暫定ラベルテーブル１５とにより構成さ
れている。

【００６４】なお、この図３において、矢印の付された
波線は画素データの流れを示し、矢印の付された実線は
アドレスの流れを示し、矢印の付された間隔の大きい破
線はラベルの流れを示し、矢印の付された太線はフラグ
の流れを示し、矢印の付された間隔の細かい破線は制御
信号の流れを示す。

【００６５】以下、これらの構成要素の説明を、図４〜
図１２を用いてより詳細に説明する。

【００６６】図４は、前記第１実施例の画素データ入力
部のブロック図である。

【００６７】この図４において、画素データ入力部１１
は、変化点検出回路１１a と、始点アドレスレジスタ１
１b と、アドレスカウンタ１１cとを備えている。

【００６８】画像処理のラベル付けが開始されると、ラ
スタスキャン方向に走査される１画面内の２値画像の各
画素が、順次入力端子Ｔ１から入力される。即ち、この
入力端子Ｔ１からは、走査された各画素の２値（“０”
であるか“１”であるか、即ち“白”であるか“黒”で
あるか）の値が入力される。

【００６９】なお、入力端子Ｔ1 から入力される２値画
像は、以降の説明では、背景が“０”（あるいは
“白”）であるとする。

【００７０】前記変化点検出回路１１a は、入力端子Ｔ
１から入力される画素の値（２値）が前回入力された画
素の値と異なる場合に、変化点信号ＣＤＦを出力する。

【００７１】前記アドレスカウンタ１１b は、入力端子
Ｔ１から入力された画素のラスタスキャン方向（通常は
水平方向）の位置をカウントする。即ち、該アドレスカ
ウンタ１１b は、各ラインの走査の前にリセットされて
値が“０”となり、この後、各ラインの終了点まで、入
力端子Ｔ１から画素が入力される毎にカウントアップ
（値を“１”だけ増加）していく。なお、該アドレスカ
ウンタ１１b の値は、注目画素アドレスＡＣＴとして読
み出される。

【００７２】前記始点アドレスレジスタ１１c は、注目
ランの始点アドレスを保持する。即ち、該始点アドレス
レジスタ１１c は、前記変化点検出回路１１a から変化
点信号ＣＤＦが入力されると、このときの前記アドレス
カウンタ１１b の値が書き込まれる。なお、注目画素の
レベルが“１”（×）の場合のみ、該始点アドレスレジ
スタ１１c の値は、始点アドレスＡＳとして読み出され
る。

【００７３】図５は、前記第１実施例の連結判定部１２
のブロック図である。

【００７４】該連結判定部１２では、注目画素と、中参
照ランあるいは右参照ランとの連結の有無を判定する。
該連結判定部１２は、主に、中参照ラン比較器１２a
と、右参照ラン比較器１２b とにより構成されている。

【００７５】前記中参照ラン比較器１２a は、前記注目
画素アドレスＡＣＴと、後述する中参照ランアドレスＡ
Ｃとを比較して、注目画素と中参照ランとが連結有りと
判定された場合には、中参照ラン連結信号ＣＡＣを出力
する。

【００７６】前記右参照ラン比較器１２b は、前記注目
画素アドレスＡＣＴと、後述する右参照ラン始点アドレ
スとを比較して、注目画素と右参照ランとの連結の有無
を判定する。該右参照ラン比較器１２b は、注目画素と
右参照ランとが連結すると判定した場合には、右参照ラ
ン連結信号ＣＡＲを出力する。

【００７７】図６〜図８は、全体として前記第１実施例
の連結ラベル比較部のブロック図となる。

【００７８】これら図６〜図８に示されるように、連結
ラベル比較部１３は、主に、前注目ラン仮ラベル比較器
１３a と、中参照ランラベル比較器１３b と、右参照ラ
ンラベル比較器１３c と、仮ラベル選択判定器１３d
と、新ラベルカウンタ制御器１３e と、暫定ラベルテー
ブル制御器１３f と、注目ラン連結フラグ制御器１３g
と、新ラベル接続フラグ制御器１３h と、注目ラン連結
フラグ１３i と、新ラベル接続フラグ１３j と、暫定ラ
ベル１選択判定器１３k と、暫定ラベル２選択判定器１
３m とを備えている。

【００７９】まず図６において、前記前注目ラン仮ラベ
ル比較器１３a は、後述する新ラベルカウンタ１８が出
力する新ラベルＬＮと、後述する前注目ラン仮ラベルレ
ジスタ２５が出力する仮ラベルＬＢとを比較して、仮ラ
ベル一致信号ＣＬＴを出力する。

【００８０】前記中参照ランラベル比較器１３b は、後
述する新ラベルＬＮと、後述する中参照ランレジスタ２
２が出力する中参照ランラベルＬＣとを比較して、中ラ
ベル一致信号ＣＬＣを出力する。

【００８１】前記右参照ランラベル比較器１３c は、後
述する仮ラベル選択部１９が出力する仮ラベルＬＴと、
後述する右参照ランレジスタ１６が出力する右参照ラン
ラベルＬＲとを比較して、右ラベル一致信号ＣＬＲを出
力する。

【００８２】図７において、前記仮ラベル選択判定器１
３d 、前記新ラベルカウンタ制御器３e 、前記暫定ラベ
ルテーブル制御器１３f は、それぞれ所定の処理（図１
３〜図１９を用いて、総括的に後述する）を行って、そ
れぞれ、仮ラベル選択信号ＣＬＴ、新ラベルカウンタ制
御信号ＣＬＮ、暫定ラベルテーブル制御信号ＣＺＴを出
力する。

【００８３】前記注目ラン連結フラグ制御器１３g は、
所定の制御条件（図１３〜図１９を用いて、総括的に後
述する）に従って、前記注目ラン連結フラグ１３i のセ
ットないしはリセットを行う。なお、該注目ラン連結フ
ラグ１３i の状態は、注目ラン連結フラグ信号ＣＦＣと
して出力される。又、この注目ラン連結フラグ信号ＣＦ
Ｃによる連結フラグを用いることにより、連結性をより
効果的に判定できる。

【００８４】前記新ラベル接続フラグ制御器１３h は、
所定の制御条件（図１３〜図１９を用いて、総括的に後
述する）に従って、前記新ラベル接続フラグ１３j のセ
ットないしはリセットを行う。なお、該新ラベル接続フ
ラグ１３j の状態は、新ラベル接続フラグ信号ＣＦＮと
して出力される。

【００８５】図８において、前記暫定ラベル１選択判定
器１３k 、暫定ラベル２選択判定器１３m は、それぞれ
所定の処理（図１３〜図１９を用いて、総括的に後述す
る）を行って、それぞれ暫定ラベル１選択信号ＣＺ１、
暫定ラベル２選択信号ＣＺ２を出力する。

【００８６】図９は、本第１実施例の、仮ラベル選択部
１９、注目ランレジスタ２１、前注目ラン仮ラベルレジ
スタ２５、仮ラベルランメモリ１４の周辺のブロック図
である。

【００８７】この図９に示されるように、仮ラベル選択
部１９は、前記仮ラベル選択判定器１３d が出力する仮
ラベル選択信号ＣＬＴに従って、後述する新ラベルカウ
ンタ１８が出力する新ラベルＬＮ、後述する右参照ラン
レジスタ１６が出力する右参照ランラベルＬＲ、あるい
は後述する左参照ランレジスタ１７が出力する左参照ラ
ンラベルＬＬのいずれか１のラベルを選択して、これを
仮ラベルＬＴとして出力する。

【００８８】前記注目ランレジスタ２１は、前記始点ア
ドレスレジスタ１１cが出力する始点アドレスＡＳと、
前記仮ラベル選択部１９が出力する仮ラベルＬＴと、前
記注目ラン連結フラグ１３i が出力する注目ラン連結フ
ラグ信号ＣＦＣとを保持するレジスタである。該注目ラ
ンレジスタ２１は、後述する仮ラベルランメモリ１４に
格納する前の現在注目しているランの、アドレス、ラベ
ル、及び連結フラグを保持する。

【００８９】なお、該注目ラン連結フラグ制御器１３g
は、注目ランが参照ランに連結していると判定された場
合に、注目ラン連結フラグ１３i をセットする。

【００９０】前記前注目ラン仮ラベルレジスタ２５は、
前記注目ランレジスタ２１が出力するラベルを保持し
て、これを仮ラベルＬＢとして出力する。即ち、該前注
目ラン仮ラベルレジスタ２５は、現在注目しているラン
の１つ前のランに付けられた仮ラベルを保持するレジス
タである。

【００９１】前記仮ラベルランメモリ１４は、ＦＩＦＯ
型のメモリであり、前記図４の変化点検出回路１１a か
ら変化点信号ＣＤＦが出力される毎に、前記注目ランレ
ジスタ２１から出力される各ランの始点アドレス、連結
フラグ及び前記前注目ラン仮ラベルレジスタ２５が出力
する仮ラベルＬＢを順次格納する。なお、該仮ラベルラ
ンメモリ１４から読み出されるランのデータは、前ライ
ンランアドレスＡ２、前ラインラン仮ラベルＬ２、前ラ
インラン連結フラグＦ２とする。

【００９２】図１０は、本第１実施例の、前記右参照ラ
ンレジスタ、前記暫定ラベル１選択部、前記中参照ラン
レジスタ、前記左参照ランレジスタ、前記暫定ラベル２
選択部、前記外部出力レジスタの周辺のブロック図であ
る。

【００９３】この図において、前記右参照ランレジスタ
１６は、注目画素の走査が進むに従って、前記アドレス
カウンタ１１b から出力される注目画素アドレスＡＣＴ
の値が、当該右参照ランレジスタ１６に保持されている
ランの始点アドレスの値より“１”だけ小さくなると、
右参照ランとなるべきランのデータを前記仮ラベルラン
メモリ１４から読み出してこれを保持する。なお、前記
仮ラベルランメモリ１４から読み出された前ラインラン
アドレスＡ２及び前ラインラン連結フラグＨ２は、それ
ぞれアドレスあるいはフラグとして該右参照ランレジス
タ１６に書き込まれるが、該仮ラベルランメモリ１４か
ら読み出された前ラインラン仮ラベルＬ２は、まず後述
する暫定ラベルテーブル１５を用いて所定の暫定ラベル
を求め、これを当該右参照ランレジスタ１６のラベルに
書き込む。

【００９４】なお、このように注目画素アドレスＡＣＴ
の値が右参照ランアドレスＡＲの値より“１”だけ小さ
い値となったときには、データが失われないように、Ｆ
ＩＦＯ型メモリである仮ラベルランメモリ１４からの読
み出し直前に、前記外部出力レジスタ２３に保持されて
いるランのデータは、出力端子Ｔ２あるいはＴ３から外
部に読み出され、前記左参照ランレジスタ１７に保持さ
れているランのデータは、前記外部出力レジスタ２３に
シフトされ、前記中参照ランレジスタ２２に保持されて
いるランのデータは、前記左参照ランレジスタ１７にシ
フトされ、前記右参照ランレジスタ１６に保持されてい
るランのデータは、前記中参照ランレジスタ２２へシフ
トされる。

【００９５】なお、このシフトの際、中参照ランレジス
タ２２のラベルとしては、暫定ラベル１選択部２０の出
力が書き込まれる。該暫定ラベル１選択部は、前記暫定
ラベル１選択判定器１３k が出力する暫定ラベル１選択
信号ＣＺ１に従って、前記右参照ランレジスタ１６が出
力する右参照ランラベルＬＲ、あるいは前記仮ラベル選
択部１９が出力する仮ラベルＬＴ、あるいは後述する新
ラベルカウンタ１８が出力する新ラベルＬＮのいずれか
１つのラベルを選択する。

【００９６】又、前記シフトの際、前記外部出力レジス
タ２３に書き込まれるランのラベルは、前記暫定ラベル
２選択部２４が選択したラベルである。該暫定ラベル２
選択部２４は、前記暫定ラベル２選択判定器１３m が出
力する暫定ラベル２選択信号ＣＺ２に従って、前記左参
照ランレジスタ１７が出力する左参照ランラベルＬＬ、
あるいは前記右参照ランレジスタ１６が出力する右参照
ランラベルＬＲとのいずれか１つのラベルを選択する。

【００９７】図１１は、本第１実施例に用いられる暫定
ラベルテーブルに関するブロック図である。

【００９８】この図１１に示される暫定ラベルテーブル
１５は、連結したラベルの相互関係を格納したテーブル
である。即ち、ラベルの異なるランの連結の発生が検出
されると、この暫定ラベルテーブル１５に、連結したこ
れらランのラベルの相互関係が書き込まれる。又、連結
しているランのラベルの統合の際等には、この暫定ラベ
ルテーブル１５の値が読み出される。この暫定ラベルテ
ーブル１５の読み出しは、仮ラベルに対して暫定ラベル
を読み出すというものである。

【００９９】なお、この暫定ラベルテーブル１５へのラ
ベルの相互関係の格納は、前記暫定ラベルテーブル制御
器１３f が出力する暫定ラベルテーブル制御信号ＣＺＴ
に従って行われる。

【０１００】図１２は、本第１実施例の新ラベルカウン
タに関するブロック図である。

【０１０１】この新ラベルカウンタ１８は、１画面のラ
ベル付けの開始前に値が“１”にリセットされる。この
後、新ラベルが付与される毎に、それぞれの新ラベルの
付与の後、前記新ラベルカウンタ制御器１３e が出力す
る新ラベルカウンタ制御信号ＣＬＮに従ってカウントア
ップされる。なお、該新ラベルカウンタ１８の値は、新
ラベルＬＮとして出力される。

【０１０２】図１３〜図１６は、本第１実施例での処理
内容毎の画素パターンの分類を示す線図である。

【０１０３】図１３では、注目画素に変化が有り、且
つ、右参照ラン及び中参照ランに変化がない画素パター
ンa のグループが示されている。図１４では、注目画素
に変化がなく、且つ、中参照ランに変化がある画素パタ
ーンb のグループが示されている。図１５には、注目画
素が変化し、且つ、中参照ランが変化するという、注目
画素と中参照ランとの同時変化の画素パターンc のグル
ープが示されている。図１６には、注目画素の真上、即
ち前ラインの注目アドレスの中参照ラン中の画素が
“１”から“０”へと変化する画素パターンx のグルー
プが示されている。

【０１０４】なお、以下の説明では、各構成要素及び各
データを次の略称で示す。又、メモリやレジスタには、
アドレス部とラベル部とフラグ部とを有するものがある
が、［アドレス］、［ラベル］、［フラグ］というよう
に、それぞれの部分を示す。

【０１０５】（１）仮ラベルランメモリ：ＴＭＰＭＥＭ アドレス、ラベル、フラグを有する。前記図９の仮ラベ
ルランメモリ１４に相当する。

【０１０６】（２）暫定ラベルテーブル：ＺＬＴＢＬ 前記図１１の暫定ラベルテーブル１５に相当するテーブ
ル内のデータ。該暫定ラベルテーブルからの暫定ラベル
の読み出しは、次式のように表わす。 ＺＬ［暫定ラベル］＝ＺＬＴＢＬ［仮ラベル］ …（１）

【０１０７】（３）注目ランレジスタ：ＡＲＵＮＲＧ アドレス部、ラベル部、フラグ部を有する。前記図９の
注目ランレジスタ２１に相当する。

【０１０８】（４）右参照ランレジスタ：ＲＲＵＮＲＧ アドレス部、ラベル部、フラグ部を有する。前記図１０
の右参照ランレジスタ１６に相当する。

【０１０９】（５）左参照ランレジスタ：ＬＲＵＮＲＧ アドレス部、ラベル部を有する。前記図１０の左参照ラ
ンレジスタ１７に相当する。

【０１１０】（６）新ラベルカウンタ：ＮＥＷＬＡＢ 前記図１２の新ラベルカウンタ１８に相当する。

【０１１１】（７）アドレスカウンタ：ＡＤＲＣＮＴ 前記図４のアドレスカウンタ１１b に相当する。

【０１１２】（８）画素データ：ＰＩＸ 前記図４の入力端子Ｔ１から入力される注目画素に相当
する。なお、ＰＩＸ［アドレス］として、所定の注目ア
ドレスの注目画素を示す。

【０１１３】（９）前注目ラン仮ラベルレジスタ：ＴＭ
ＰＬＲＧ ラベル部のみを有する。前記図９の前注目ラン仮ラベル
レジスタ２５に相当する。

【０１１４】（１０）中参照ランレジスタ：ＣＲＵＮＲ
Ｇ アドレス部、ラベル部を有する。前記図１０の中参照ラ
ンレジスタ２２に相当する。

【０１１５】（１１）連結フラグ：ＡＴＦＬＡＧ 前記図７の注目ラン連結フラグ１３i に相当する。

【０１１６】（１２）新ラベル接続フラグ：ＮＬＦＬＡ
Ｇ 前記図７の新ラベル接続フラグ１３j に相当する。

【０１１７】（１３）外部出力レジスタ：ＯＵＴＲＧ アドレス部とラベル部とを有する。前記図１０の外部出
力レジスタ２３に相当する。

【０１１８】以下、図１３〜図１６に示されるそれぞれ
の画素パターン及びこれらの画素パターンに対応する処
理を説明する。

【０１１９】まず、図１３の画素パターンa のグループ
において、画素パターン a₁ は、注目画素が“０”から
“１”へと変化し、且つ、“ＣＲＵＮＲＧ［ラベル］＝
０”である。この画素パターン a₁ において、まず、次
式に示される処理が行われる。

【０１２０】 ＴＭＰＬＲＧ＝ＡＲＵＮＲＧ［ラベル］ （注目ランレジスタの仮ラベルを前注目ラン仮ラベルレジスタへ書き込む） ＴＭＰＭＥＭ［アドレス］＝ＡＲＵＮＲＧ［アドレス］ ＴＭＰＭＥＭ［ラベル］＝ＴＭＰＬＲＧ ＴＭＰＭＥＭ［フラグ］＝ＡＲＵＮＲＧ［フラグ］ …（２）

【０１２１】この後、次式が成立する場合には、後述す
る画素パターン x₂ の処理を行う。

【０１２２】 if（ＡＤＲＣＮＴ＝ＣＲＵＮＲＤ［アドレス］） …（３）

【０１２３】成立しない場合には、連結フラグをセット
する。

【０１２４】ＡＴＦＬＡＧ＝１ …（４）

【０１２５】画素パターン a₂ は、注目画素が“０”か
ら“１”へと変化し、且つ、“ＣＲＵＮＲＧ［ラベル］
≠０”である場合である。この画素パターン a₂ では、
前記（２）式の処理を行った後、仮ラベル選択部の選択
信号をＣＲＵＮＲＧ［ラベル］にセットする。

【０１２６】画素パターン a₃ は、注目画素が“１”か
ら“０”へと変化し、且つ“ＣＲＵＮＲＧ［ラベル］＝
０”である場合である。この画素パターン a₃ では、前
記（２）式の処理を行った後、連結フラグのリセット
等、次式に示される処理を行う。

【０１２７】 ＡＴＦＬＡＧ＝０ if（ＴＭＰＬＲＧ＝ＮＥＷＬＡＢ then ＮＥＷＬＡＢ＋＋ ＮＬＦＬＡＧ＝０ …（５）

【０１２８】なお、上記（５）式中のＮＥＷＬＡＢ＋＋
は、ＮＥＷＬＡＢのインクリメント（値を“１”だけ増
加する）することを示す。

【０１２９】画素パターン a₄ は、注目画素が“１”か
ら“０”へと変化し、且つ、“ＣＲＵＮＲＧ［ラベル］
≠０”である場合である。この画素パターン a₄ では、
前記（２）式の処理を行った後、次式に示されるような
処理を行う。

【０１３０】 if（ＣＲＵＮＲＧ［ラベル］＝ＮＥＷＬＡＢ） then ＮＬＦＬＡＧ＝１ …（６）

【０１３１】図１４の画素パターンb のグループにおい
て、まず画素パターン b₁ は、注目画素が“０”のまま
で、且つ、中参照ランが“０”から“１”へと変化する
場合である。この画素パターン b₁ では、次式に示され
る処理を行う。

【０１３２】 if（ＲＲＵＮＲＧ［フラグ］＝０） then （暫定ラベル１選択の選択信号をＮＥＷＬＡＢにセットする） …（７）

【０１３３】 ＯＵＴＲＧ［アドレス、ラベル、フラグ］ ＝ＬＲＵＮＲＧ［アドレス、ラベル、フラグ］ ＬＲＵＮＲＧ［アドレス、ラベル、フラグ］ ＝ＣＲＵＮＲＧ［アドレス、ラベル、フラグ］ ＣＲＵＮＲＧ［アドレス、ラベル、フラグ］ ＝ＲＲＵＮＲＧ［アドレス、ラベル、フラグ］ ＲＲＵＮＲＧ［アドレス］＝ＴＭＰＭＥＭ［アドレス］ ＺＬＴＢＬ［ラベル］＝ＴＭＰＭＥＭ［ラベル］ ＲＲＵＮＲＧ［ラベル］＝ＺＬＴＢＬ［ラベル］ ＲＲＵＮＲＧ［フラグ］＝ＴＭＰＭＥＭ［フラグ］ …（８）

【０１３４】なお、上記（８）式におけるＯＵＴＲＧ、
ＬＲＵＮＲＧ、ＣＲＵＮＲＧへの書き込みは、それぞ
れ、アドレス部、ラベル部、フラグ部全てが同時に行わ
れる。即ち、前記暫定ラベル２選択部２４では左参照ラ
ンレジスタ１７（ＬＲＵＮＲＧ）のラベルが選択され、
前記暫定ラベル１選択部２０では右参照ランレジスタ１
６（ＲＲＵＮＲＧ）のラベルが選択される。

【０１３５】画素パターン b₂ は、注目画素が“１”の
ままであり、且つ、中参照ランが“０”から“１”へと
変化する場合である。この画素パターン b₂ では、ＲＲ
ＵＮＲＧ［フラグ］の値に従って、次のような処理が行
われる。

【０１３６】（１）画素パターン b₂ で、ＲＲＵＮＲＧ
［フラグ］＝０の場合 if（ＡＴＦＬＡＧ＝１） then （暫定ラベル１選択の選択信号をＮＥＷＬＡＢにセットする） （仮ラベル選択の選択信号をＮＥＷＬＡＢにセットする） ＡＴＦＬＡＧ＝０（連結フラグリセット） else （暫定ラベル１選択の選択信号を仮ラベルへセットする）…（９）

【０１３７】この後、前記（８）式に示される処理を行
う。

【０１３８】（２）画素パターン b₂ で、ＲＲＵＮＲＧ
［フラグ］＝１の場合 if（ＡＴＦＬＡＧ＝１） then （仮ラベル選択の選択信号をＲＲＵＮＲＧ［ラベル］にセットする ） ＡＴＦＬＡＧ＝０（連結フラグリセット） else if（仮ラベル＜ＲＲＵＮＲＧ［ラベル］） then （暫定ラベル１選択の選択信号を仮ラベルにセットする） ＺＬＴＢＬ｛ＲＲＵＮＲＧ［ラベル］｝＝仮ラベル （これは暫定ラベルテーブルへの書き込み） else （仮ラベル選択を行って、これをＲＲＵＮＲＧ［ラベル］へ 書き込む） （暫定ラベル２選択を行って、これをＲＲＵＮＲＧ［ラベル ］へ書き込む） if （ＮＬＦＬＡＧ＝１） then ＺＬＴＢＬ｛ＬＲＵＮＲＧ［ラベル］｝＝ＲＲＵＮＲ Ｇ［ラベル］ …（１０）

【０１３９】この後、前記（８）式の処理を行う。

【０１４０】画素パターン b₃ は、注目画素が“０”の
ままであり、且つ中参照ランが“１”から“０”へと変
化する場合である。この画素パターン b₃ では、前記
（８）式に示される処理を行う。

【０１４１】画素パターン b₄ は、注目画素が“１”の
ままであり、且つ、中参照ランが“１”から“０”へと
変化する場合である。この画素パターン b₄ では、前記
（８）式の処理を行う。

【０１４２】図１５の画素パターンc のグループにおい
て、まず画素パターン c₁ は、注目画素が“０”から
“１”へと変化し、且つ中参照ランが“０”から“１”
へと変化する場合である。この画素パターン c₁では、
前記（２）式の処理を行った後、次式に示されるような
一連の処理を行う。

【０１４３】 if（ＲＲＵＮＲＧ［フラグ］＝０） then （暫定ラベル１選択の選択信号をＮＥＷＬＡＢにセットする） （仮ラベル選択の選択信号をＮＥＷＬＡＢにセットする） else （仮ラベル選択の選択信号をＲＲＵＮＲＧ［ラベル］にセットする） …（１１）

【０１４４】この後、前記（８）式の処理を行う。

【０１４５】画素パターン c₂ は、注目画素が“０”か
ら“１”へと変化し、且つ、中参照ランが“１”から
“０”へと変化する場合である。この画素パターン c₂
では、前記（２）式の処理を行った後、仮ラベル選択の
選択信号をＣＲＵＮＲＧ［ラベル］にセットする。

【０１４６】この後、前記（８）式の処理を行う。

【０１４７】画素パターン c₃ は、注目画素が“１”か
ら“０”へと変化し、且つ、中参照ランが“０”から
“１”へと変化する場合である。この画素パターン c₃
では、前記（２）式の処理を行った後、連結フラグのリ
セット等、次式に示されるような処理が行われる。

【０１４８】 ＡＴＦＬＡＧ＝０ if（ＴＭＰＬＲＧ＝ＮＥＷＬＡＢ） then ＮＥＷＬＡＢ＋＋ if（ＲＲＵＮＲＧ［フラグ］＝０） then （暫定ラベル１選択の選択信号をＮＥＷＬＡＢにセットする） …（１２）

【０１４９】この後、前記（８）式の処理を行う。

【０１５０】前記画素パターン c₄ は、注目画素が
“１”から“０”へと変化し、且つ、中参照ランが
“１”から“０”へと変化する場合である。この画素パ
ターン c₄ では、前記（２）式の処理を行った後、次式
に示されるような処理が行われる。

【０１５１】 if（ＣＲＵＮＲＧ［ラベル］＝ＮＥＷＬＡＢ） then ＮＬＦＬＡＧ＝１ …（１３）

【０１５２】この後、前記（８）式の処理を行う。

【０１５３】図１６の画素パターンx のグループにおい
て、まず画素パターン x₁ は、注目画素の真上の画素、
即ち前ラインの中参照ランでの注目アドレスの画素が
“１”から“０”へと変化し、且つ、注目画素は“０”
のままである場合である。この画素パターン x₁ の場合
は、次のような処理が行われる。

【０１５４】 if（ＴＭＰＬＲＧ＝ＮＥＷＬＡＢ） then ＮＥＷＬＡＢ＋＋ ＮＬＦＬＡＧ＝０ …（１４）

【０１５５】画素パター x₂ は、注目画素の真上の画
素、即ち前ラインの中参照ランでの注目アドレスの画素
が“１”から“０”へと変化し、且つ、注目画素が
“０”から“１”へと変化する場合である。この画素パ
ターン x₂ の場合には、次に示す処理が行われる。

【０１５６】 （仮ラベル選択の選択信号をＬＲＵＮＲＧ［ラベル］にセットする） …（１５）

【０１５７】図１７及び図１８は、本第１実施例の１画
素当りの動作を示すフローチャートである。

【０１５８】本実施例は、前記図３の全体図や、前記図
４〜図１２のブロック図に示される通り、複数の部分で
構成されており、互いに独立して動作するものもあり、
互いに並行動作するものもある。前記図１７及び図１８
のフローチャートは、このような本実施例の動作を、１
画素に着目して描かれている。又、これら図１７及び図
１８に示される処理は、前記図４の入力端子Ｔ1 から画
素が入力される毎に起動される。

【０１５９】この図１７において、まずステップ１０４
では、前記図４の入力端子Ｔ１から、注目画素となる次
の画素を入力する。又、前記図４のアドレスカウンタ１
１bをインクリメントする。

【０１６０】ステップ１０６では、ステップ１０４で入
力された今回の画素と同様に前回入力された画素とを比
較することにより、前記図４の変化点検出回路１１a
は、今回の注目画素が変化点であるか判定する。変化点
である場合には、次のステップ１０８へ進み、変化点で
ない場合には図１８のステップ１３０へ進む。

【０１６１】ステップ１０８では、前記図５の右参照ラ
ン比較器１２b において、アドレスカウンタＡＤＲＣＮ
Ｔと、右参照ランレジスタＲＲＵＮＲＧとについて、次
式が成立するか判定する。

【０１６２】 ＡＤＲＣＮＴ＋１＝ＲＲＵＮＲＧ …（１６）

【０１６３】上記（１６）式が成立する場合は、ステッ
プ１１４へと進み、不成立の場合にはステップ１１０へ
と進む。

【０１６４】ステップ１１０では、前記図５の中参照ラ
ン比較器１２a において、アドレスカウンタＡＤＲＣＮ
Ｔと中参照ランレジスタＣＲＵＮＲＧとについて、次式
が成立するか判定する。

【０１６５】 ＡＤＲＣＮＴ＝ＣＲＵＮＲＧ …（１７）

【０１６６】上記（１７）式が成立する場合にはステッ
プ１１６へ進み、不成立の場合はステップ１１８へと進
む。

【０１６７】ステップ１１４では、前記図１５を用いて
前述した該当する画素パターン c₁ 〜 c₄ に対応する処
理を行う。

【０１６８】ステップ１１６では、前記図１６を用いて
前述した画素パターンx₂ に対応する処理を行う。

【０１６９】ステップ１１８では、前記図１３を用いて
前述した該当する画素パターン a₁ 〜 a₄ に対応する処
理を行う。

【０１７０】これらステップ１１４、１１６、１１８を
終了すれば、これら図１７及び図１８に示される処理を
全て終了する。

【０１７１】前記ステップ１０６で変化点ではないと判
定された場合には、図１８のフローチャートに示される
処理が行われる。

【０１７２】この図１８において、まずステップ１３０
では、前記図５の右参照ラン比較器１２b において、ア
ドレスカウンタＡＤＲＣＮＴと右参照ランレジスタＲＲ
ＵＮＲＧとについて、次式が成立するか判定する。

【０１７３】 ＡＤＲＣＮＴ＋１＝ＲＲＵＮＲＧ …（１８）

【０１７４】上記（１８）式が成立する場合はステップ
１４０へ進み、不成立の場合はステップ１３２へと進
む。

【０１７５】ステップ１３２では、前記図５の中参照ラ
ン比較器１２a において、アドレスカウンタＡＤＲＣＮ
Ｔと中参照ランレジスタＣＲＵＮＲＧとについて、次式
が成立するか判定する。

【０１７６】 ＡＤＲＣＮＴ＝ＣＲＵＮＲＧ …（１９）

【０１７７】上記（１９）式が成立する場合はステップ
１４２へ進み、不成立の場合にはステップ１４４へと進
む。

【０１７８】ステップ１４０では、前記図１４を用いて
前述した該当する画素パターン b₁ 〜 b₄ に対応する処
理を行う。

【０１７９】ステップ１４２では、前記図１６を用いて
前述した画素パターンx₁ に対応する処理が行われる。

【０１８０】なお、図１７及び図１８におけるＡＤＲＣ
ＮＴ、ＲＲＵＮＲＧ［アドレス］、ＣＲＵＮＲＧ［アド
レス］は、それぞれ、前記図４〜図１２における、注目
画素アドレスＡＣＴ、右参照ランアドレスＡＲ、中参照
ランアドレスＡＣに相当する。

【０１８１】前記ステップ１４０あるいは１４２の後に
は、これら図１７及び図１８に示される処理を全て終了
する。

【０１８２】図１９は、本第１実施例のラベル付け経過
を示す線図である。

【０１８３】この図１９は、前記図２１の従来のラベル
付け経過に対応して作成されている。

【０１８４】この図１９において、符号×、Ｆ、１〜２
は、前記図２１の同符号のものと同一のである。

【０１８５】又、本第１実施例では、“Ｆ”とされた画
素を含むランの連結フラグがセットされる。従って、連
結フラグのセットの有無の判定でそのランとその前ライ
ンのランとの連結の有無をすみやかに判定できる。

【０１８６】この図１９において、符号Ｅ１からＥ５へ
と進むに従って、３行９列の画面の各画素へのラベル付
けが進行する。又、この図１９での符号Ｅ３までのラベ
ル付け経過は、図２１のＧ３までの経過と同じである。

【０１８７】この図１９において、符号Ｅ４では、符号
e₄ までのラベル付けが完了している。本実施例によれ
ば、注目ランの他のランへの連結性が判定され、注目ラ
ンのラベルが連結先のラベルとなった場合には、該注目
ランに連結している更に別のランのラベルもこれに合せ
て修正される。従って、この符号Ｅ４の段階では、連結
されている全ての画素に共通の仮ラベル“１”が付与さ
れている。従って、符号Ｅ５で示される最終段階におい
ても、連結している全ての画素には同一の仮ラベル
“１”が付与されている。

【０１８８】従って、本第１実施例によれば、発行され
る仮ラベルの数を低減することができる。又、本実施例
のＦＩＦＯ型の仮ラベルランメモリ（作業用メモリ）の
構成は、アドレス部とラベル部とフラグ部のみであり、
構成要素が少なく、メモリ容量の低減を図ることができ
る。

【０１８９】図２０は、本発明の第２実施例のブロック
図である。

【０１９０】この図２０に示されるラベル付け装置に
は、前記第１実施例と同一のラベル付け回路６０を備え
ている。又、この第２実施例のラベル付け装置は、イメ
ージメモリ６２と、暫定ラベル付きランデータ格納メモ
リ６４と、暫定ラベル本ラベル変換回路６６と、本ラベ
ル付きランデータ格納メモリ７０と、ランドット変換回
路７２とを備えており、最終的にラベル付きドット画像
７４を出力する。

【０１９１】前記イメージメモリ６２は、１画面分の２
値のドット画像を記憶するメモリである。前記暫定ラベ
ル付きランデータ格納メモリ６４は、前記ラベル付け回
路６０が出力するランアドレスとランラベルとで構成さ
れた暫定ラベル付きランデータを格納する。即ち、該暫
定ラベル付きランデータ格納メモリは、前記図１０の外
部出力レジスタ２３から出力端子Ｔ２、Ｔ３を介して出
力されるデータが格納される。

【０１９２】前記暫定ラベル本ラベル変換回路６６は、
前記ラベル付け回路６０の暫定ラベルテーブルを参照し
ながら、前記暫定ラベル付きランデータ格納メモリ６４
から１つずつ順に読み出されるランデータの暫定ラベル
を本ラベルへと付け替え、ランアドレスと本ラベルのラ
ンラベルとで構成される本ラベル付きランデータを生成
し、これをＦＩＦＯ型メモリである前記本ラベル付きラ
ンデータ格納メモリ７０へ出力する。

【０１９３】前記ランドット変換回路７２は、前記本ラ
ベル付きランデータ格納メモリ７０からランデータを１
つずつ順に読み出しながら、これを本ラベル付きドット
画像へと変換していく。例えば、ある本ラベルのランの
長さが８画素である場合には、この本ラベルが付与され
た合計８個のドットに変換する。

【０１９４】以上説明したように、本第２実施例によれ
ば、前述のように様々な特徴を有する前記第１実施例を
用いて、１画面分の２値のドット画像から本ラベル付き
ドット画像を生成することができる。

【０１９５】

【発明の効果】以上説明した通り、本発明によれば、仮
ラベルランメモリの項目数の減少等、作業用メモリのメ
モリ容量の低減を図ることが可能であるという優れた効
果を得ることができる。あるいは、本発明によれば、ラ
ベル付けと平行して左参照ランの暫定ラベルを決定する
ことができ、発行される暫定ラベルの数を低減すること
ができ、作業用メモリのメモリ容量の低減、当該ラベル
付け回路の次段の暫定ラベル本ラベル変換処理の負担を
減少することができる等の優れた効果を得ることができ
る。

【図面の簡単な説明】

【図１】図１は、本発明の要旨を示すブロック図であ
る。

【図２】図２は、注目画素と注目ランと注目ラインと前
ラインと右参照ランと中参照ランと左参照ランとの関係
を示す線図である。

【図３】図３は、本発明の第１実施例の全体ブロック図
である。

【図４】図４は、前記第１実施例の画素データ入力部の
ブロック図である。

【図５】図５は、前記第１実施例の連結判定部のブロッ
ク図である。

【図６】図６は、前記第１実施例の連結ラベル比較部の
ブロック図の第１部分のブロック図である。

【図７】図７は、前記第１実施例の連結ラベル比較部の
ブロック図の第２部分のブロック図である。

【図８】図８は、前記第１実施例の連結ラベル比較部の
ブロック図の第３部分のブロック図である。

【図９】図９は、前記第１実施例の、仮ラベル選択部と
注目ランレジスタと前注目ラン仮ラベルレジスタと仮ラ
ベルランメモリとの周辺のブロック図である。

【図１０】図１０は、前記第１実施例の、右参照ランレ
ジスタと暫定ラベル１選択部と中参照ランレジスタと左
参照ランレジスタと暫定ラベル２選択部と外部出力レジ
スタとの周辺のブロック図である。

【図１１】図１１は、前記第１実施例に用いられる暫定
ラベルテーブルに関するブロック図である。

【図１２】図１２は、前記第１実施例の新ラベルカウン
タに関するブロック図である。

【図１３】図１３は、前記第１実施例の画素パターンa
を示す線図である。

【図１４】図１４は、前記第１実施例の画素パターンb
を示す線図である。

【図１５】図１５は、前記第１実施例の画素パターンc
を示す線図である。

【図１６】図１６は、前記第１実施例の画素パターンx
を示す線図である。

【図１７】図１７は、前記第１実施例の１画素当りの動
作を示すフローチャートの第１部分のフローチャートで
ある。

【図１８】図１８は、前記第１実施例の１画素当りの動
作を示すフローチャートの第２部分のフローチャートで
ある。

【図１９】図１９は、前記第１実施例のラベル付け経過
を示す線図である。

【図２０】図２０は、本発明の第２実施例のブロック図
である。

【図２１】図２１は、従来のラベル付け回路のラベル付
け経過を示す線図である。

【符号の説明】

１０…ラベル決定回路、 １０a …連結判定部、 １０b …ラベル決定部、 １１…画素データ入力部、 １１a …変化点検出回路、 １１b …アドレスカウンタ、 １１c …始点アドレスレジスタ、 １２…連結判定部、 １２a …中参照ラン比較器、 １２b …右参照ラン比較器、 １３…連結ラベル比較部、 １３a …前注目ラン仮ラベル比較器、 １３b …中参照ランラベル比較器、 １３c …右参照ランラベル比較器、 １３d …仮ラベル選択判定器、 １３e …新ラベルカウンタ制御器、 １３f …暫定ラベルテーブル制御器、 １３g …注目ラン連結フラグ制御器、 １３h …新ラベル接続フラグ制御器、 １３i …注目ラン連結フラグ、 １３j …新ラベル接続フラグ、 １３k …暫定ラベル１選択判定器、 １３m …暫定ラベル２選択判定器、 １４…仮ラベルランメモリ、 １５…暫定ラベルテーブル、 １６…右参照ランレジスタ、 １７…左参照ランレジスタ、 １８…新ラベルカウンタ、 １９…仮ラベル選択部、 ２０…暫定ラベル１選択部、 ２１…注目ランレジスタ、 ２２…中参照ランレジスタ、 ２３…外部出力レジスタ、 ２４…暫定ラベル２選択部、 ２５…前注目ラン仮ラベルレジスタ、 ６０…ラベル付け回路、 ６２…イメージメモリ、 ６４…暫定ラベル付きランデータ格納メモリ、 ６６…暫定ラベル本ラベル変換回路、 ７０…本ラベル付きランデータ格納メモリ、 ７２…ランドット変換回路、 ７４…ラベル付きドット画像、 ＴＭＰＭＥＭ…仮ラベルランメモリ、 ＺＬＴＢＬ…暫定ラベルテーブル、 ＡＲＵＮＲＧ…注目ランレジスタ、 ＲＲＵＮＲＧ…右参照ランレジスタ、 ＣＲＵＮＲＧ…中参照ランレジスタ、 ＬＲＵＮＲＧ…左参照ランレジスタ、 ＮＥＷＬＡＢ…新ラベルカウンタ、 ＡＤＲＣＮＴ…アドレスカウンタ、 a 、 a₁ 〜 a₄ 、b 、 b₁ 〜 b₄ 、c 、 c₁ 〜 c₄ 、x
、 x₁ 、 x₂ …画素パターン。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−69878（ＪＰ，Ａ) 特開 昭62−77687（ＪＰ，Ａ) 特開 平３−103703（ＪＰ，Ａ) 特開 昭63−208177（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 7/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】１画面内の２値画像を、所定のマスクでラ
   スタスキャン方向に走査しながら、注目画素の周囲画素
   との連結性を主として識別し、ラベルを求めて付与する
   画像処理のラベル付け回路において、 前記注目画素のラスタスキャン方向の位置を示すアドレ
   スカウンタと、 ラスタスキャン方向ほぼ１ライン分の各ランの始点アド
   レス、仮ラベル、及び注目ランと前ラインのランとの非
   連結性を示す連結フラグを格納するＦＩＦＯ型の仮ラベ
   ルランメモリと、 前記アドレスカウンタの値と、前記仮ラベルランメモリ
   から順次読み出される少なくとも１個以上の各ランの始
   点アドレスとを比較して、前記注目画素と前ラインのラ
   ンとの連結性を判定する連結判定部とを備え、 これらを用いて、注目画素の周囲画素との連結性を判定
   することを特徴とする画像処理のラベル付け回路。
2. 【請求項２】１画面内の２値画像を、所定のマスクでラ
   スタスキャン方向に走査しながら、注目画素の周囲画素
   との連結性を主として識別し、ラベルを求めて付与する
   画像処理のラベル付け回路において、 前記注目画素のラスタスキャン方向の位置を示すアドレ
   スカウンタと、 ラスタスキャン方向ほぼ１ライン分の各ランの始点アド
   レス、仮ラベル、及び注目ランと前ラインのランとの非
   連結性を示す連結フラグを格納するＦＩＦＯ型の仮ラベ
   ルランメモリと、 前記アドレスカウンタの値と、前記仮ラベルランメモリ
   から順次読み出される少なくとも１個以上の各ランの始
   点アドレスとを比較して、前記注目画素に対して左上の
   左参照ランの暫定ラベルを決定する暫定ラベル選択部と
   を備え、 当該ラベル付け回路の次段の暫定ラベル本ラベル変換処
   理の負担を減少したことを特徴とする画像処理のラベル
   付け回路。