JP3071099U - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP3071099U JP3071099U JP2000000982U JP2000000982U JP3071099U JP 3071099 U JP3071099 U JP 3071099U JP 2000000982 U JP2000000982 U JP 2000000982U JP 2000000982 U JP2000000982 U JP 2000000982U JP 3071099 U JP3071099 U JP 3071099U
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Abstract
(57)【要約】
【課題】LYNCから発生される複数チャンネルの同期
パルス同士の間における相対的なスキューを解消可能な
半導体試験装置を提供する。 【解決手段】イベント・マスタEMに対して少なくとも
同期パルスを選択して出力する追加出力ポートを1チャ
ンネル追加して備え、追加出力ポートから選択して出力
される複数nチャンネルの同期パルスを順次切り替えて
受けて、複数nチャンネルの同期パルス間のスキューを
測定するパルス間スキュー測定手段を備え、パルス間ス
キュー測定手段により得られた複数nチャンネルの同期
パルス間のスキューデータに基づいて、各チャンネル間
のスキューを補正する手段を備える半導体試験装置。
パルス同士の間における相対的なスキューを解消可能な
半導体試験装置を提供する。 【解決手段】イベント・マスタEMに対して少なくとも
同期パルスを選択して出力する追加出力ポートを1チャ
ンネル追加して備え、追加出力ポートから選択して出力
される複数nチャンネルの同期パルスを順次切り替えて
受けて、複数nチャンネルの同期パルス間のスキューを
測定するパルス間スキュー測定手段を備え、パルス間ス
キュー測定手段により得られた複数nチャンネルの同期
パルス間のスキューデータに基づいて、各チャンネル間
のスキューを補正する手段を備える半導体試験装置。
Description
【0001】
この考案は、ロジック系テスタ部とアナログ系テスタ部とを備える半導体試験 装置に関する。特に、ロジック系テスタ部とアナログ系テスタ部とのタイミング 関係を同期させる同期装置を備える半導体試験装置に関する。
【0002】
半導体試験装置の中には、DUTとしてアナログ回路やデジタル回路や高周波 回路を内蔵したシステムLSIの殆どを試験可能とする装置がある。このような システムLSIを所定のタイミング関係で試験可能とする為には、ロジック系テ スタ部とアナログ系テスタ部との両者間のタイミングを同期させる同期装置を備 えている必要がある。これらを備える半導体試験装置の一例としては、ミックス ド・シグナル・テストシステムや、オプションでアナログ系テスタ部を装着する ロジック・テストシステムがある。
【0003】 従来技術について、図2と図3とを参照して以下に説明する。尚、図3ではロ ジック系テスタ部が省略され、またアナログ系テスタ部においてはアナログ・ユ ニットとしてVFG、VFD、VPCを1系統備える簡明な具体例で説明する。 尚、半導体試験装置は公知であり技術的に良く知られている為、本願に係る要部 を除き、その他の信号や構成要素、及びその詳細説明は省略する。
【0004】 本願のロジック系とアナログ系との同期に係る要部構成は、図3に示すように 、ステートトリガ用フレーム・プロセッサSTFPと、ロジック・シンクロナス ・トリガLYNCと、イベント・マスタEM(Event Master)と、トリガ専用ピ ンカードTRGPCとを備える構成例がある。更に、アナログ系テスタ部の一例 としては、ビデオ周波数信号発生器VFGと、ビデオ周波数デジタイザVFDと 、ビデオ・ピンカードVPCとを備える構成例がある。この図ではテスタピンに 対応する数百チャンネルのフレーム・プロセッサFPやPGやTGピンカード等 のロジック系テスタ部の要素については省略している。また、多種類の要素を備 えるアナログ系テスタ部の他の要素についても省略している。尚、アナログ系テ スタ部の一例としては任意波形発生器、デジタイザ、サンプリング・デジタイザ 、高精度電圧発生器、高精度電圧測定器、時間測定器、その他がある。
【0005】 ここで、ロジック系テスタ部のテスタピンに適用される標準的なフレーム・プ ロセッサFPの1チャンネルを図2(a)に示す。図示のように、1チャンネル 分のPG(Pattern Generator)と、タイミング・ジェネレータTG(Timing Ge nerator)と、フォーマット・コントローラFC(Format Control)と、デジタ ル・コンパレータDCP(Digital Comparator)とを有機的に備えて、チャンネ ル単位方向に構成した機能要素である。即ち、第1にFPのパルス供給側では、 試験周期RATEを受けてPGからのパターンに基づいてTGが所定のタイミン グエッジの情報を出力し、これをFCの波形整形機能と可変遅延機能VDとによ り波形モードに対応するパルス波形に整形し、所定の出力タイミングに前記パル スを遅延して出力する。前記パルスは通常、テストヘッド側に備えるピンエレク トロニクスPEに供給され所定の振幅に変換されてDUTへ印加される。第2に FPのフェイル検出側では、DUTから出力される応答信号をコンパレータCP で論理信号に変換して受けてTGからの検出タイミングを規定する高精度にタイ ミングを可変できるSTB信号でラッチし、これをPGから供給される期待値E XPと比較し、比較した良否判定結果であるフェイル信号FAILをAFM等へ 供給して格納する。テスタピンでは、このFPを数百〜数千チャンネル備えてい る。但し、図3に示すLYNC内に備える複数4チャンネルのFPは、テスタピ ンではないので、第1のパルス供給側のみを備えるFPが適用されているものと する。
【0006】 ステートトリガ用フレーム・プロセッサSTFPはパフォーマンスボードPB 上に備えるステート・トリガ端子TP1へ基準タイミングのトリガパルスを供給 するものであって、上記のロジック系テスタ部が備える標準的なFPの1チャン ネルが流用されている。即ち、FPのパルス供給側により、PGからのパターン に基づきTGの所定のタイミングエッジで規定したステート・トリガパルスST 1を発生し、トリガ専用ピンカードTRGPCを介してステート・トリガ端子T P1へ出力する。 他方のDCP22は、図2(a)に示したテスタピンに備えているDCPとほ ぼ同一機能要素を備える。これによれば、当該STFPが発生出力するステート ・トリガパルスST1が往復路の同軸ケーブルとTRGPCとを介して戻ってく るステート・トリガパルス戻り信号ST4を受けて、FPが備えるSTB信号の タイミングを順次変えながらスキャンさせることで、ステート・トリガパルス戻 り信号ST4のエッジ・タイミングを特定することができる。
【0007】 テストヘッド側に備えるトリガ専用ピンカードTRGPCは、テスタピンの1 チャンネルと同様のドライバDRとコンパレータCPとを備えている。これによ れば、上記ステート・トリガパルスST1をドライバDRで受けてパフォーマン スボードPB上に備えるステート・トリガ端子TP1へ任意のパルスを供給する と共に、コンパレータCPからステート・トリガパルス戻り信号ST4としてS TFPへ戻すことができる。この結果、ステート・トリガ端子TP1から外部機 器、例えばオシロスコープやスペクトラムアナライザ等へ接続されて、DUTへ 印加される試験波形に同期して各種観測や測定に使用されたり、またデバイス試 験プログラムのデバック用等に使用される。
【0008】 ロジック・シンクロナス・トリガLYNCは、ロジック系テスタ部と同期した パルスを発生するものであり、例えば4チャンネルのフレーム・プロセッサFP を備えている。このFPの内部構成は他のFPと同様のパルス発生手段を備えて いる。但し、このLYNCのFPでは上述したパルス供給側の要素を備えていれ ば足りる。これによりロジック系とアナログ系のタイミングを同期させる同期パ ルス(クロック発生もできる)を発生できる。このFPもロジック系テスタ部が 備える多数チャンネルのFPと同様に、共通のデバイス試験プログラムの記述内 容によって、所望タイミングのパルスや任意周波数のクロックを各FPから個別 に発生される。前記発生した同期パルスP1〜P4をイベント・マスタEMへ供 給して、ロジック系とアナログ系とを正確に同期させて同時スタートする等の同 期機能が実現される。
【0009】 イベント・マスタEMは、複数の多様なパルス信号を受けて各アナログ・ユニ ットへ任意のクロックソースを個別に選択して供給可能な分配部であって、外部 から各アナログ・ユニット毎に個別に割付制御できる。即ち、上記LYNCから の同期パルスP1〜P4や、クロック・マスタCMからの複数点の個別クロック 信号や外部からの外部クロックEXTCLKとをクロックソースとして受けて、 複数チャンネル備える各アナログ・ユニットへ選択したクロックソースを同期パ ルス、例えば同期クロック信号CLKG、CLKDとして出力する。尚、多様な クロックソースは連続する同期クロックや、バースト・クロックや、同期スター トパルス/同期ストップパルスとして各アナログ・ユニットへ供給される。LY NCからの同期パルスP1〜P4を用いる場合はロジック系とアナログ系とを正 確に同期させることが可能となる。また、アナログの各ユニット間の同期も実現 される。尚、各アナログ・ユニットへ供給する同期パルスの信号本数としては、 複数本を供給するユニットもある。
【0010】 ここでクロック・マスタCM(Clock Master)の内部構成の一例を図2(b) に示す。例えば3〜5種類のクロック源を備え、各クロック源は固定発振周波数 の水晶発振器や、外部から制御可能なシンセサイザやVCOやPLL発振器等で あり、更に、分周器を備えて各クロック源のクロックを受けて所望に分周した分 周クロックも出力される。尚、分周器は上記EM内にも備えられる場合がある。
【0011】 アナログユニットの一例を示す。ビデオ周波数信号発生器VFG(Video Freq uency Generator)は例えばメモリとDA変換器とを備えて、上記EMからの同 期クロック信号CLKGを受けて、内部でアドレス信号を発生し、そのアドレス 信号に対応するメモリ内容であるコードデータが読み出され、これをDA変換し 、バッファしたアナログ信号をテストヘッドのVPCへ供給する。これによれば 、ロジック系テスタ部からDUTのICピンへ印加される試験信号のタイミング と同期関係を維持して、アナログ信号をDUTへ供給できることとなる。
【0012】 アナログユニットの一例を更に示す。ビデオ周波数デジタイザVFD(Video Frequency Digitizer)は例えばAD変換器と格納メモリとを備えて、DUTか らの応答信号をテストヘッドのVPCを介して受け、上記EMからの同期クロッ ク信号CLKDを受けて、このクロック単位にAD変換してコードデータに変換 し、これを格納メモリへ連続的に格納する。これによれば、ロジック系テスタ部 からDUTのICピンへ印加される試験信号のタイミングと同期関係を維持して 、AD変換して取り込み試験することができる。
【0013】 テストヘッド側に備えるビデオ・ピンカードVPCはDUTがビデオ用LSI に対応するピンカードであり、数十MHz程度のビデオ信号を授受する為の専用 のピンエレクトロニクスであって、テストヘッドに装着されて備えられ、内部に は動作条件を外部から可変設定可能な要素、例えば帯域フィルタ、アンプ、アッ テネータ等を備えている。そして、第1に、上記VFGからのアナログ信号を受 けて所定にフィルタ処理したり、所定レベルに減衰/増幅し、バッファしてPB を介してDUTのICピンへ供給する。第2に、DUTのICピンからの出力信 号を受けて所定にフィルタ処理したり、所定レベルに減衰/増幅し、バッファし てVFDへ供給する。
【0014】
DUTの試験に当たっては決められたタイミング条件で試験実施することが求 められている。ところが、ロジック系テスタ部とアナログ系テスタ部との同期を 備えるLYNCから発生される複数チャンネルの同期パルスP1〜P4同士の間 においては、回路の製造ばらつきや経時変化等に伴って相対的なスキュー(図4 B参照)が生じる。このスキューは例えば数ナノ秒前後存在する。 このとき、例えば上述したVFGへ供給する同期クロック信号CLKGと、V FDへ供給する同期クロック信号CLKDとが同期パルスP1〜P4の中で異な るクロックソースを選択して試験実施する場合もあり得る。この場合には両クロ ック間にスキューが生じることになる。しかし、DUTが低速デバイスの場合は クロック周期(図4A参照)におけるスキュー(図4B参照)の割合が小さい為 に、実用的に支障とはならない。一方で、近年の数十MHz以上の高いクロック 周波数を使用する高速デバイスでは、同一のスキューであっても、高速のクロッ ク周期(図4C参照)におけるスキュー(図4D参照)の割合が相対的に増加し 、これに伴って実用的にデバイス試験することが困難となりつつある。この点に おいて好ましくなく実用上の難点がある。 そこで、本考案が解決しようとする課題は、LYNCから発生される複数チャ ンネルの同期パルス同士の間における相対的なスキューを解消可能な半導体試験 装置を提供することである。
【0015】
第1に、上記課題を解決するために、ロジック系テスタ部とアナログ系テスタ 部と、両テスタ部間の同期を行うロジック・シンクロナス・トリガLYNCと、 イベント・マスタEMとを備える半導体試験装置であって、 上記ロジック・シンクロナス・トリガLYNCは、複数nチャンネル(例えば 3〜5チャンネル)のフレーム・プロセッサFPを備えて上記ロジック系テスタ 部と同期した関係で、且つ所定の発生タイミングで同期パルス(例えば同期パル スP1〜P4)を発生して上記イベント・マスタEMの入力端へクロックソース として供給し、 上記LYNCのフレーム・プロセッサFPが発生する同期パルスの発生形態は 、上記ロジック系テスタ部が備えるテスタピンに係るフレーム・プロセッサFP と同一のパルス発生形態を備え、 上記イベント・マスタEMは、上記LYNCからの同期パルスをクロックソー スとして受け、その他からの多様な複数チャンネルのクロックソースを受けて、 アナログ系テスタ部が備える各アナログ・ユニットへ個別に選択されたクロック ソースを供給可能なクロック/パルス分配供給部であり、 上記構成手段を備える半導体試験装置において、 上記イベント・マスタEMに対して少なくとも上記同期パルスP1〜P4を選 択して出力する追加出力ポートを1チャンネル追加して備え、 上記追加出力ポートから選択して出力される上記複数nチャンネルの同期パル スP1〜P4を順次切り替えて受けて、上記複数nチャンネルの同期パルス間の スキューを測定するパルス間スキュー測定手段を備え、 上記パルス間スキュー測定手段により得られた複数nチャンネルの同期パルス P1〜P4間のスキューデータに基づいて、各チャンネル間のスキューを補正す る手段を備え、 以上を具備していることを特徴とする半導体試験装置である。 上記考案によれば、LYNCから発生される複数チャンネルの同期パルスP1 〜P4同士の間における相対的なスキューを解消可能な半導体試験装置が実現で きる。
【0016】 また、上記パルス間スキュー測定手段の一態様としては、フレーム・プロセッ サFPが備えるDCPを適用することを特徴とする上述半導体試験装置がある。
【0017】 また、上記DCPの一態様としては、半導体試験装置が備えるテスタピンに適 用されているフレーム・プロセッサFPにおける入力信号側のタイミング判定用 のリソースであって、上記LYNCが発生した同期パルスP1〜P4を上記イベ ント・マスタEMの追加出力ポートから受けて、上記FP内に備えるTGからの ストローブ・タイミングを高精度に可変できるSTB信号をスキャンさせて当該 同期パルスP1〜P4の発生タイミングをラッチ検出して上記複数nチャンネル の同期パルス間のスキューを測定することを特徴とする上述半導体試験装置があ る。
【0018】 また、上記各チャンネル間のスキューを補正する手段の一態様としては、上記 LYNCのフレーム・プロセッサFP内に備えるパルス発生タイミングの可変手 段(例えば可変遅延機能VD)により各チャンネル間のスキューを補正すること を特徴とする上述半導体試験装置がある。
【0019】
以下に本考案を適用した実施の形態の一例を図面を参照しながら説明する。ま た、以下の実施の形態の説明内容によって実用新案登録請求の範囲を限定するも のではないし、更に、実施の形態で説明されている要素や接続関係が解決手段に 必須であるとは限らない。
【0020】 本考案について、図1を参照して以下に説明する。尚、従来構成に対応する要 素は同一符号を付し、また重複する部位の説明は省略する。
【0021】 本願のロジック系とアナログ系との同期に係る要部構成は、図1に示すように 、従来と同一構成要素であるが、イベント・マスタEMと、ステートトリガ用フ レーム・プロセッサSTFPとの内部構成が異なる。その他は従来と同一である からして説明を要しない。
【0022】 イベント・マスタEMに追加した要素は1つの追加出力ポートであり、LYN Cから発生される複数チャンネルの同期パルスP1〜P4を受けて、何れかを選 択したトリガ・モニタ信号TM5をこの追加出力ポートから出力し、これをST FPへ供給する。
【0023】 ステートトリガ用フレーム・プロセッサSTFPに追加した要素は、ORゲー トG6である。このORゲートG6は、上記トリガ・モニタ信号TM5を受け、 STFP内のFPから発生するステート・トリガパルスST1とを受けて両パル スを論理ORしたものをバッファしてステート・トリガパルスST2として出力 し、これをTRGPCへ供給する。
【0024】 上記各構成を追加して備えることにより、DCP22へ入力されるステート・ トリガパルス戻り信号ST4のタイミングを測定することが可能となる結果、同 期パルスP1〜P4の間のスキューが測定できる。即ち、TGからの検出タイミ ングを規定するSTB信号の位相を順次変えながらステート・トリガパルス戻り 信号ST4をスキャンさせていくことで、ステート・トリガパルス戻り信号ST 4のエッジ・タイミングを特定することができる。
【0025】 これによれば、EMにより複数チャンネルの同期パルスP1〜P4を順次切り 替えてSTFPへ供給し、各々のエッジ・タイミングを測定することで各同期パ ルスP1〜P4の間のスキューが測定できることとなる。前記で得たスキューデ ータに基づいてLYNCの各同期パルスP1〜P4に対応するFPの発生タイミ ングを内部に備える可変遅延機能VDを用いて補正制御することで、各各同期パ ルスP1〜P4間のスキューをゼロ状態に解消できることとなる。この結果、数 十MHz以上の高いクロック周波数を使用する高速デバイスにおいても実用的に 試験実施することが可能となる大きな利点が得られる。
【0026】 尚、本考案の技術的思想は、上述実施の形態の具体構成例に限定されるもので はない。更に、所望により、上述実施の形態を変形して応用してもよい。 一例を図5に示す。この構成例では、イベント・マスタEMに上述した1つの 追加出力ポートを追加して備え、ステートトリガ用フレーム・プロセッサSTF Pには上述したORゲートG6をDCP22の入力端に挿入して備える。これに よれば、上述同様にしてSTB信号の位相を変えながら複数チャンネルの同期パ ルスP1〜P4を順次スキャンできる結果、各同期パルスP1〜P4間のスキュ ーが得られる。
【0027】 また、上述実施例では、ステートトリガ用フレーム・プロセッサSTFP内の DCPを利用してスキューを求める具体例を示したが、EM内へ上述DCP22 同様のものを備えるように構成しても良い。また、前記以外にも、DCPを備え る他の要素へ割り込み、若しくは論理OR手段を備えて割り込むように構成させ て実現しても良い。
【0028】
本考案は、上述の説明内容から、下記に記載される効果を奏する。 上述説明したように本考案によれば、イベント・マスタEMへ供給される、ロ ジック系テスタ部と同期した複数チャンネルの同期パルス間のスキューを測定す る手段を具備する構成としたことにより、複数チャンネルの同期パルス間のスキ ューをゼロに補正することが可能となる結果、ロジック系テスタ部とアナログ系 テスタ部との授受信号を用いてDUTを試験実施するときの試験タイミングの同 期関係が一層良好となる大きな利点が得られる。従って本考案の技術的効果は大 であり、産業上の経済効果も大である。
【図1】本考案の、ロジック系とアナログ系との同期に
係る半導体試験装置の要部構成例。
係る半導体試験装置の要部構成例。
【図2】標準的なフレーム・プロセッサFPの内部ブロ
ック構成例と、クロック・マスタの内部ブロック構成
例。
ック構成例と、クロック・マスタの内部ブロック構成
例。
【図3】従来の、ロジック系とアナログ系との同期に係
る半導体試験装置の要部構成。
る半導体試験装置の要部構成。
【図4】複数チャンネルの同期パルス間のスキューを説
明するタイミング図。
明するタイミング図。
【図5】本考案の、ロジック系とアナログ系との同期に
係る半導体試験装置の他の要部構成例。
係る半導体試験装置の他の要部構成例。
TP1 ステート・トリガ端子 G6 ORゲート CM クロック・マスタ(Clock Master) CP コンパレータ DCP デジタル・コンパレータ(Digital Comparat
or) DUT 被試験デバイス EM イベント・マスタ(Event Master) FC フォーマット・コントローラ(Format Contr
ol) FP フレーム・プロセッサ LYNC ロジック・シンクロナス・トリガ PB パフォーマンスボード STFP ステートトリガ用フレーム・プロセッサ TRGPC トリガ専用ピンカード TG タイミング・ジェネレータ(Timing Generat
or)
or) DUT 被試験デバイス EM イベント・マスタ(Event Master) FC フォーマット・コントローラ(Format Contr
ol) FP フレーム・プロセッサ LYNC ロジック・シンクロナス・トリガ PB パフォーマンスボード STFP ステートトリガ用フレーム・プロセッサ TRGPC トリガ専用ピンカード TG タイミング・ジェネレータ(Timing Generat
or)
Claims (4)
- 【請求項1】 ロジック系テスタ部とアナログ系テスタ
部と、両テスタ部間の同期を行うロジック・シンクロナ
ス・トリガLYNCと、イベント・マスタEMとを備え
る半導体試験装置であって、 上記ロジック・シンクロナス・トリガLYNCは、複数
nチャンネルのフレーム・プロセッサFPを備えて該ロ
ジック系テスタ部と同期した関係で、且つ所定の発生タ
イミングで同期パルスを発生して該イベント・マスタE
Mの入力端へクロックソースとして供給し、 該LYNCのフレーム・プロセッサFPが発生する同期
パルスの発生形態は、該ロジック系テスタ部が備えるテ
スタピンに係るフレーム・プロセッサFPと同一のパル
ス発生形態を備え、 上記イベント・マスタEMは、該LYNCからの同期パ
ルスをクロックソースとして受け、その他からの複数チ
ャンネルのクロックソースを受けて、アナログ系テスタ
部が備える各アナログ・ユニットへ個別に選択されたク
ロックソースを供給可能なクロック/パルス分配供給部
であり、 上記構成手段を備える半導体試験装置において、 該イベント・マスタEMに対して少なくとも該同期パル
スを選択して出力する追加出力ポートを1チャンネル追
加して備え、 該追加出力ポートから選択して出力される該複数nチャ
ンネルの同期パルスを順次切り替えて受けて、該複数n
チャンネルの同期パルス間のスキューを測定するパルス
間スキュー測定手段を備え、 該パルス間スキュー測定手段により得られた複数nチャ
ンネルの同期パルス間のスキューデータに基づいて、各
チャンネル間のスキューを補正する手段を備え、 以上を具備していることを特徴とする半導体試験装置。 - 【請求項2】 該パルス間スキュー測定手段は、フレー
ム・プロセッサFPが備えるDCP(Digital Comparat
or)を適用することを特徴とする請求項1記載の半導体
試験装置。 - 【請求項3】 該DCPは、半導体試験装置が備えるテ
スタピンに適用されているフレーム・プロセッサFPに
おけるタイミング判定用のリソースであって、該LYN
Cが発生した同期パルスを該イベント・マスタEMの追
加出力ポートから受けて、該FP内に備えるTG(Timi
ng Generator)からのストローブ・タイミングを高精度
に可変できるSTB信号をスキャンさせて当該同期パル
スの発生タイミングをラッチ検出して該複数nチャンネ
ルの同期パルス間のスキューを測定することを特徴とす
る請求項2記載の半導体試験装置。 - 【請求項4】 該各チャンネル間のスキューを補正する
手段は、該LYNCのフレーム・プロセッサFP内に備
えるパルス発生タイミングの可変手段により各チャンネ
ル間のスキューを補正することを特徴とする請求項1記
載の半導体試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000000982U JP3071099U (ja) | 2000-02-17 | 2000-02-17 | 半導体試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000000982U JP3071099U (ja) | 2000-02-17 | 2000-02-17 | 半導体試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP3071099U true JP3071099U (ja) | 2000-08-22 |
Family
ID=43204455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000000982U Expired - Lifetime JP3071099U (ja) | 2000-02-17 | 2000-02-17 | 半導体試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3071099U (ja) |
-
2000
- 2000-02-17 JP JP2000000982U patent/JP3071099U/ja not_active Expired - Lifetime
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