JP3071099U - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】ＬＹＮＣから発生される複数チャンネルの同期
パルス同士の間における相対的なスキューを解消可能な
半導体試験装置を提供する。 【解決手段】イベント・マスタＥＭに対して少なくとも
同期パルスを選択して出力する追加出力ポートを１チャ
ンネル追加して備え、追加出力ポートから選択して出力
される複数ｎチャンネルの同期パルスを順次切り替えて
受けて、複数ｎチャンネルの同期パルス間のスキューを
測定するパルス間スキュー測定手段を備え、パルス間ス
キュー測定手段により得られた複数ｎチャンネルの同期
パルス間のスキューデータに基づいて、各チャンネル間
のスキューを補正する手段を備える半導体試験装置。

Description

【考案の詳細な説明】

【０００１】

【考案の属する技術分野】

この考案は、ロジック系テスタ部とアナログ系テスタ部とを備える半導体試験 装置に関する。特に、ロジック系テスタ部とアナログ系テスタ部とのタイミング 関係を同期させる同期装置を備える半導体試験装置に関する。

【０００２】

【従来の技術】

半導体試験装置の中には、ＤＵＴとしてアナログ回路やデジタル回路や高周波 回路を内蔵したシステムＬＳＩの殆どを試験可能とする装置がある。このような システムＬＳＩを所定のタイミング関係で試験可能とする為には、ロジック系テ スタ部とアナログ系テスタ部との両者間のタイミングを同期させる同期装置を備 えている必要がある。これらを備える半導体試験装置の一例としては、ミックス ド・シグナル・テストシステムや、オプションでアナログ系テスタ部を装着する ロジック・テストシステムがある。

【０００３】 従来技術について、図２と図３とを参照して以下に説明する。尚、図３ではロ ジック系テスタ部が省略され、またアナログ系テスタ部においてはアナログ・ユ ニットとしてＶＦＧ、ＶＦＤ、ＶＰＣを１系統備える簡明な具体例で説明する。 尚、半導体試験装置は公知であり技術的に良く知られている為、本願に係る要部 を除き、その他の信号や構成要素、及びその詳細説明は省略する。

【０００４】 本願のロジック系とアナログ系との同期に係る要部構成は、図３に示すように 、ステートトリガ用フレーム・プロセッサＳＴＦＰと、ロジック・シンクロナス ・トリガＬＹＮＣと、イベント・マスタＥＭ（Event Master）と、トリガ専用ピ ンカードＴＲＧＰＣとを備える構成例がある。更に、アナログ系テスタ部の一例 としては、ビデオ周波数信号発生器ＶＦＧと、ビデオ周波数デジタイザＶＦＤと 、ビデオ・ピンカードＶＰＣとを備える構成例がある。この図ではテスタピンに 対応する数百チャンネルのフレーム・プロセッサＦＰやＰＧやＴＧピンカード等 のロジック系テスタ部の要素については省略している。また、多種類の要素を備 えるアナログ系テスタ部の他の要素についても省略している。尚、アナログ系テ スタ部の一例としては任意波形発生器、デジタイザ、サンプリング・デジタイザ 、高精度電圧発生器、高精度電圧測定器、時間測定器、その他がある。

【０００５】 ここで、ロジック系テスタ部のテスタピンに適用される標準的なフレーム・プ ロセッサＦＰの１チャンネルを図２（ａ）に示す。図示のように、１チャンネル 分のＰＧ（Pattern Generator）と、タイミング・ジェネレータＴＧ（Timing Ge nerator）と、フォーマット・コントローラＦＣ（Format Control）と、デジタ ル・コンパレータＤＣＰ（Digital Comparator）とを有機的に備えて、チャンネ ル単位方向に構成した機能要素である。即ち、第１にＦＰのパルス供給側では、 試験周期ＲＡＴＥを受けてＰＧからのパターンに基づいてＴＧが所定のタイミン グエッジの情報を出力し、これをＦＣの波形整形機能と可変遅延機能ＶＤとによ り波形モードに対応するパルス波形に整形し、所定の出力タイミングに前記パル スを遅延して出力する。前記パルスは通常、テストヘッド側に備えるピンエレク トロニクスＰＥに供給され所定の振幅に変換されてＤＵＴへ印加される。第２に ＦＰのフェイル検出側では、ＤＵＴから出力される応答信号をコンパレータＣＰ で論理信号に変換して受けてＴＧからの検出タイミングを規定する高精度にタイ ミングを可変できるＳＴＢ信号でラッチし、これをＰＧから供給される期待値Ｅ ＸＰと比較し、比較した良否判定結果であるフェイル信号ＦＡＩＬをＡＦＭ等へ 供給して格納する。テスタピンでは、このＦＰを数百〜数千チャンネル備えてい る。但し、図３に示すＬＹＮＣ内に備える複数４チャンネルのＦＰは、テスタピ ンではないので、第１のパルス供給側のみを備えるＦＰが適用されているものと する。

【０００６】 ステートトリガ用フレーム・プロセッサＳＴＦＰはパフォーマンスボードＰＢ 上に備えるステート・トリガ端子ＴＰ１へ基準タイミングのトリガパルスを供給 するものであって、上記のロジック系テスタ部が備える標準的なＦＰの１チャン ネルが流用されている。即ち、ＦＰのパルス供給側により、ＰＧからのパターン に基づきＴＧの所定のタイミングエッジで規定したステート・トリガパルスＳＴ １を発生し、トリガ専用ピンカードＴＲＧＰＣを介してステート・トリガ端子Ｔ Ｐ１へ出力する。 他方のＤＣＰ２２は、図２（ａ）に示したテスタピンに備えているＤＣＰとほ ぼ同一機能要素を備える。これによれば、当該ＳＴＦＰが発生出力するステート ・トリガパルスＳＴ１が往復路の同軸ケーブルとＴＲＧＰＣとを介して戻ってく るステート・トリガパルス戻り信号ＳＴ４を受けて、ＦＰが備えるＳＴＢ信号の タイミングを順次変えながらスキャンさせることで、ステート・トリガパルス戻 り信号ＳＴ４のエッジ・タイミングを特定することができる。

【０００７】 テストヘッド側に備えるトリガ専用ピンカードＴＲＧＰＣは、テスタピンの１ チャンネルと同様のドライバＤＲとコンパレータＣＰとを備えている。これによ れば、上記ステート・トリガパルスＳＴ１をドライバＤＲで受けてパフォーマン スボードＰＢ上に備えるステート・トリガ端子ＴＰ１へ任意のパルスを供給する と共に、コンパレータＣＰからステート・トリガパルス戻り信号ＳＴ４としてＳ ＴＦＰへ戻すことができる。この結果、ステート・トリガ端子ＴＰ１から外部機 器、例えばオシロスコープやスペクトラムアナライザ等へ接続されて、ＤＵＴへ 印加される試験波形に同期して各種観測や測定に使用されたり、またデバイス試 験プログラムのデバック用等に使用される。

【０００８】 ロジック・シンクロナス・トリガＬＹＮＣは、ロジック系テスタ部と同期した パルスを発生するものであり、例えば４チャンネルのフレーム・プロセッサＦＰ を備えている。このＦＰの内部構成は他のＦＰと同様のパルス発生手段を備えて いる。但し、このＬＹＮＣのＦＰでは上述したパルス供給側の要素を備えていれ ば足りる。これによりロジック系とアナログ系のタイミングを同期させる同期パ ルス（クロック発生もできる）を発生できる。このＦＰもロジック系テスタ部が 備える多数チャンネルのＦＰと同様に、共通のデバイス試験プログラムの記述内 容によって、所望タイミングのパルスや任意周波数のクロックを各ＦＰから個別 に発生される。前記発生した同期パルスＰ１〜Ｐ４をイベント・マスタＥＭへ供 給して、ロジック系とアナログ系とを正確に同期させて同時スタートする等の同 期機能が実現される。

【０００９】 イベント・マスタＥＭは、複数の多様なパルス信号を受けて各アナログ・ユニ ットへ任意のクロックソースを個別に選択して供給可能な分配部であって、外部 から各アナログ・ユニット毎に個別に割付制御できる。即ち、上記ＬＹＮＣから の同期パルスＰ１〜Ｐ４や、クロック・マスタＣＭからの複数点の個別クロック 信号や外部からの外部クロックＥＸＴＣＬＫとをクロックソースとして受けて、 複数チャンネル備える各アナログ・ユニットへ選択したクロックソースを同期パ ルス、例えば同期クロック信号ＣＬＫＧ、ＣＬＫＤとして出力する。尚、多様な クロックソースは連続する同期クロックや、バースト・クロックや、同期スター トパルス／同期ストップパルスとして各アナログ・ユニットへ供給される。ＬＹ ＮＣからの同期パルスＰ１〜Ｐ４を用いる場合はロジック系とアナログ系とを正 確に同期させることが可能となる。また、アナログの各ユニット間の同期も実現 される。尚、各アナログ・ユニットへ供給する同期パルスの信号本数としては、 複数本を供給するユニットもある。

【００１０】 ここでクロック・マスタＣＭ（Clock Master）の内部構成の一例を図２（ｂ） に示す。例えば３〜５種類のクロック源を備え、各クロック源は固定発振周波数 の水晶発振器や、外部から制御可能なシンセサイザやＶＣＯやＰＬＬ発振器等で あり、更に、分周器を備えて各クロック源のクロックを受けて所望に分周した分 周クロックも出力される。尚、分周器は上記ＥＭ内にも備えられる場合がある。

【００１１】 アナログユニットの一例を示す。ビデオ周波数信号発生器ＶＦＧ（Video Freq uency Generator）は例えばメモリとＤＡ変換器とを備えて、上記ＥＭからの同 期クロック信号ＣＬＫＧを受けて、内部でアドレス信号を発生し、そのアドレス 信号に対応するメモリ内容であるコードデータが読み出され、これをＤＡ変換し 、バッファしたアナログ信号をテストヘッドのＶＰＣへ供給する。これによれば 、ロジック系テスタ部からＤＵＴのＩＣピンへ印加される試験信号のタイミング と同期関係を維持して、アナログ信号をＤＵＴへ供給できることとなる。

【００１２】 アナログユニットの一例を更に示す。ビデオ周波数デジタイザＶＦＤ（Video Frequency Digitizer）は例えばＡＤ変換器と格納メモリとを備えて、ＤＵＴか らの応答信号をテストヘッドのＶＰＣを介して受け、上記ＥＭからの同期クロッ ク信号ＣＬＫＤを受けて、このクロック単位にＡＤ変換してコードデータに変換 し、これを格納メモリへ連続的に格納する。これによれば、ロジック系テスタ部 からＤＵＴのＩＣピンへ印加される試験信号のタイミングと同期関係を維持して 、ＡＤ変換して取り込み試験することができる。

【００１３】 テストヘッド側に備えるビデオ・ピンカードＶＰＣはＤＵＴがビデオ用ＬＳＩ に対応するピンカードであり、数十ＭＨｚ程度のビデオ信号を授受する為の専用 のピンエレクトロニクスであって、テストヘッドに装着されて備えられ、内部に は動作条件を外部から可変設定可能な要素、例えば帯域フィルタ、アンプ、アッ テネータ等を備えている。そして、第１に、上記ＶＦＧからのアナログ信号を受 けて所定にフィルタ処理したり、所定レベルに減衰／増幅し、バッファしてＰＢ を介してＤＵＴのＩＣピンへ供給する。第２に、ＤＵＴのＩＣピンからの出力信 号を受けて所定にフィルタ処理したり、所定レベルに減衰／増幅し、バッファし てＶＦＤへ供給する。

【００１４】

【考案が解決しようとする課題】

ＤＵＴの試験に当たっては決められたタイミング条件で試験実施することが求 められている。ところが、ロジック系テスタ部とアナログ系テスタ部との同期を 備えるＬＹＮＣから発生される複数チャンネルの同期パルスＰ１〜Ｐ４同士の間 においては、回路の製造ばらつきや経時変化等に伴って相対的なスキュー（図４ Ｂ参照）が生じる。このスキューは例えば数ナノ秒前後存在する。 このとき、例えば上述したＶＦＧへ供給する同期クロック信号ＣＬＫＧと、Ｖ ＦＤへ供給する同期クロック信号ＣＬＫＤとが同期パルスＰ１〜Ｐ４の中で異な るクロックソースを選択して試験実施する場合もあり得る。この場合には両クロ ック間にスキューが生じることになる。しかし、ＤＵＴが低速デバイスの場合は クロック周期（図４Ａ参照）におけるスキュー（図４Ｂ参照）の割合が小さい為 に、実用的に支障とはならない。一方で、近年の数十ＭＨｚ以上の高いクロック 周波数を使用する高速デバイスでは、同一のスキューであっても、高速のクロッ ク周期（図４Ｃ参照）におけるスキュー（図４Ｄ参照）の割合が相対的に増加し 、これに伴って実用的にデバイス試験することが困難となりつつある。この点に おいて好ましくなく実用上の難点がある。 そこで、本考案が解決しようとする課題は、ＬＹＮＣから発生される複数チャ ンネルの同期パルス同士の間における相対的なスキューを解消可能な半導体試験 装置を提供することである。

【００１５】

【課題を解決するための手段】

第１に、上記課題を解決するために、ロジック系テスタ部とアナログ系テスタ 部と、両テスタ部間の同期を行うロジック・シンクロナス・トリガＬＹＮＣと、 イベント・マスタＥＭとを備える半導体試験装置であって、 上記ロジック・シンクロナス・トリガＬＹＮＣは、複数ｎチャンネル（例えば ３〜５チャンネル）のフレーム・プロセッサＦＰを備えて上記ロジック系テスタ 部と同期した関係で、且つ所定の発生タイミングで同期パルス（例えば同期パル スＰ１〜Ｐ４）を発生して上記イベント・マスタＥＭの入力端へクロックソース として供給し、 上記ＬＹＮＣのフレーム・プロセッサＦＰが発生する同期パルスの発生形態は 、上記ロジック系テスタ部が備えるテスタピンに係るフレーム・プロセッサＦＰ と同一のパルス発生形態を備え、 上記イベント・マスタＥＭは、上記ＬＹＮＣからの同期パルスをクロックソー スとして受け、その他からの多様な複数チャンネルのクロックソースを受けて、 アナログ系テスタ部が備える各アナログ・ユニットへ個別に選択されたクロック ソースを供給可能なクロック／パルス分配供給部であり、 上記構成手段を備える半導体試験装置において、 上記イベント・マスタＥＭに対して少なくとも上記同期パルスＰ１〜Ｐ４を選 択して出力する追加出力ポートを１チャンネル追加して備え、 上記追加出力ポートから選択して出力される上記複数ｎチャンネルの同期パル スＰ１〜Ｐ４を順次切り替えて受けて、上記複数ｎチャンネルの同期パルス間の スキューを測定するパルス間スキュー測定手段を備え、 上記パルス間スキュー測定手段により得られた複数ｎチャンネルの同期パルス Ｐ１〜Ｐ４間のスキューデータに基づいて、各チャンネル間のスキューを補正す る手段を備え、 以上を具備していることを特徴とする半導体試験装置である。 上記考案によれば、ＬＹＮＣから発生される複数チャンネルの同期パルスＰ１ 〜Ｐ４同士の間における相対的なスキューを解消可能な半導体試験装置が実現で きる。

【００１６】 また、上記パルス間スキュー測定手段の一態様としては、フレーム・プロセッ サＦＰが備えるＤＣＰを適用することを特徴とする上述半導体試験装置がある。

【００１７】 また、上記ＤＣＰの一態様としては、半導体試験装置が備えるテスタピンに適 用されているフレーム・プロセッサＦＰにおける入力信号側のタイミング判定用 のリソースであって、上記ＬＹＮＣが発生した同期パルスＰ１〜Ｐ４を上記イベ ント・マスタＥＭの追加出力ポートから受けて、上記ＦＰ内に備えるＴＧからの ストローブ・タイミングを高精度に可変できるＳＴＢ信号をスキャンさせて当該 同期パルスＰ１〜Ｐ４の発生タイミングをラッチ検出して上記複数ｎチャンネル の同期パルス間のスキューを測定することを特徴とする上述半導体試験装置があ る。

【００１８】 また、上記各チャンネル間のスキューを補正する手段の一態様としては、上記 ＬＹＮＣのフレーム・プロセッサＦＰ内に備えるパルス発生タイミングの可変手 段（例えば可変遅延機能ＶＤ）により各チャンネル間のスキューを補正すること を特徴とする上述半導体試験装置がある。

【００１９】

【考案の実施の形態】

以下に本考案を適用した実施の形態の一例を図面を参照しながら説明する。ま た、以下の実施の形態の説明内容によって実用新案登録請求の範囲を限定するも のではないし、更に、実施の形態で説明されている要素や接続関係が解決手段に 必須であるとは限らない。

【００２０】 本考案について、図１を参照して以下に説明する。尚、従来構成に対応する要 素は同一符号を付し、また重複する部位の説明は省略する。

【００２１】 本願のロジック系とアナログ系との同期に係る要部構成は、図１に示すように 、従来と同一構成要素であるが、イベント・マスタＥＭと、ステートトリガ用フ レーム・プロセッサＳＴＦＰとの内部構成が異なる。その他は従来と同一である からして説明を要しない。

【００２２】 イベント・マスタＥＭに追加した要素は１つの追加出力ポートであり、ＬＹＮ Ｃから発生される複数チャンネルの同期パルスＰ１〜Ｐ４を受けて、何れかを選 択したトリガ・モニタ信号ＴＭ５をこの追加出力ポートから出力し、これをＳＴ ＦＰへ供給する。

【００２３】 ステートトリガ用フレーム・プロセッサＳＴＦＰに追加した要素は、ＯＲゲー トＧ６である。このＯＲゲートＧ６は、上記トリガ・モニタ信号ＴＭ５を受け、 ＳＴＦＰ内のＦＰから発生するステート・トリガパルスＳＴ１とを受けて両パル スを論理ＯＲしたものをバッファしてステート・トリガパルスＳＴ２として出力 し、これをＴＲＧＰＣへ供給する。

【００２４】 上記各構成を追加して備えることにより、ＤＣＰ２２へ入力されるステート・ トリガパルス戻り信号ＳＴ４のタイミングを測定することが可能となる結果、同 期パルスＰ１〜Ｐ４の間のスキューが測定できる。即ち、ＴＧからの検出タイミ ングを規定するＳＴＢ信号の位相を順次変えながらステート・トリガパルス戻り 信号ＳＴ４をスキャンさせていくことで、ステート・トリガパルス戻り信号ＳＴ ４のエッジ・タイミングを特定することができる。

【００２５】 これによれば、ＥＭにより複数チャンネルの同期パルスＰ１〜Ｐ４を順次切り 替えてＳＴＦＰへ供給し、各々のエッジ・タイミングを測定することで各同期パ ルスＰ１〜Ｐ４の間のスキューが測定できることとなる。前記で得たスキューデ ータに基づいてＬＹＮＣの各同期パルスＰ１〜Ｐ４に対応するＦＰの発生タイミ ングを内部に備える可変遅延機能ＶＤを用いて補正制御することで、各各同期パ ルスＰ１〜Ｐ４間のスキューをゼロ状態に解消できることとなる。この結果、数 十ＭＨｚ以上の高いクロック周波数を使用する高速デバイスにおいても実用的に 試験実施することが可能となる大きな利点が得られる。

【００２６】 尚、本考案の技術的思想は、上述実施の形態の具体構成例に限定されるもので はない。更に、所望により、上述実施の形態を変形して応用してもよい。 一例を図５に示す。この構成例では、イベント・マスタＥＭに上述した１つの 追加出力ポートを追加して備え、ステートトリガ用フレーム・プロセッサＳＴＦ Ｐには上述したＯＲゲートＧ６をＤＣＰ２２の入力端に挿入して備える。これに よれば、上述同様にしてＳＴＢ信号の位相を変えながら複数チャンネルの同期パ ルスＰ１〜Ｐ４を順次スキャンできる結果、各同期パルスＰ１〜Ｐ４間のスキュ ーが得られる。

【００２７】 また、上述実施例では、ステートトリガ用フレーム・プロセッサＳＴＦＰ内の ＤＣＰを利用してスキューを求める具体例を示したが、ＥＭ内へ上述ＤＣＰ２２ 同様のものを備えるように構成しても良い。また、前記以外にも、ＤＣＰを備え る他の要素へ割り込み、若しくは論理ＯＲ手段を備えて割り込むように構成させ て実現しても良い。

【００２８】

【考案の効果】

本考案は、上述の説明内容から、下記に記載される効果を奏する。 上述説明したように本考案によれば、イベント・マスタＥＭへ供給される、ロ ジック系テスタ部と同期した複数チャンネルの同期パルス間のスキューを測定す る手段を具備する構成としたことにより、複数チャンネルの同期パルス間のスキ ューをゼロに補正することが可能となる結果、ロジック系テスタ部とアナログ系 テスタ部との授受信号を用いてＤＵＴを試験実施するときの試験タイミングの同 期関係が一層良好となる大きな利点が得られる。従って本考案の技術的効果は大 であり、産業上の経済効果も大である。

【図面の簡単な説明】

【図１】本考案の、ロジック系とアナログ系との同期に
係る半導体試験装置の要部構成例。

【図２】標準的なフレーム・プロセッサＦＰの内部ブロ
ック構成例と、クロック・マスタの内部ブロック構成
例。

【図３】従来の、ロジック系とアナログ系との同期に係
る半導体試験装置の要部構成。

【図４】複数チャンネルの同期パルス間のスキューを説
明するタイミング図。

【図５】本考案の、ロジック系とアナログ系との同期に
係る半導体試験装置の他の要部構成例。

【符号の説明】

ＴＰ１ ステート・トリガ端子 Ｇ６ ＯＲゲート ＣＭ クロック・マスタ（Clock Master） ＣＰ コンパレータ ＤＣＰ デジタル・コンパレータ（Digital Comparat
or） ＤＵＴ 被試験デバイス ＥＭ イベント・マスタ（Event Master） ＦＣ フォーマット・コントローラ（Format Contr
ol） ＦＰ フレーム・プロセッサ ＬＹＮＣ ロジック・シンクロナス・トリガ ＰＢ パフォーマンスボード ＳＴＦＰ ステートトリガ用フレーム・プロセッサ ＴＲＧＰＣ トリガ専用ピンカード ＴＧ タイミング・ジェネレータ（Timing Generat
or）

Claims (4)

【実用新案登録請求の範囲】
1. 【請求項１】 ロジック系テスタ部とアナログ系テスタ
   部と、両テスタ部間の同期を行うロジック・シンクロナ
   ス・トリガＬＹＮＣと、イベント・マスタＥＭとを備え
   る半導体試験装置であって、 上記ロジック・シンクロナス・トリガＬＹＮＣは、複数
   ｎチャンネルのフレーム・プロセッサＦＰを備えて該ロ
   ジック系テスタ部と同期した関係で、且つ所定の発生タ
   イミングで同期パルスを発生して該イベント・マスタＥ
   Ｍの入力端へクロックソースとして供給し、 該ＬＹＮＣのフレーム・プロセッサＦＰが発生する同期
   パルスの発生形態は、該ロジック系テスタ部が備えるテ
   スタピンに係るフレーム・プロセッサＦＰと同一のパル
   ス発生形態を備え、 上記イベント・マスタＥＭは、該ＬＹＮＣからの同期パ
   ルスをクロックソースとして受け、その他からの複数チ
   ャンネルのクロックソースを受けて、アナログ系テスタ
   部が備える各アナログ・ユニットへ個別に選択されたク
   ロックソースを供給可能なクロック／パルス分配供給部
   であり、 上記構成手段を備える半導体試験装置において、 該イベント・マスタＥＭに対して少なくとも該同期パル
   スを選択して出力する追加出力ポートを１チャンネル追
   加して備え、 該追加出力ポートから選択して出力される該複数ｎチャ
   ンネルの同期パルスを順次切り替えて受けて、該複数ｎ
   チャンネルの同期パルス間のスキューを測定するパルス
   間スキュー測定手段を備え、 該パルス間スキュー測定手段により得られた複数ｎチャ
   ンネルの同期パルス間のスキューデータに基づいて、各
   チャンネル間のスキューを補正する手段を備え、 以上を具備していることを特徴とする半導体試験装置。
2. 【請求項２】 該パルス間スキュー測定手段は、フレー
   ム・プロセッサＦＰが備えるＤＣＰ（Digital Comparat
   or）を適用することを特徴とする請求項１記載の半導体
   試験装置。
3. 【請求項３】 該ＤＣＰは、半導体試験装置が備えるテ
   スタピンに適用されているフレーム・プロセッサＦＰに
   おけるタイミング判定用のリソースであって、該ＬＹＮ
   Ｃが発生した同期パルスを該イベント・マスタＥＭの追
   加出力ポートから受けて、該ＦＰ内に備えるＴＧ（Timi
   ng Generator）からのストローブ・タイミングを高精度
   に可変できるＳＴＢ信号をスキャンさせて当該同期パル
   スの発生タイミングをラッチ検出して該複数ｎチャンネ
   ルの同期パルス間のスキューを測定することを特徴とす
   る請求項２記載の半導体試験装置。
4. 【請求項４】 該各チャンネル間のスキューを補正する
   手段は、該ＬＹＮＣのフレーム・プロセッサＦＰ内に備
   えるパルス発生タイミングの可変手段により各チャンネ
   ル間のスキューを補正することを特徴とする請求項１記
   載の半導体試験装置。