KR102319127B1 - 비동기 패턴 데이터를 제공하는 피검사 디바이스 테스트 시스템 - Google Patents

비동기 패턴 데이터를 제공하는 피검사 디바이스 테스트 시스템 Download PDF

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KR102319127B1
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방두환
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Abstract

본 발명은 비동기 패턴 데이터를 제공하는 피검사 디바이스 테스트 시스템 에 관한 것으로서, 동기 클락 신호를 생성하여 동기화된 다수의 패턴 데이터를 피검사 디바이스에 송신하고, 피검사 디바이스로부터 테스트 신호를 수신하는 동기 클락 테스트부와, 비동기 클락 신호를 생성하여 비동기화된 다수의 패턴 데이터를 피검사 디바이스에 송신하고, 피검사 디바이스로부터 테스트 신호를 수신하는 비동기 클락 테스트부가 구비되어, 피검사 디바이스에 동기 패턴 데이터 뿐만 아니라 비동기 패턴 데이터를 선택적으로 제공함으로써 테스트 성능을 높일 수 있다.

Description

비동기 패턴 데이터를 제공하는 피검사 디바이스 테스트 시스템{SYSEM FOR TESTING DEVICE-UNDER-TEST PROVIDING ASYNCHRONIZED PATTERN DATA}
본 문서는 피검사 디바이스의 테스트 시스템에 관한 것이고, 특히 하나의 테스트 시스템 내에서 동기화된 테스트 패턴 데이터 뿐만 아니라 비동기화된 테스트 패턴 데이터도 제공할 수 있는 테스트 시스템에 관련된다.
일반적으로, 반도체 디바이스 등 피검사 디바이스는 제조 공정 중에 여러 번 테스트 된다. 피검사 디바이스(DUT, Device Under Test)를 성공적으로 테스트하기 위해서, 테스트 장비는 그 디바이스의 동작 환경에 있는 것과 같이 신호를 생성하고 측정하여야 한다.
피검사 집적 회로 테스트 장비는 전형적으로 인스트루먼트 보드(Instrument board)를 채널 별로 복수개 포함하여 이루어지는데, 테스트 결과의 신뢰성을 높이기 위해 다수의 테스트 패턴 (신호)가 동기화(Synchronization)되어 피검사 디바이스로 송신되어 테스트 시스템 전체 클락(Clock)이 동기화 되어 있다.
그런데 최근 SoC 또는 시스템 반도체와 같이 반도체 디바이스의 성능이 향상되고 더욱 집적화되는 추세에 따라 반도체 디바이스 내부로 입력되는 채널의 수가 늘어 나고 그로 인해 클락(Clock)의 개수도 더욱 늘어나고 있으며, 종류 또한 다양해 지고 있다. 이로 인해, 비동기화(Asynchronization) 된 테스트 패턴 신호를 제공해야 하는 경우가 발생할 수 있는데, 예를 들어, 반도체 디바이스의 다수의 채널 중 A 그룹 채널은 동기화된 클럭이 테스트 패턴 신호가 제공되어야 하는 반면, B 그룹 채널은 지연되거나 비동기화된 신호를 제공해야 하는 경우가 있을 수 있다.
한국특허공보(등록공보번호: 10-2106337, “반도체 소자의 테스트를 위한 고속 클럭 동기 회로”)는 먹스(MUX) 및 딜레이 버퍼(Delay buffer)를 이용하여 FPGA와 동기화된 고속 테스트 신호(Synchronized high-speed test signals)를 생성하는 테스트 시스템이 개시되어 있으나, 비동기화된 테스트 신호를 함께 제공하는 기술에 대해서는 개시되어 있지 않다.
본 문서는 SoC 또는 시스템 반도체와 같은 고도로 집적화된 피검사 디바이스(Device Under Test, DUT)를 테스트를 하기 위해 동기화된 테스트 패턴 데이터 뿐만 아니라 비동기화된 테스트 패턴 데이터도 제공하여 테스트 성능을 극대화하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 일 양상에 따라, 피검사 디바이스 테스트 시스템은,
동기 클락 신호를 생성하여 동기화된 다수의 패턴 데이터를 피검사 디바이스에 송신하고, 피검사 디바이스로부터 테스트 신호를 수신하는 동기 클락 테스트부,
비동기 클락 신호를 생성하여 비동기화된 다수의 패턴 데이터를 피검사 디바이스에 송신하고, 피검사 디바이스로부터 테스트 신호를 수신하는 비동기 클락 테스트부(ASCT : ASync Clock Testing unit),
동기 클락 테스트부와 피검사 디바이스 사이에 구비되어, 피검사 디바이스로부터 테스트 신호의 수신 동작을 On/off 스위칭하는 제1 스위치,
비동기 클락 테스트부와 피검사 디바이스 사이에 구비되어, 비동기화된 다수의 패턴 데이터의 송신 동작을 On/off 스위칭하는 제2 스위치, 및
피검사 디바이스로부터 테스트 신호를 비동기 클락 테스트부에 제공하는 피드백 라인을 포함하고,
제1 스위치가 On일 때 제2 스위치가 Off이고, 제1 스위치가 Off일 때 제2 스위치가 On으로 스위칭하여, 동기화된 테스트 패턴 데이터와 비동기화된 테스트 패턴 데이터를 피검사 디바이스에 제공한다.
본 발명은 피검사 디바이스가 고도화 내지 복합화되어 채널수가 증가함에 따라, 동기화된 패턴 신호와 비동기화된 패턴 신호를 선택적으로 제공할 수 있으므로, 테스트 성능을 향상 시킬 수 있다.
또한, 비동기화된 패턴 신호의 제공에 따른 피검사 디바이스의 테스트 신호의 크기 또는 주파수를 측정하고 더 나아가 이를 토대로 크기(Amplitude) 또는 주파수(Frequency)를 변경하여 피검사 디바이스로 재송신함에 따라 테스트 성능을 더욱 향상 시킬 수 있다.
또한, 동기 클락 테스트부의 내부 저장공간 또는 패턴 프로그램을 변경 없이 그대로 적용한 상태에서 비동기 클락 테스트부의 기능을 추가할 수 있으므로 비용이 절감될 수 있다.
도 1은 일 실시예에 따른 비동기 패턴 데이터를 제공하는 피검사 디바이스 테스트 시스템을 설명하는 도면이다.
도 2는 일 실시예에 따른 비동기 클락 테스트부를 설명하는 도면이다.
도 3은 일 실시예에 따른 피검사 디바이스 테스트 시스템의 출력 파형을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 기술되는 바람직한 실시예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 본 발명 명세서 전반에 걸쳐 사용되는 용어들은 본 발명 실시예에서의 기능을 고려하여 정의된 용어들로서, 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있는 사항이므로, 이 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
또한 전술한, 그리고 추가적인 발명의 양상들은 후술하는 실시예들을 통해 명백해질 것이다. 본 명세서에서 선택적으로 기재된 양상이나 선택적으로 기재된 실시예의 구성들은 비록 도면에서 단일의 통합된 구성으로 도시되었다 하더라도 달리 기재가 없는 한 당업자에게 기술적으로 모순인 것이 명백하지 않다면 상호간에 자유롭게 조합될 수 있는 것으로 이해된다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
도 1은 일 실시예에 따른 비동기 패턴 데이터를 제공하는 피검사 디바이스 테스트 시스템을 설명하는 도면이다. 도시된 바와 같이, 피검사 디바이스 테스트 시스템(1000)은 동기 클락 테스트부(100), 비동기 클락 테스트부(200), 제1 신호처리부(300), 제2 신호처리부(400), 제1 스위치(500), 제2 스위치(600), 피드백 라인(700), 비교부(800)를 포함하여 구성될 수 있다.
동기 클락 테스트부(100)는, 동기 클락 신호를 생성하여 동기화된 다수의 패턴 데이터를 피검사 디바이스(2000)에 송신하고, 피검사 디바이스로부터 테스트 신호를 수신할 수 있다.
비동기 클락 테스트부(ASCT, 200)는 비동기 클락 신호를 생성하여 비동기화된 다수의 패턴 데이터를 피검사 디바이스에 송신하고, 피검사 디바이스로부터 테스트 신호를 수신할 수 있다.
제1 스위치(500)는, 동기 클락 테스트부와 피검사 디바이스 사이에 구비되어, 피검사 디바이스로부터 테스트 신호의 수신 동작을 On/off 스위칭할 수 있다.
제2 스위치(600)는, 비동기 클락 테스트부와 피검사 디바이스 사이에 구비되어, 비동기화된 다수의 패턴 데이터의 송신 동작을 On/off 스위칭할 수 있다.
피드백 라인(700)은 피검사 디바이스로부터 테스트 신호를 비동기 클락 테스트부(ASync Clock Testing unit)에 제공하는 루트 경로의 기능을 수행할 수 있다.
일 실시예에 따라, 제1 스위치(500)가 On일 때 제2 스위치(600)가 Off이고, 제1 스위치가 Off일 때 제2 스위치가 On으로 스위칭하여, 동기화된 테스트 패턴 데이터와 비동기화된 테스트 패턴 데이터를 피검사 디바이스에 선택적으로 제공할 수 있다. 즉, 제1 스위치(500)와 제2 스위치(600)는 서로 반대의 스위칭 동작을 함으로써 신호의 충돌 내지 간섭을 피할 수 있다. 제1 스위치(500) 및 제2 스위치(600)의 스위칭 동작은 별도 제어부(도시 안됨)에 의해 제어될 수 있다.
동기 클락 테스트부(100)에 있어서, 패턴 생성부(Pattern Generator, 110)는 피검사 디바이스(2000)를 테스트하기 위한 (테스트) 패턴 데이터(PAT Data)를 생성하여 레이트 생성부(Rate Generator, 120)에 제공하고, 동기 클락(Sync CLK)을 벡터 패턴 메모리(Vector Pattern Memory, 130)에 제공할 수 있다. 벡터 패턴 메모리(VPM, 130)은 O 및 1의 조합으로 반복되는 패턴을 형성하기 위한 프로그램이 저장되어 있을 수 있다.
패턴 생성부(Pattern Generator, 110)는 특정 테스트하기 위한 패턴 프로그램(Pattern program)을 생성하는데 다시 말해, 패턴이 일정한 주기를 가지도록 할 수 있다.
판정부(140)는 레이트 생성부(120)와 벡터 패턴 메모리(130)로부터 각각 동기 클락(Sync CLK)과 패턴 데이터(Pattern data)를 제공 받아 타이밍 생성부(Timing Generator, 150)로 재전송할 수 있다. 타이밍 생성부(TG, 150)는 패턴 생성부(110)에 의해 생성되고 일정한 주기를 가지는 패턴의 엣지(Rising edge 및 Falling edge) 위치를 결정하여 출력할 수 있다.
동기 클락 테스트부(100)의 출력단에는 제1 신호처리부(300)가 구비될 수 있는데, 제1 신호처리부(300)는 PE(Pin Electronics)로서 PIO(Pattern I/O)의 전압을 증폭하거나 디지털 신호를 아날로그 신호로 변경(DAC)하여 피검사 디바이스(2000)에 동기화된 패턴 데이터(PAT Data)를 제공할 수 있다.
피검사 디바이스(2000)로부터 출력된 테스트 신호는, 제1 스위치(500)를 거쳐 판정부(140)에 입력되어 Pass/fail이 판정(Judge)되는데, 제1 스위치(500)는 테스트 신호가 판정부(140)에의 입력을 On/off 스위칭 할 수 있다. 제1 스위치(500)는 동기 클락 테스트부(100)의 입력단에 구비될 수 있다.
동기 클락 테스트부(100)의 입력단에는 비교부(800)가 구비되어 입력되는 테스트 신호를 High(1) 및 Low(0)의 기준치로 설정할 수 있다. 따라서 일정치 이상이면 High(1), 일정치 미만이면 Low(0)로 출력시킬 수 있다.
이와 같이, 동기 클락 테스트부(100)의 모든 블록은 패턴 생성부(110)와 동기화 되어 있으며, 피검사 디바이스에 동기화된 다수의 패턴 데이터를 피검사 디바이스에 송신하고, 피검사 디바이스로부터 테스트 신호를 수신할 수 있다.
한편, 비동기 클락 테스트부(200, ASync Clock Testing unit)의 출력단에는 제2 신호처리부(400)가 구비될 수 있는데, 제1 신호처리부(400)는 PE(Pin Electronics)로서 PIO(Pattern I/O)의 전압을 증폭하거나 디지털 신호를 아날로그 신호로 변경(DAC)하고 피검사 디바이스(2000)에 비동기화된 패턴 데이터(PAT Data)를 제공할 수 있다.
비동기 클락 테스트부(200)의 출력단에는 제2 스위치(600)가 구비되어 비동기화된 다수의 패턴 데이터의 송신 동작을 On/off 스위칭할 수 있다.
피검사 디바이스(2000)의 출력 테스트 신호는 피드백 라인(700)을 통해 비동기 클락 테스트부(200)로 입력되어 Pass/fail이 판정(Judge)될 수 있다. 도 3에 있어서, 채널 2는 비동기 패턴 데이터를 보여주고 있다.
도 2는 일 실시예에 따른 비동기 클락 테스트부를 설명하는 도면이다. 도시된 바와 같이, 비동기 클락 테스트부(200)는 패턴 생성부(Pattern Generator, 210), 레이트 생성부(Rate Generator, 220), 벡터 패턴 메모리(Vector Pattern Memory, 230), 판정부(240), 타이밍 생성부(Timing Generator, 250), 비교부(260), 테스트 신호 측정부(270), 클락 스위치(280-1, 280-2, 280-3, 280-4, 280-5)를 포함하여 구성될 수 있다. 패턴 생성부(210), 레이트 생성부(220), 벡터 패턴 메모리(230), 판정부(240), 타이밍 생성부(250), 비교부(260)의 기본적인 기능은 도 1의 동기 클락 테스트부(100)의 경우와 같을 수 있다.
테스트 신호 측정부(270)는 피드백 라인(700)을 통해 피검사 디바이스로부터 제공 받은 테스트 신호의 크기 또는 주파수를 측정할 수 있다. 측정 결과는 판정부(240)에 입력된다.
또 다른 일실시예에 따른 피검사 디바이스 테스트 시스템에 있어서, 비동기 클락 테스트부(200)는, 테스트 신호 측정부(270)에 의해 측정된 테스트 신호의 크기 또는 주파수를 토대로, 크기 또는 주파수가 변경된 비동기화된 패턴 데이터를 피검사 디바이스에 재송신할 수 있다. 도 3에 있어서, 채널 3은 주파수와 크기가 변경된 비동기 패턴 데이터를 보여주고 있다. 일 실시예에 따라, 판정부(240)는 테스트 신호 측정부(270)로부터 피검사 디바이스의 테스트 측정 결과를 분석하고, 패턴 프로그램(Pattern program)을 변경하도록 제어하여 변경된 패턴 데이터를 피검사 디바이스에 재송신할 수 있다.
또 다른 일실시예에 따른 피검사 디바이스 테스트 시스템에 있어서, 비동기 클락 테스트부(200)는, 동기 클락 신호를 더 생성하고, 비동기화된 다수의 패턴 데이터와 동기화된 다수의 패턴 데이터를 선택적으로 피검사 디바이스에 송신할 수 있다. 이러한 기능을 달성하기 위해 클락 스위치(280-1, 280-2, 280-3, 280-4, 280-5)를 포함하여 구성될 수 있다.
도시된 바와 같이, 제1 클락 스위치(280-1)는 패턴 생성부(Pattern Generator, 210)로부터 동기 클락(Sync CLK)과 비동기 클락(Async CLK)을 제공 받고 이를 선택적으로 출력할 수 있다. 제2 클락 스위치(280-2), 제3 클락 스위치(280-3), 제4 클락 스위치(280-4)는 레이트 생성부(Rate Generator, 220)로부터 동기 클락(Sync CLK)과 비동기 클락(Async CLK)을 제공 받고 이를 선택적으로 출력할 수 있다. 제5 클락 스위치(280-5)는 판정부(240)로부터 동기 클락(Sync CLK)과 비동기 클락(Async CLK)을 제공 받고 이를 선택적으로 출력할 수 있다.
패턴 생성부(Pattern Generator, 210)는 동기 클락(Sync CLK)과 비동기 클락(Async CLK) 생성하여 제1 클락 스위치(280-1)에 제공하고, 제1 클락 스위치(280-1)는 이를 선택하여 벡터 패턴 메모리(230, VPM)에 제공하며, 벡터 패턴 메모리(230)는 패턴 데이터를 판정부(240)에 제공할 수 있다.
판정부(240)는 마찬가지로 동기 클락(Sync CLK)과 비동기 클락(Async CLK) 생성하여 제5 클락 스위치(280-5)에 제공하고, 패턴 데이터를 타이밍 생성부(Timing Generator, 250)에 제공할 수 있다.
이로써, 비동기 클락 테스트부(200)는 비동기 패턴 데이터 뿐만 아니라, 경우에 따라서는 동기 패턴 데이터를 선택적으로 피검사 디바이스에 제공할 수 있는 듀얼 모드(Dual mode)의 기능을 더 수행할 수 있다.
도 3은 일 실시예에 따른 피검사 디바이스 테스트 시스템의 출력 파형을 설명하는 도면이다. 도시된 바와 같이, 채널 1, 채널 4 내지 채널 n은 동기화된 클락 신호를 출력하였다. 이러한 동기 클락(Sync CLK)은 동기 클락 테스트부(100)에 의해 형성될 수 있고, 비동기 클락 테스트부(200)에 의해 형성될 수 도 있다.
반면에, 채널 2는 비동기화된 클락 신호를 출력하였다. 이러한 비동기 클락(Async CLK)은 비동기 클락 테스트부(200)에 의해 형성될 수 있다.
또한, 채널 3은 채널 2의 진폭(a)과 폭(w)과 비교하여 진폭(A)과 폭(W)이 다른 파형이 출력되었다. 이는 비동기 클락 테스트부(200)에 의해 형성될 수 있다.
1000 : 피검사 디바이스 테스트 시스템
2000 : 피검사 디바이스
100 : 동기 클락 테스트부
110, 210 : 패턴 생성부
120, 220 : 레이트 생성부
130, 230 : 벡터 패턴 메모리
140, 240 : 판정부
150, 250 : 타이밍 생성부
200 : 비동기 클락 테스트부
270 : 테스트 신호 측정부
300 : 제1 신호처리부 400 : 제2 신호처리부
500 : 제1 스위치 600 : 제2 스위치
700 : 피드백 라인 260, 800 : 비교부
280-1 : 제1 클락 스위치
280-2 : 제2 클락 스위치
280-3 : 제3 클락 스위치
280-4 : 제4 클락 스위치280-5 : 제5 클락 스위치

Claims (4)

  1. 동기 클락 신호를 생성하여 동기화된 다수의 패턴 데이터를 피검사 디바이스에 송신하고, 피검사 디바이스로부터 테스트 신호를 수신하는 동기 클락 테스트부;
    비동기 클락 신호를 생성하여 비동기화된 다수의 패턴 데이터를 피검사 디바이스에 송신하고, 피검사 디바이스로부터 테스트 신호를 수신하는 비동기 클락 테스트부;
    동기 클락 테스트부와 피검사 디바이스 사이에 구비되어, 피검사 디바이스로부터 테스트 신호의 수신 동작을 On/off 스위칭하는 제1 스위치;
    비동기 클락 테스트부와 피검사 디바이스 사이에 구비되어, 비동기화된 다수의 패턴 데이터의 송신 동작을 On/off 스위칭하는 제2 스위치; 및
    피검사 디바이스로부터 테스트 신호를 비동기 클락 테스트부에 제공하는 피드백 라인;을 포함하고,
    제1 스위치가 On일 때 제2 스위치가 Off이고, 제1 스위치가 Off일 때 제2 스위치가 On으로 스위칭하는 피검사 디바이스 테스트 시스템.
  2. 제 1 항에 있어서,
    비동기 클락 테스트부는,
    피드백 라인을 통해 피검사 디바이스로부터 제공 받은 테스트 신호의 크기 또는 주파수를 측정하는 테스트 신호 측정부;를 포함하는 피검사 디바이스 테스트 시스템.
  3. 제 2 항에 있어서,
    비동기 클락 테스트부는,
    테스트 신호 측정부에 의해 측정된 테스트 신호의 크기 또는 주파수를 토대로, 크기 또는 주파수가 변경된 비동기화된 패턴 데이터를 피검사 디바이스에 재송신하는 피검사 디바이스 테스트 시스템.
  4. 제 1 항에 있어서,
    비동기 클락 테스트부는,
    동기 클락 신호를 더 생성하고, 비동기화된 다수의 패턴 데이터와 동기화된 다수의 패턴 데이터를 선택적으로 피검사 디바이스에 송신하는 피검사 디바이스 테스트 시스템.
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