JP3064751B2 - 多層型ジャンパーチップの製造方法 - Google Patents
多層型ジャンパーチップの製造方法Info
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- JP3064751B2 JP3064751B2 JP5210925A JP21092593A JP3064751B2 JP 3064751 B2 JP3064751 B2 JP 3064751B2 JP 5210925 A JP5210925 A JP 5210925A JP 21092593 A JP21092593 A JP 21092593A JP 3064751 B2 JP3064751 B2 JP 3064751B2
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/225—Correcting or repairing of printed circuits
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、回路基板上に配線用部
品として搭載されるジャンパーチップの製造方法に関
し、特に複数の交差配線を層間に形成された内部配線に
より交わること なく収納した多層型ジャンパーチップの
製造方法に関するものである。
品として搭載されるジャンパーチップの製造方法に関
し、特に複数の交差配線を層間に形成された内部配線に
より交わること なく収納した多層型ジャンパーチップの
製造方法に関するものである。
【０００２】
【従来の技術】基板上に形成された電子回路を接続する
配線は、交差する場合が存在する。このような場合、そ
の交差を防ぐための一方法として、基板を多層構造とす
る場合がある。この多層構造の基板では、図４に示した
ように交差する配線１０１，１０２の一方を、ヴィアホ
ール１０３を用いて他の層１０４に一旦迂回させ、さら
にその層からヴィアホール１０５を用いて元の層１０６
に戻して配線の交差を防いでいる。
配線は、交差する場合が存在する。このような場合、そ
の交差を防ぐための一方法として、基板を多層構造とす
る場合がある。この多層構造の基板では、図４に示した
ように交差する配線１０１，１０２の一方を、ヴィアホ
ール１０３を用いて他の層１０４に一旦迂回させ、さら
にその層からヴィアホール１０５を用いて元の層１０６
に戻して配線の交差を防いでいる。
【０００３】しかしながら、上述した多層構造の基板に
よって配線の交差を防ぐ方法においては、層数を増やす
ことにより、容易に交差する配線の数が多い複雑な電子
回路の接続が可能となるが、層数が増える分、製作費用
が高くなるという課題を有していた。
よって配線の交差を防ぐ方法においては、層数を増やす
ことにより、容易に交差する配線の数が多い複雑な電子
回路の接続が可能となるが、層数が増える分、製作費用
が高くなるという課題を有していた。
【０００４】また、交差する配線の数が少ない場合にお
いては、ジャンパーチップを用いて交差を防ぐ方法が存
在する。かかる方法は、図５に示したように回路基板上
において交差する配線１０７，１０８の一方を、陸橋の
如くはんだ１０９によってその両端を配線上に接続され
たジャンパーチップ１１０を用いて接続する構造のもの
である。
いては、ジャンパーチップを用いて交差を防ぐ方法が存
在する。かかる方法は、図５に示したように回路基板上
において交差する配線１０７，１０８の一方を、陸橋の
如くはんだ１０９によってその両端を配線上に接続され
たジャンパーチップ１１０を用いて接続する構造のもの
である。
【０００５】しかし、かかる回路基板上にジャンパーチ
ップを搭載する方法においては、交差する配線毎にジャ
ンパーチップを一つずつ搭載するものであるため、交差
する配線の数が多くなるとその搭載のための作業が増
え、煩雑のものとなると共に、搭載のための費用は電子
部品１つを搭載するのと同じ費用が発生するため、交差
する配線の数が少ない場合にのみ有効な手段となってい
た。
ップを搭載する方法においては、交差する配線毎にジャ
ンパーチップを一つずつ搭載するものであるため、交差
する配線の数が多くなるとその搭載のための作業が増
え、煩雑のものとなると共に、搭載のための費用は電子
部品１つを搭載するのと同じ費用が発生するため、交差
する配線の数が少ない場合にのみ有効な手段となってい
た。
【０００６】また、上記した従来より使用されているジ
ャンパーチップは、一つのチップで１本しか交差を受け
持つことが出来ないため、交差する配線の数自体が少な
いものであっても、その配線が複雑に交差している場合
には対応が出来ないという課題も有していた。
ャンパーチップは、一つのチップで１本しか交差を受け
持つことが出来ないため、交差する配線の数自体が少な
いものであっても、その配線が複雑に交差している場合
には対応が出来ないという課題も有していた。
【０００７】そこで、近年においては、実開平４−３８
０８０号公報に開示されたような、複数の交差配線を層
間に形成された内部配線により交わることなく収納した
多層型のジャンパーチップが考案されている。 かかる多
層型のジャンパーチップは、複数の配線の交差を１チッ
プで防ぐことが可能となり、また、複雑な配線にもその
積層枚数を増加することにより容易に対応できると言う
効果を有している。
０８０号公報に開示されたような、複数の交差配線を層
間に形成された内部配線により交わることなく収納した
多層型のジャンパーチップが考案されている。 かかる多
層型のジャンパーチップは、複数の配線の交差を１チッ
プで防ぐことが可能となり、また、複雑な配線にもその
積層枚数を増加することにより容易に対応できると言う
効果を有している。
【０００８】
【発明が解決しようとする課題】
しかしながらここで、
上記複数の交差配線を層間に形成された内部配線により
交わることなく収納した多層型ジャンパーチップを製造
するにあたり、焼成前のセラミックグリーンシートの状
態で上記内部配線をその表面に形成し、該グリーンシー
トを複数枚積層して焼成することにより一体化する所謂
グリーンシート積層法によって製造するセラミック多層
基板とした場合、該セラミック多層基板は焼成収縮によ
り少なからず収縮しており、所定寸法のジャンパーチッ
プを正確に製造することは困難である。また、セラミッ
クグリーンシート上への上記内部配線の形成状態、複数
枚のグリーンシートの積層及び圧着状態、更には内部配
線とグリーンシートとの焼成収縮差等に起因して、内部
配線の端部がセラミック多層基板の端面に現れず、内部
配線との導通が図れない多層型ジャンパーチップと成る
憂いが高い。
上記複数の交差配線を層間に形成された内部配線により
交わることなく収納した多層型ジャンパーチップを製造
するにあたり、焼成前のセラミックグリーンシートの状
態で上記内部配線をその表面に形成し、該グリーンシー
トを複数枚積層して焼成することにより一体化する所謂
グリーンシート積層法によって製造するセラミック多層
基板とした場合、該セラミック多層基板は焼成収縮によ
り少なからず収縮しており、所定寸法のジャンパーチッ
プを正確に製造することは困難である。また、セラミッ
クグリーンシート上への上記内部配線の形成状態、複数
枚のグリーンシートの積層及び圧着状態、更には内部配
線とグリーンシートとの焼成収縮差等に起因して、内部
配線の端部がセラミック多層基板の端面に現れず、内部
配線との導通が図れない多層型ジャンパーチップと成る
憂いが高い。
【０００９】 本発明は、上述した多層型ジャンパーチッ
プを所謂グリーンシート積層法で製造するセラミック多
層基板とした場合の課題に鑑みなされたものであって、
その目的は、所定寸法の多層型ジャンパーチップを正確
に製造でき、しかも形成した内部配線との導通が確実に
図れる多層型ジャンパーチップの製造方法を提供するこ
とにある。
プを所謂グリーンシート積層法で製造するセラミック多
層基板とした場合の課題に鑑みなされたものであって、
その目的は、所定寸法の多層型ジャンパーチップを正確
に製造でき、しかも形成した内部配線との導通が確実に
図れる多層型ジャンパーチップの製造方法を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明は、上記した目的
を達成するため、請求項１に記載した発明においては、
複数枚の焼成前のセラミックグリーンシートの表面に各
々チップサイズよりも長く内部配線を形成し、該焼成前
のセラミックグリーンシートを積層して焼成することに
より一体化させた後、該積層体を所定のチップサイズに
切断し、その後切断によって積層体の端面に現れた内部
配線の端部に導通する端面電極を積層体に形成する多層
型ジャンパーチップの製造方法とした。 また、請求項２
に記載した発明においては、少なくとも一枚の焼成後の
セラミック板と、少なくとも一枚の焼成前のセラミック
グリーンシートとの表面に各々チップサイズよりも長く
内部配線を形成し、該焼成後のセラミック板と焼成前の
セラミックグリーンシートとを、少なくとも焼成後のセ
ラミック板が重ならない状態で積層して焼成することに
より一体化させた後、該積層体を所定のチップサイズに
切断し、その後切断によって積層体の端面に現れた内部
配線の端部に導通する端面電極を積層体に形成する多層
型ジャンパーチップの製造方法とした。
を達成するため、請求項１に記載した発明においては、
複数枚の焼成前のセラミックグリーンシートの表面に各
々チップサイズよりも長く内部配線を形成し、該焼成前
のセラミックグリーンシートを積層して焼成することに
より一体化させた後、該積層体を所定のチップサイズに
切断し、その後切断によって積層体の端面に現れた内部
配線の端部に導通する端面電極を積層体に形成する多層
型ジャンパーチップの製造方法とした。 また、請求項２
に記載した発明においては、少なくとも一枚の焼成後の
セラミック板と、少なくとも一枚の焼成前のセラミック
グリーンシートとの表面に各々チップサイズよりも長く
内部配線を形成し、該焼成後のセラミック板と焼成前の
セラミックグリーンシートとを、少なくとも焼成後のセ
ラミック板が重ならない状態で積層して焼成することに
より一体化させた後、該積層体を所定のチップサイズに
切断し、その後切断によって積層体の端面に現れた内部
配線の端部に導通する端面電極を積層体に形成する多層
型ジャンパーチップの製造方法とした。
【００１１】 上記した本発明にかかる多層型ジャンパー
チップの製造方法によれば、焼成により一体化した積層
体を形成した後、該積層体を所定のチップサイズに切断
するため、所定寸法の多層型ジャンパーチップを正確に
製造することができる。 また、層間に形成された内部配
線は、その形成時においてはチップサイズよりも長く形
成し、その後所定のチップサイズに切断するため、積層
体の端面に確実に内部配線の端部が現れ、積層体の端面
に形成する端面電極との導通が確実に図れる多層型ジャ
ンパーチップを製造することができる。 更に、請求項２
に記載した発明においては、上記作用・効果に加えて、
焼成後のセラミック板が、グリーンシートの焼成時にお
ける縦、横の平面方向の収縮、及び反り等を抑えるた
め、更に形状・寸法の安定した多層型ジャンパーチップ
を製造することができる。
チップの製造方法によれば、焼成により一体化した積層
体を形成した後、該積層体を所定のチップサイズに切断
するため、所定寸法の多層型ジャンパーチップを正確に
製造することができる。 また、層間に形成された内部配
線は、その形成時においてはチップサイズよりも長く形
成し、その後所定のチップサイズに切断するため、積層
体の端面に確実に内部配線の端部が現れ、積層体の端面
に形成する端面電極との導通が確実に図れる多層型ジャ
ンパーチップを製造することができる。 更に、請求項２
に記載した発明においては、上記作用・効果に加えて、
焼成後のセラミック板が、グリーンシートの焼成時にお
ける縦、横の平面方向の収縮、及び反り等を抑えるた
め、更に形状・寸法の安定した多層型ジャンパーチップ
を製造することができる。
【００１２】 ここで、上記焼成前のセラミックグリーン
シートは、１０００°Ｃ以下で焼成される所謂低温焼成
セラミックを用いることが望ましい。これは、低温焼成
セラミックを用いることにより、内部配線導体として導
電抵抗の低い銀、銅、金、銀−パラジュウム等の使用が
可能となり、電気損失の少ない多層型ジャンパーチップ
となるためである。
シートは、１０００°Ｃ以下で焼成される所謂低温焼成
セラミックを用いることが望ましい。これは、低温焼成
セラミックを用いることにより、内部配線導体として導
電抵抗の低い銀、銅、金、銀−パラジュウム等の使用が
可能となり、電気損失の少ない多層型ジャンパーチップ
となるためである。
【００１３】 また、上記焼成後のセラミック板は、焼成
されたアルミナ板とすることが望ましい。これは、アル
ミナ板は、強度、熱放散、熱膨張係数、寸法安定性等で
優れた特性を持つため、該アルミナ板が、積層されて焼
成されることにより一体化した他のセラミック板、例え
ば低温焼成セラミック板の強度等を補い、多層型ジャン
パーチップ全体の品質特性を高いものとするために望ま
しい。
されたアルミナ板とすることが望ましい。これは、アル
ミナ板は、強度、熱放散、熱膨張係数、寸法安定性等で
優れた特性を持つため、該アルミナ板が、積層されて焼
成されることにより一体化した他のセラミック板、例え
ば低温焼成セラミック板の強度等を補い、多層型ジャン
パーチップ全体の品質特性を高いものとするために望ま
しい。
【００１４】
【実施例】以下、本発明の実施例を、比較例と共に図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００１５】 −比較例− 図１は、本発明に対する比較例を示したものであり、該
図中（ａ），（ｂ）は、ジャンパーチップであるセラミ
ック多層基板を作製する途中のグリーンシートを示した
平面図、（ｃ）及び（ｄ）は、各々作製したセラミック
多層基板の側面図、及び斜視図である。また（ｅ）は、
完成した電子回路基板の斜視図である。
図中（ａ），（ｂ）は、ジャンパーチップであるセラミ
ック多層基板を作製する途中のグリーンシートを示した
平面図、（ｃ）及び（ｄ）は、各々作製したセラミック
多層基板の側面図、及び斜視図である。また（ｅ）は、
完成した電子回路基板の斜視図である。
【００１６】 ジャンパーチップであるセラミック多層基
板の作製は、先ずアルミナとホウ珪酸鉛系ガラスを５０
重量部づつ用い、それに樹脂（バインダー）と溶剤を加
えて混合し、スラリーを作製した後、該スラリーをドク
ターブレード法により塗工し、乾燥してグリーンシート
１、及び２を作製する。
板の作製は、先ずアルミナとホウ珪酸鉛系ガラスを５０
重量部づつ用い、それに樹脂（バインダー）と溶剤を加
えて混合し、スラリーを作製した後、該スラリーをドク
ターブレード法により塗工し、乾燥してグリーンシート
１、及び２を作製する。
【００１７】 その後、上記グリーンシート１，２に、図
１（ａ），（ｂ）に示したように端面電極用の孔３，４
を各々開け、その孔３，４内に、スクリーン印刷法にて
銀−パラジウム系電極ペーストを用いて端面電極５，６
を印刷する。さらに上記グリーンシート１，２上に、内
部配線用銀ペーストを用いて各々同様にスクリーン印刷
法にて内部配線７，８を形成する。
１（ａ），（ｂ）に示したように端面電極用の孔３，４
を各々開け、その孔３，４内に、スクリーン印刷法にて
銀−パラジウム系電極ペーストを用いて端面電極５，６
を印刷する。さらに上記グリーンシート１，２上に、内
部配線用銀ペーストを用いて各々同様にスクリーン印刷
法にて内部配線７，８を形成する。
【００１８】 配線が形成された上記グリーンシート１，
２を重ね、さらに印刷した配線を保護するため、印刷し
ていないグリーンシートを最上部に重ねてグリーンシー
ト積層法にて積層した後、圧力２９０ｋｇ／ｃｍ２で１
０分間プレスする。なお、本比較例においては、内部配
線を形成する層数を２層の例を挙げているが、３層以上
でも特に制限はない。
２を重ね、さらに印刷した配線を保護するため、印刷し
ていないグリーンシートを最上部に重ねてグリーンシー
ト積層法にて積層した後、圧力２９０ｋｇ／ｃｍ２で１
０分間プレスする。なお、本比較例においては、内部配
線を形成する層数を２層の例を挙げているが、３層以上
でも特に制限はない。
【００１９】 プレスした積層板は、４００°Ｃで１２０
分間脱バインダー（樹脂を燃焼、灰化して取り除く）し
た後、８５０°Ｃで１０分間焼成する。その後、得られ
た焼成体の表面に、内部配線７，８の位置が判るよう
に、配線に沿ってマーキング用ガラスペーストを用いて
マーキング９を印刷し、焼成する。
分間脱バインダー（樹脂を燃焼、灰化して取り除く）し
た後、８５０°Ｃで１０分間焼成する。その後、得られ
た焼成体の表面に、内部配線７，８の位置が判るよう
に、配線に沿ってマーキング用ガラスペーストを用いて
マーキング９を印刷し、焼成する。
【００２０】 最後に、端面電極５，６が焼成体の端面に
現れるように、上記端面電極用の孔３，４の中央部に沿
ってダイシングソーにて焼成体を切断し、図１（ｃ）及
び（ｄ）に示すような、交差配線を層間に形成された内
部配線７，８により交わることなく収納したジャンパー
チップであるセラミック多層基板１０を作製する。
現れるように、上記端面電極用の孔３，４の中央部に沿
ってダイシングソーにて焼成体を切断し、図１（ｃ）及
び（ｄ）に示すような、交差配線を層間に形成された内
部配線７，８により交わることなく収納したジャンパー
チップであるセラミック多層基板１０を作製する。
【００２１】 得られたセラミック多層基板１０を、図１
（ｅ）に示す如くマザーボードである回路基板１１に、
その端面電極部において電気的に接続し、電子回路基板
を作製する。かかる電子回路基板は、マザーボードであ
る回路基板１１に形成された複数の交差する配線１２
を、１つのジャンパーチップであるセラミック多層基板
１０によって交わることなく接続した基板となる。
（ｅ）に示す如くマザーボードである回路基板１１に、
その端面電極部において電気的に接続し、電子回路基板
を作製する。かかる電子回路基板は、マザーボードであ
る回路基板１１に形成された複数の交差する配線１２
を、１つのジャンパーチップであるセラミック多層基板
１０によって交わることなく接続した基板となる。
【００２２】
上記比較例に示した製造方法においては、
端面電極５，６が焼成体の端面に現れるように、上記端
面電極用の孔３，４の中央部に沿ってダイシングソーに
て焼成体を切断する際、端面電極５，６が焼成体の端面
から剥離してしまう憂いがある。
端面電極５，６が焼成体の端面に現れるように、上記端
面電極用の孔３，４の中央部に沿ってダイシングソーに
て焼成体を切断する際、端面電極５，６が焼成体の端面
から剥離してしまう憂いがある。
【００２３】 −実施例１− 図２は、本発明の第１の実施例を示したものであり、該
図中（ａ），（ｂ）は、ジャンパーチップであるセラミ
ック多層基板を作製する途中のグリーンシートを示した
平面図、（ｃ）は、作製途中にあるセラミック多層基板
の側面図である。また（ｄ）及び（ｅ）は、各々作製し
たセラミック多層基板の側面図、及び斜視図である。
図中（ａ），（ｂ）は、ジャンパーチップであるセラミ
ック多層基板を作製する途中のグリーンシートを示した
平面図、（ｃ）は、作製途中にあるセラミック多層基板
の側面図である。また（ｄ）及び（ｅ）は、各々作製し
たセラミック多層基板の側面図、及び斜視図である。
【００２４】 本実施例においては、先ず上記比較例と同
様の方法で作製したグリーンシート２１、及び２２の表
面に、図２（ａ），（ｂ）に示したように、各々内部配
線用の銀ペーストを用いて、スクリーン印刷法にて配線
の端部がチップの外側にはみ出すようにチップサイズよ
りも大きく内部配線２３、及び２４を印刷する。
様の方法で作製したグリーンシート２１、及び２２の表
面に、図２（ａ），（ｂ）に示したように、各々内部配
線用の銀ペーストを用いて、スクリーン印刷法にて配線
の端部がチップの外側にはみ出すようにチップサイズよ
りも大きく内部配線２３、及び２４を印刷する。
【００２５】 その後、上記グリーンシート２１、及び２
２を、比較例と同じく積層、プレス、脱バインダー、焼
成した後、さらに比較例と同じくマーキング用のガラス
ペーストを用いてマーキング２５を焼成体の表面に印刷
し、焼成する。
２を、比較例と同じく積層、プレス、脱バインダー、焼
成した後、さらに比較例と同じくマーキング用のガラス
ペーストを用いてマーキング２５を焼成体の表面に印刷
し、焼成する。
【００２６】 得られた焼成体を、所定の寸法に切断し、
図２（ｃ）に示すように焼成体の端面に、内部配線２
３、及び２４の端部が現れた焼成体を形成する。
図２（ｃ）に示すように焼成体の端面に、内部配線２
３、及び２４の端部が現れた焼成体を形成する。
【００２７】 そして最後に、焼成体の端面に現れた上記
内部配線２３、及び２４の端部に、各々導通するように
銀−パラジウム系外部電極ペーストを用いて端面電極２
６を印刷し、焼成して図２（ｄ）及び（ｅ）に示すよう
な、交差配線を層間に形成された内部配線２３、及び２
４により交わることなく収納したセラミック多層基板２
７を作製する。
内部配線２３、及び２４の端部に、各々導通するように
銀−パラジウム系外部電極ペーストを用いて端面電極２
６を印刷し、焼成して図２（ｄ）及び（ｅ）に示すよう
な、交差配線を層間に形成された内部配線２３、及び２
４により交わることなく収納したセラミック多層基板２
７を作製する。
【００２８】 このセラミック多層基板２７を用いて、上
記比較例の図１（ｅ）に示したと同様の電子回路基板を
作製できる。
記比較例の図１（ｅ）に示したと同様の電子回路基板を
作製できる。
【００２９】 −実施例２− 図３は、本発明の第２の実施例を示したものであり、該
図中（ａ）は、焼成したアルミナ板の平面図、（ｂ）
は、グリーンシートの平面図である。また（ｃ）及び
（ｄ）は、各々作製したセラミック多層基板の側面図、
及び斜視図である。
図中（ａ）は、焼成したアルミナ板の平面図、（ｂ）
は、グリーンシートの平面図である。また（ｃ）及び
（ｄ）は、各々作製したセラミック多層基板の側面図、
及び斜視図である。
【００３０】 先ず、焼成されたアルミナ板３１に、図３
（ａ）に示したように実施例１と同じくチップサイズよ
りも大きく内部配線３３を印刷し、焼成する。次に、実
施例１と同様の方法で作製したグリーンシート３２に、
図３（ｂ）に示したように同じく大きめの内部配線３４
を印刷する。
（ａ）に示したように実施例１と同じくチップサイズよ
りも大きく内部配線３３を印刷し、焼成する。次に、実
施例１と同様の方法で作製したグリーンシート３２に、
図３（ｂ）に示したように同じく大きめの内部配線３４
を印刷する。
【００３１】 その後、上記グリーンシート３２を、上記
アルミナ板３１の上に位置合わせして積層し、６０ｋｇ
／ｃｍ２の圧力で３分間プレスした後、実施例１と同じ
く脱バインダー、焼成する。これを実施例１と同じく所
定の寸法に切断し、端面電極３５を印刷した後、焼成す
る。
アルミナ板３１の上に位置合わせして積層し、６０ｋｇ
／ｃｍ２の圧力で３分間プレスした後、実施例１と同じ
く脱バインダー、焼成する。これを実施例１と同じく所
定の寸法に切断し、端面電極３５を印刷した後、焼成す
る。
【００３２】 そして最後に、得られた焼成体の最上部の
配線を保護するため、表面をガラス３６にて被覆すると
共に、上記実施例１と同様にマーキング３７を施し、焼
成して図３（ｃ）及び（ｄ）に示すような、交差配線を
層間に形成された内部配線３３，３４により交わること
なく収納したセラミック多層基板３８を作製する。
配線を保護するため、表面をガラス３６にて被覆すると
共に、上記実施例１と同様にマーキング３７を施し、焼
成して図３（ｃ）及び（ｄ）に示すような、交差配線を
層間に形成された内部配線３３，３４により交わること
なく収納したセラミック多層基板３８を作製する。
【００３３】 このセラミック多層基板３８を用いて、上
記比較例の図１（ｅ）に示したと同様の電子回路基板を
作製できる。
記比較例の図１（ｅ）に示したと同様の電子回路基板を
作製できる。
【００３４】
【発明の効果】以上、説明した本発明にかかる多層型ジ
ャンパーチップの製造方法によれば、所定寸法の多層型
ジャンパーチップを正確に製造することができ、しかも
形成した内部配線との導通が確実に図れる多層型ジャン
パーチップを製造できる効果がある。
ャンパーチップの製造方法によれば、所定寸法の多層型
ジャンパーチップを正確に製造することができ、しかも
形成した内部配線との導通が確実に図れる多層型ジャン
パーチップを製造できる効果がある。
【図１】本発明に対する比較例を示した図であり、
（ａ），（ｂ）は、ジャンパーチップであるセラミック
多層基板を作製する途中のグリーンシートを示した平面
図、（ｃ）及び（ｄ）は、各々作製したセラミック多層
基板の側面図、及び斜視図である。また（ｅ）は、完成
した電子回路基板の斜視図である。
（ａ），（ｂ）は、ジャンパーチップであるセラミック
多層基板を作製する途中のグリーンシートを示した平面
図、（ｃ）及び（ｄ）は、各々作製したセラミック多層
基板の側面図、及び斜視図である。また（ｅ）は、完成
した電子回路基板の斜視図である。
【図２】本発明の第１の実施例を示した図であり、
（ａ），（ｂ）は、ジャンパーチップであるセラミック
多層基板を作製する途中のグリーンシートを示した平面
図、（ｃ）は、作製途中にあるセラミック多層基板の側
面図である。また（ｄ）及び（ｅ）は、各々作製したセ
ラミック多層基板の側面図、及び斜視図である。
（ａ），（ｂ）は、ジャンパーチップであるセラミック
多層基板を作製する途中のグリーンシートを示した平面
図、（ｃ）は、作製途中にあるセラミック多層基板の側
面図である。また（ｄ）及び（ｅ）は、各々作製したセ
ラミック多層基板の側面図、及び斜視図である。
【図３】本発明の第２の実施例を示した図であり、
（ａ）は、焼成したアルミナ板の平面図、（ｂ）は、グ
リーンシートの平面図である。また（ｃ）及び（ｄ）
は、各々作製したセラミック多層基板の側面図、及び斜
視図である。
（ａ）は、焼成したアルミナ板の平面図、（ｂ）は、グ
リーンシートの平面図である。また（ｃ）及び（ｄ）
は、各々作製したセラミック多層基板の側面図、及び斜
視図である。
【図４】従来の電子回路基板の一部を示した斜視図であ
る。
る。
【図５】従来の他の電子回路基板の一部を示した斜視図
である。
である。
１，２，２１，２２，３２ グリーンシート ３，４ グリーンシートに形成された孔 ５，６，２６，３５ 端面電極 ７，８，２３，２４，３３，３４ 内部配線 ９，２５，３７ マーキング １０，２７，３８ セラミック多層基板 １１ 回路基板 １２ 交差する配線 ３１ アルミナ板
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 1/11
Claims (4)
- 【請求項１】 複数の交差配線を層間に形成された内部
配線により交わることなく収納した多層型ジャンパーチ
ップの製造方法において、複数枚の焼成前のセラミック
グリーンシートの表面に各々チップサイズよりも長く上
記内部配線を形成し、該焼成前のセラミックグリーンシ
ートを積層して焼成することにより一体化させた後、該
積層体を所定のチップサイズに切断し、その後切断によ
って積層体の端面に現れた内部配線の端部に導通する端
面電極を積層体に形成したことを特徴とする、多層型ジ
ャンパーチップの製造方法。 - 【請求項２】 複数の交差配線を層間に形成された内部
配線により交わることなく収納した多層型ジャンパーチ
ップの製造方法において、少なくとも一枚の焼成後のセ
ラミック板と、少なくとも一枚の焼成前のセラミックグ
リーンシートとの表面に各々チップサイズよりも長く上
記内部配線を形成し、該焼成後のセラミック板と焼成前
のセラミックグリーンシートとを、少なくとも焼成後の
セラミック板が重ならない状態で積層して焼成すること
により一体化させた後、該積層体を所定のチップサイズ
に切断し、その後切断によって積層体の端面に現れた内
部配線の端部に導通する端面電極を積層体に形成したこ
とを特徴とする、多層型ジャンパーチップの製造方法。 - 【請求項３】 上記焼成前のセラミックグリーンシート
が、１０００°Ｃ以下で焼成される所謂低温焼成セラミ
ックであることを特徴とする、請求項１又は２記載の多
層型ジャンパーチップの製造方法。 - 【請求項４】 上記焼成後のセラミック板が、焼成され
たアルミナ板であることを特徴とする、請求項２又は３
記載の多層型ジャンパーチップの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210925A JP3064751B2 (ja) | 1993-08-03 | 1993-08-03 | 多層型ジャンパーチップの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210925A JP3064751B2 (ja) | 1993-08-03 | 1993-08-03 | 多層型ジャンパーチップの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750462A JPH0750462A (ja) | 1995-02-21 |
| JP3064751B2 true JP3064751B2 (ja) | 2000-07-12 |
Family
ID=16597351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5210925A Expired - Fee Related JP3064751B2 (ja) | 1993-08-03 | 1993-08-03 | 多層型ジャンパーチップの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064751B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332415A (ja) * | 2005-05-27 | 2006-12-07 | Sharp Corp | 半導体装置 |
| JP7326810B2 (ja) * | 2019-03-28 | 2023-08-16 | 大日本印刷株式会社 | 配線基板および配線基板の製造方法 |
| WO2022254908A1 (ja) * | 2021-06-03 | 2022-12-08 | 株式会社村田製作所 | 伸縮性実装基板 |
-
1993
- 1993-08-03 JP JP5210925A patent/JP3064751B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750462A (ja) | 1995-02-21 |
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