JP2006332415A

JP2006332415A - 半導体装置

Info

Publication number: JP2006332415A
Application number: JP2005155202A
Authority: JP
Inventors: Tsukasa Oishi; 司大石
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-05-27
Filing date: 2005-05-27
Publication date: 2006-12-07

Abstract

【課題】半導体素子を搭載する基体の折り曲げ性の劣化を防止しつつ、半導体素子の電極の配列順序を考慮する手間を削減でき、また、２つ以上の半導体素子を搭載できる安価な半導体装置を提供すること。
【解決手段】ＣＯＦは、可撓性を有するテープキャリア７上に、半導体素子１とプリント基板２０を備える。プリント基板２０は、表面と垂直の方向から見て互いに交差した基板配線を備える。テープキャリア７の表面に形成された配線パターン３と、プリント基板２０の基板配線とを接続する。プリント基板２０の基板配線が互いに交差することにより、配線パターン３の交差を無くすることができるので、テープキャリア７は１層の配線パターン３のみを備えればよい。１層配線のテープキャリア７は、２層配線を有するテープキャリアよりも折り曲げ性を向上できると共に、安価に製造できる。
【選択図】図２

Description

本発明は、例えばテープキャリア等のような可撓性の基体を備える半導体装置に関する。

従来より、テープ状のフレキシブル配線基板（テープキャリア）上に半導体素子を搭載したＴＣＰ(Tape Carrier Package)やＣＯＦ（Chip On Film）と呼ばれる構造の半導体装置がある。図６は従来のＴＣＰを示す断面図であり、図７は従来のＣＯＦを示す断面図である。

従来のＴＣＰでは、図６に示すように、表面に配線３及びソルダーレジスト８が形成されたテープキャリア７に貫通穴を設け、この貫通穴内に、上記配線３に連なるインナーリード４を片持ち梁状に突出させて、このインナーリード４の先端部分にバンプ２を介して半導体素子１の電極を接合している。

一方、従来のＣＯＦでは、図７に示すように、テープキャリア７の表面に接してこのテープキャリア７に支持された状態のインナーリード４を形成し、このインナーリード４の先端部分にバンプ２を介して半導体素子１の電極を接合している。

このようなテープキャリア７を用いた半導体装置の主な用途としては、液晶ドライバやサーマルヘッドプリンタ等がある。

しかしながら、上記従来のＴＣＰやＣＯＦでは、配線３は、テープキャリア７の片面に１層の導電材によって形成され、２次元的に配置されることが多いので、異なる電気信号が流れる配線パターン同士を交差することができない。したがって、上記テープキャリア７に搭載される半導体素子１は、この半導体素子１に接続される配線３が交わらないように（クロス配線にならないように）、上記半導体素子１の複数の電極の配列順序を考慮しなければならない。

さらに、上記テープキャリア７上に２つ以上の半導体素子１を接合・搭載する場合、上記テープキャリア７上に形成される配線３は、その経路がさらに複雑さを増し、交差しない経路を確保することが難しくなる。したがって、１層の導電材で形成された配線３を備えるテープキャリア７には、２つ以上の半導体素子１を搭載するのは困難である。

そこで、従来、図８に示すようにテープキャリア７の両面に配線３を形成し、この両面の配線３を所定箇所でスルーホール９を介して互いに接続した２層配線ＣＯＦが提案されている（例えば、特許文献１：特開平１１−１８６３４１公報参照）。

しかしながら、上記２層配線ＣＯＦを用いた半導体装置は、１層配線ＣＯＦに比べて折り曲げ性が劣り、また、２倍以上のコストがかかるという問題がある。
特開平１１−１８６３４１公報

そこで、本発明の課題は、半導体素子を搭載する基体の折り曲げ性の劣化を防止しつつ、半導体素子の電極の配列順序を考慮する手間を削減でき、また、２つ以上の半導体素子を搭載できる安価な半導体装置を提供することにある。

上記課題を解決するため、本発明の半導体装置は、少なくとも１つの半導体素子と、
上記半導体素子を搭載すると共に、可撓性を有する第１基体と、
上記第１基体に形成され、上記半導体素子に接続された複数の第１配線と、
上記第１基体に設けられた第２基体と、
上記第２基体に形成され、上記複数の第１配線のうちの少なくとも２つに接続されると共に、少なくとも２つが互いに交差するように形成された複数の第２配線と
を備えることを特徴としている。

上記構成によれば、上記第２基体に形成されて少なくとも２つが互いに交差するように形成された複数の第２配線が、上記第１基体に形成された複数の第１配線のうちの少なくとも２つに接続される。したがって、上記複数の第１配線は互いに交差しないので、上記第１基体の表裏両面のうちの一方のみに第１配線を形成することができ、その結果、従来のテープキャリアに２層配線を形成する場合のような折り曲げ性の劣化やコストアップを防止できる。

また、上記半導体素子の電極及び回路の設計について、従来のようにテープキャリアの配線が互いに交差しないように配慮する必要が無いので、半導体素子の設計の自由度を向上することができる。

また、上記第１基体上に複数の半導体素子を容易に搭載できるので、この半導体装置における半導体素子の高集積化を図ることができる。

さらに、上記第１基体の第１配線を、表面又は裏面の１層の導電層で形成できるので、上記第１基体の折り曲げ性能を向上しつつ、上記第１基体及び第１配線の薄型化を行うことができるから、この半導体装置の小型化を効果的に行うことができ、その結果、この半導体装置を用いる電子機器の小型化を図ることができる。

さらに、上記第２基体に形成される複数の第２配線の配線パターンを変えるのみにより、共通の上記第１基体を用いて異なる配線経路を実現できるので、半導体装置の製造コストを低減できる。

なお、上記第１基体は、可撓性を有して半導体素子を搭載するものであればどのようなものでもよく、例えば、テープキャリアやフレキシブル基板等を含む。

一実施形態の半導体装置は、上記第２基体は、プリント基板で形成されている。

上記実施形態によれば、上記第２基体に、周知の技術を用いて簡易に第２配線を形成できる。

一実施形態の半導体装置は、上記第２基体は、フレキシブル基板で形成されている。

上記実施形態によれば、上記第２基体が第１基体に設けられた状態で、良好な可撓性を有する半導体装置が得られる。

一実施形態の半導体装置は、上記第２基体は、シリコン基板で形成されている。

上記実施形態によれば、上記第２基体に、周知の技術を用いて、微細な第２配線を容易に形成できるので、上記第２基体の小型化を行って、半導体装置の小型化を図ることができる。

一実施形態の半導体装置は、上記第１基体の上記少なくとも２つの第１配線と、上記第２基体に設けられた複数の第２配線とが、異方導電性部材で接続されている。

上記実施形態によれば、上記第１基体の第１配線と、上記第２基体の第２配線とを、容易に電気的に接続することができる。

一実施形態の半導体装置は、上記第１基体の上記少なくとも２つの第１配線と、上記第２基体に設けられた複数の第２配線とが、半田で接続されている。

上記実施形態によれば、上記第１基体の第１配線と、上記第２基体の第２配線とを、安価に電気的に接続することができる。

一実施形態の半導体装置は、上記シリコン基板に形成された第２配線に連なる電極が、Ａｕ−Ｓｎ合金を用いて形成されている。

上記実施形態によれば、例えば半田に対する接合性が向上するので、上記電極によって第１配線と第２配線との間を強固かつ確実に接続できる。

また、上記シリコン基板の第２配線に連なる電極と、上記第１基体の第１配線との間を、例えばバンプを用いることにより、容易かつ確実に接続できる。

一実施形態の半導体装置は、上記シリコン基板と第１基体との間に、封止樹脂が配置されている。

上記実施形態によれば、上記第１基体が折り曲げられた状態においても、上記第１基体とシリコン基板との間の絶縁が確保され、また、上記シリコン基板と第１基体とを接続する例えばバンプへの応力集中を低減できる。

以上のように、本発明の半導体装置は、可撓性を有する第１基体上に第２基体が設けられ、上記第１基体に形成された複数の第１配線のうちの少なくとも２つが、上記第２基体に形成されて少なくとも２つが互いに交差するように形成された複数の第２配線に接続されるので、上記第１基体の第１配線は、この第１基体の表裏両面のうちの一方のみに形成すればよいから、従来のような２層配線を形成した場合における折り曲げ性の劣化やコストアップを防止できる。特に、上記半導体装置の小型化により、上記第１基体及び第１配線の薄型化が必要となる場合において、２層配線を行った場合のような折り曲げ性能の大幅な低下を防止できる点で、本発明は有効である。

以下、本発明を図示の実施の形態により詳細に説明する。

（第１実施形態）
図１Ａは、本発明の半導体装置としてのＣＯＦ（Chip On Film）を模式的に示した平面図であり、図１Ｂは、ＣＯＦの構成部分であるプリント基板２０を拡大して模式的に示した平面図である。図２は、図１ＡのＡ―Ａ線に沿って切断した様子を示す断面図である。なお、本明細書において、ＣＯＦとは、可撓性を有する第１基体に半導体素子を搭載する半導体装置を広く意味し、第１基体の形状や用途によって限定されるものではない。

このＣＯＦは、例えばポリイミド等の樹脂で形成されて可撓性を有する第１基体としてのテープキャリア７と、このテープキャリア７の表面に搭載された半導体素子１と、上記テープキャリア７に設けられた第２基体としてのプリント基板２０を備える。上記テープキャリア７の表面には、上記半導体素子１に接続された複数の第１配線としての複数の配線パターン３が形成されている。

上記プリント基板２０の表裏両面には、第２配線としての基板配線２４が形成されている。この基板配線２４は、プリント基板２０の平面と垂直の方向から見て、互いに交差するように形成されている。

上記テープキャリア７及び配線パターン３の表面には、上記半導体素子１の周囲の部分と上記プリント基板２０の周囲の部分とを除いて、ソルダーレジスト８が設けられている。上記プリント基板２０の周囲の上記ソルダーレジスト８が設けられていない部分には、複数の配線パターン３の先端部分が露出しており、この配線パターン３の先端部分にインナーリード１６が形成されている。上記配線パターン３は銅箔で形成されており、上記インナーリード１６は、上記配線３を形成する銅箔の表面に、錫メッキや金メッキが施されている。また、上記半導体素子１の周囲の上記ソルダーレジスト８が設けられていない部分には、複数の配線パターン３の先端部分が露出しており、この配線パターン３の先端部分に、錫メッキや金メッキが施されてインナーリード１５が形成されている。なお、錫メッキや金メッキは図示していない。さらに、上記テープキャリア７の長手方向（配線パターン３が延在する方向）の両端縁には、上記配線パターン３に連なる外部接続用端子１７が設けられている。

図３は、上記プリント基板２０の断面図である。このプリント基板２０の表面に形成された基板配線２４は、スルーホール９を介して、裏面に形成された電極１８に接続されている。上記プリント基板２０の裏面に形成された基板配線２４は、裏面に形成された電極１８に直接接続されている。上記電極１８は、プリント基板２０の両端に各々沿うように形成されており、上記プリント基板２０の各々の端において、上記裏面側の基板配線２４に接続された電極１８と、上記表面側の基板配線２４に接続された電極１８とが並んで配置されている。上記プリント基板２０及び配線基板２４の表面には、ソルダーレジスト８が設けられている。なお、上記プリント基板２０は、多層配線基板であってもよい。

上記プリント基板２０は、上記テープキャリア７の上記ソルダーレジスト８が配置されていない表面部分に、異方導電性部材としてのＡＣＦ（異方導電性フィルム）１９を介して熱圧着接合されている。なお、異方導電性部材としては、ＡＣＦに換えて、異方導電性接着剤を用いてもよい。上記ＡＣＦ１９によって、上記プリント基板２０の電極１８が、上記テープキャリア７のインナーリード１６に電気的に接続されている。上記ＡＣＦ１９を用いることにより、上記電極１８とインナーリード１６とを簡易な構成で接続できる。

上記半導体素子１の裏面には、突起電極であるバンプ２が形成されている。このバンプ２は、主に金で形成されている。このバンプ２を介して、上記テープキャリア７上のインナーリード１５に電気的に接続されている。

上記半導体素子１の裏面及び側面と、上記テープキャリア７の表面との間は、絶縁性樹脂６によって封止されている。この絶縁性樹脂６は、製造工程において、ゲル状態の樹脂材料が上記半導体素子１の裏面に注入され、この注入された樹脂材料が半導体素子１の裏面から側面に亘って押し出されることにより、この半導体素子１の側面にフィレット状に配置される。そして、上記樹脂材料が熱処理により硬化されて、上記半導体素子１とテープキャリア７との間を封止する絶縁性樹脂６が形成される。

上記構成のＣＯＦは、上記プリント基板２０の基板配線２４が、このプリント基板２０の表裏面に形成されることにより、互いに交差している。このプリント基板２０の基板配線２４が、上記テープキャリア７の配線パターン３に接続されることにより、上記配線パターン３は、互いに交差する部分が無い。したがって、上記配線パターン３は、従来におけるような交差パターン配線にならないので、２層配線にする必要が無く、表面側のみに１層の上記配線パターン３を形成すればよい。その結果、従来の２層配線で交差配線を形成するテープキャリアのような、折り曲げ性の劣化やコストアップを、確実に防止できる。

さらに、上記半導体素子１について、例えば異なる回路を有して異なる配列の電極を有するものについても、この半導体素子１の電極の配列に応じた基板配線を有するプリント基板２０を用いることにより、同一の配線パターン３を有するテープキャリア７を用いることができる。すなわち、異なる半導体素子１に対して、共通のテープキャリア７を用いることができる。その結果、テープキャリア７の汎用性を向上することができるので、ＣＯＦの製造コストを効果的に削減することができる。

また、上記半導体素子１の電極及び回路の設計について、従来のようにテープキャリア７の配線パターン３が互いに交差しないように配慮する必要が無いので、この半導体素子１の設計の自由度を向上することができる。

なお、本実施形態において、第２基体としてプリント基板２０を用いたが、第２基体としてフレキシブル基板やシリコン基板を用いてもよい。

（第２実施形態）
図４は、本発明の第２実施形態の半導体装置としてのＣＯＦを示す断面図である。このＣＯＦは、テープキャリア７に対するプリント基板２０の接続方法が、第１実施形態のＣＯＦと異なる。本実施形態において、第１実施形態と同一の部分は、同一の参照番号を引用して詳細な説明を省略する。

図４に示すように、このＣＯＦは、プリント基板２０の電極１８と、テープキャリア７のインナーリード１６とを、半田１３で接続している。上記プリント基板２０の電極１８は、Ａｕ−Ｓｎ合金で被覆されている。また、上記テープキャリア７のインナーリード１６は、Ａｕ−Ｓｎ合金で被覆されている。

本実施形態のＣＯＦによれば、上記プリント基板２０の電極１８と、テープキャリア７のインナーリード１６とを、半田１３によって安価に電気的に接続することができる。また、上記電極１８及びインナーリード１６に被覆されたＡｕ−Ｓｎ合金により、この電極１８及びインナーリード１６の半田に対する付着性が向上するので、電極１８及びインナーリード１６の接続部分の強度を増大できる。したがって、テープキャリア７の折り曲げ等によって上記接続部分に応力が生じやすいにもかかわらず、上記接続部分の破壊を効果的に防止できる。

（第３実施形態）
図５は、本発明の第３実施形態の半導体装置としてのＣＯＦを示す断面図である。このＣＯＦは、第２基体として、プリント基板２０に換えてシリコン基板２２を用いる点と、テープキャリア７に対する第２基体の接続方法とが、第１実施形態のＣＯＦと異なる。本実施形態において、第１実施形態と同一の部分は、同一の参照番号を引用して詳細な説明を省略する。

図５に示すように、本実施形態のＣＯＦは、表面と直角方向から見て互いに交差する基板配線を有するシリコン基板２２と、テープキャリア７のインナーリード１６との間を、上記シリコン基板２２に形成されたバンプ２３で接続している。上記シリコン基板２２の裏面及び側面と、上記テープキャリア７の表面との間を、絶縁性樹脂６によって封止している。上記絶縁性樹脂６は、熱硬化性の樹脂で形成されている。この絶縁性樹脂６は、製造工程において、上記シリコン基板２２とテープキャリア７との間にゲル状の樹脂材料を注入することにより、上記シリコン基板２２の側面とテープキャリア７の表面との間にフィレットを形成し、熱処理を施すことによって形成されている。上記絶縁性樹脂６によって、上記シリコン基板２２の基板配線とテープキャリア７の配線パターン３との間の絶縁を確保でき、また、テープキャリア７が折り曲げられることによるバンプ２３への応力集中を少なくすることができる。

また、上記各実施形態において、第１基体上には１つの半導体素子を搭載したが、必要に応じて複数の半導体素子を搭載してもよい。この場合、複数の半導体素子の電極の配列に応じて、必要であれば、上記複数の半導体素子の間に所定の配線パターンを有する第２基体を配置すればよい。このように、１つの基体上に、複数の半導体素子を容易に搭載できるので、ＣＯＦにおける半導体素子の高集積化を図ることができる。

また、上記半導体素子と第２基体は、第１基体の表面に配置したが、第１基体に貫通穴を形成し、この貫通穴内に半導体素子及び第２基体の少なくとも一方を配置してもよい。この場合、上記貫通穴内に、上記第１配線に連なるインナーリードを設け、このインナーリードに、上記貫通穴内に配置された半導体素子の電極及び第２基体の第２配線を接続すればよい。

本発明の半導体装置としてのＣＯＦを模式的に示した平面図である。ＣＯＦの構成部分であるプリント基板を拡大して模式的に示した平面図である。図１ＡのＡ―Ａ線に沿って切断した様子を示す断面図である。プリント基板の断面図である。第２実施形態の半導体装置としてのＣＯＦを示す断面図である。第３実施形態の半導体装置としてのＣＯＦを示す断面図である。従来のＴＣＰを示す断面図である。従来のＣＯＦを示す断面図である。従来の２層配線ＣＯＦを示す断面図である。

符号の説明

１半導体素子
３配線パターン
６絶縁性樹脂
７テープキャリア
８ソルダーレジスト
１５半導体素子の電極に接続されるインナーリード
１６プリント基板の電極に接続されるインナーリード
１８プリント基板の電極
１９ＡＣＦ
２０プリント基板

Claims

少なくとも１つの半導体素子と、
上記半導体素子を搭載すると共に、可撓性を有する第１基体と、
上記第１基体に形成され、上記半導体素子に接続された複数の第１配線と、
上記第１基体に設けられた第２基体と、
上記第２基体に形成され、上記複数の第１配線のうちの少なくとも２つに接続されると共に、少なくとも２つが互いに交差するように形成された複数の第２配線と
を備えることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記第２基体は、プリント基板で形成されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記第２基体は、フレキシブル基板で形成されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記第２基体は、シリコン基板で形成されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記第１基体の上記少なくとも２つの第１配線と、上記第２基体に形成された複数の第２配線とが、異方導電性部材で接続されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記第１基体の上記少なくとも２つの第１配線と、上記第２基体に形成された複数の第２配線とが、半田で接続されていることを特徴とする半導体装置。
請求項４に記載の半導体装置において、
上記シリコン基板に形成された第２配線に連なる電極が、Ａｕ−Ｓｎ合金を用いて形成されていることを特徴とする半導体装置。
請求項７に記載の半導体装置において、
上記シリコン基板と第１基体との間に、封止樹脂が配置されていることを特徴とする半導体装置。