JP3063847B2 - リードフレーム及びそれを用いた半導体装置 - Google Patents
リードフレーム及びそれを用いた半導体装置Info
- Publication number
- JP3063847B2 JP3063847B2 JP10122419A JP12241998A JP3063847B2 JP 3063847 B2 JP3063847 B2 JP 3063847B2 JP 10122419 A JP10122419 A JP 10122419A JP 12241998 A JP12241998 A JP 12241998A JP 3063847 B2 JP3063847 B2 JP 3063847B2
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- lead
- insulating adhesive
- internal
- loc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【0001】
【発明の属する技術分野】本発明は半導体素子の一面
に、内部リードのワイヤーとの接続部であるステッチ部
が位置し、絶縁性接着剤、両面に絶縁性接着層を有する
接着テープ等の絶縁性接着材により半導体素子を内部リ
ードに固着して搭載するLOC(Lead-On-Chip)構造と、
半導体素子の一面に、内部リードのステッチ部が位置せ
ず、絶縁性接着材により内部リードを半導体素子に固定
しない非LOC構造とが混在する半導体装置に使用され
るリードフレーム、並びにこのリードフレームを用いて
半導体素子を樹脂封入した半導体装置に関する。
に、内部リードのワイヤーとの接続部であるステッチ部
が位置し、絶縁性接着剤、両面に絶縁性接着層を有する
接着テープ等の絶縁性接着材により半導体素子を内部リ
ードに固着して搭載するLOC(Lead-On-Chip)構造と、
半導体素子の一面に、内部リードのステッチ部が位置せ
ず、絶縁性接着材により内部リードを半導体素子に固定
しない非LOC構造とが混在する半導体装置に使用され
るリードフレーム、並びにこのリードフレームを用いて
半導体素子を樹脂封入した半導体装置に関する。
【0002】
【従来の技術】従来の半導体素子の上面に、内部リード
のステッチ部が位置し、絶縁性接着材により、半導体素
子をリードフレームに固着して搭載するLOC構造の半
導体装置は、図5のように、内部リード1aのステッチ
部2の下面に、両面に絶縁性接着層を有する接着テープ
3(以下、「LOCテープ3」という)により半導体素
子4(以下、「チップ4」という)を固着して搭載す
る。内部リード1aのステッチ部2とチップ4上の電極
であるパッド6との電気的結合は通常Auワイヤー5に
よって行われる。
のステッチ部が位置し、絶縁性接着材により、半導体素
子をリードフレームに固着して搭載するLOC構造の半
導体装置は、図5のように、内部リード1aのステッチ
部2の下面に、両面に絶縁性接着層を有する接着テープ
3(以下、「LOCテープ3」という)により半導体素
子4(以下、「チップ4」という)を固着して搭載す
る。内部リード1aのステッチ部2とチップ4上の電極
であるパッド6との電気的結合は通常Auワイヤー5に
よって行われる。
【0003】また近年、搭載するチップ4の縮小や、チ
ップ4上のパッド6の配置によりチップ4の上面に全て
のステッチ部2が位置することができず、図6に示すUn
itedStates Patent(Patent Number:5,545,920) に記載
のように、一部の内部リード1bのステッチ部2が、L
OCテープ3によってチップ4と固着できない非LOC
構造が混在するようになった。
ップ4上のパッド6の配置によりチップ4の上面に全て
のステッチ部2が位置することができず、図6に示すUn
itedStates Patent(Patent Number:5,545,920) に記載
のように、一部の内部リード1bのステッチ部2が、L
OCテープ3によってチップ4と固着できない非LOC
構造が混在するようになった。
【0004】
【発明が解決しようとする課題】従来技術の第1の問題
点は、リードフレームの搬送、装置へのハンドリングの
際、非LOC構造の内部リード1bが変形しやすいこと
である。
点は、リードフレームの搬送、装置へのハンドリングの
際、非LOC構造の内部リード1bが変形しやすいこと
である。
【0005】その理由は、次の通りである。非LOC構
造の内部リード1bのステッチ部2が絶縁性接着材3で
他の内部リード1aと固着されていなく、更にチップ4
が小さいため、図6のように、非LOC構造の内部リー
ド1bがLOC構造の内部リード1aと比較して長くな
りやすい。そのため、リードフレームの搬送や装置への
ハンドリングの際、非LOC構造の内部リード1bが、
浮き、沈み、ねじれ等の変形をしやすい。
造の内部リード1bのステッチ部2が絶縁性接着材3で
他の内部リード1aと固着されていなく、更にチップ4
が小さいため、図6のように、非LOC構造の内部リー
ド1bがLOC構造の内部リード1aと比較して長くな
りやすい。そのため、リードフレームの搬送や装置への
ハンドリングの際、非LOC構造の内部リード1bが、
浮き、沈み、ねじれ等の変形をしやすい。
【0006】従来技術の第2の問題点は、良好なボンデ
ィング性が得られないことである。
ィング性が得られないことである。
【0007】その理由は、次の通りである。LOC構造
の内部リード1aは、絶縁性接着材3によりチップ4と
固着されているため、各内部リード1aのステッチ部2
の上下方向の位置は同一である。これに対して非LOC
構造の内部リード1bは、LOCテープ3によりチップ
4と固着されていなく長いためLOC構造の内部リード
1aのステッチ部2との上下の位置は異なり段差とな
る。このため、ボンディングの際、LOC構造の内部リ
ード1aのステッチ部2と、非LOC構造の内部リード
1bのステッチ部2との間の段差により、ボンディング
の条件が厳しく良好なボンディング性が得られない。
の内部リード1aは、絶縁性接着材3によりチップ4と
固着されているため、各内部リード1aのステッチ部2
の上下方向の位置は同一である。これに対して非LOC
構造の内部リード1bは、LOCテープ3によりチップ
4と固着されていなく長いためLOC構造の内部リード
1aのステッチ部2との上下の位置は異なり段差とな
る。このため、ボンディングの際、LOC構造の内部リ
ード1aのステッチ部2と、非LOC構造の内部リード
1bのステッチ部2との間の段差により、ボンディング
の条件が厳しく良好なボンディング性が得られない。
【0008】従来技術の第3の問題点は、封入工程にお
ける非LOC構造の内部リード1bの変形によるワイヤ
ー3の露出や、ワイヤークラックが生じることである。
ける非LOC構造の内部リード1bの変形によるワイヤ
ー3の露出や、ワイヤークラックが生じることである。
【0009】その理由は、次の通りである。封入工程に
おいて封入樹脂の封入条件によって安定性のない非LO
C構造のリード1bが浮いたり、沈んだりする。その結
果、ワイヤー5がパッケージの外に露出しやすい。ま
た、リードフレームを封入金型で型締めする際、封入金
型に樹脂屑が付着していた場合その樹脂屑により非LO
C構造の内部リード1bが大きく変形する。その結果、
ワイヤー5の露出やワイヤークラックが生じる。
おいて封入樹脂の封入条件によって安定性のない非LO
C構造のリード1bが浮いたり、沈んだりする。その結
果、ワイヤー5がパッケージの外に露出しやすい。ま
た、リードフレームを封入金型で型締めする際、封入金
型に樹脂屑が付着していた場合その樹脂屑により非LO
C構造の内部リード1bが大きく変形する。その結果、
ワイヤー5の露出やワイヤークラックが生じる。
【0010】従来技術の第4の問題点は、電源、グラン
ドに接続される内部リードが弱いことである。
ドに接続される内部リードが弱いことである。
【0011】その理由は、次の通りである。LOC構造
が採用されるパッケージは、主にメモリ製品である。メ
モリ製品では、非LOC構造の内部リード1bが、電
源、グランドにつながることが多く、この非LOC構造
の内部リード1bは、上述のように、細長く、電気抵抗
が大きいためである。
が採用されるパッケージは、主にメモリ製品である。メ
モリ製品では、非LOC構造の内部リード1bが、電
源、グランドにつながることが多く、この非LOC構造
の内部リード1bは、上述のように、細長く、電気抵抗
が大きいためである。
【0012】それ故に、本発明の課題は、非LOC構造
の内部リードの変形を防止して、リードフレームの搬送
やハンドリングの際のリードフレームの取り扱いを容易
にすることにある。
の内部リードの変形を防止して、リードフレームの搬送
やハンドリングの際のリードフレームの取り扱いを容易
にすることにある。
【0013】また、本発明の他の課題は、ボンディング
工程でのLOC構造の内部リードのステッチ部と非LO
C構造の内部リードのステッチ部との間の段差を無くし
て、ボンディングの条件を広くし条件出しを容易にする
ことにある。
工程でのLOC構造の内部リードのステッチ部と非LO
C構造の内部リードのステッチ部との間の段差を無くし
て、ボンディングの条件を広くし条件出しを容易にする
ことにある。
【0014】また、本発明の他の課題は、非LOC構造
の内部リードの変形を防止して、内部リードの変形に伴
うワイヤーの露出不良ワイヤークラック不良の発生を防
ぎ、封入の条件が広くなり条件出しを容易し、また、変
形の原因となる樹脂屑除去のための金型清掃時間を増や
す必要性をなくすことにある。
の内部リードの変形を防止して、内部リードの変形に伴
うワイヤーの露出不良ワイヤークラック不良の発生を防
ぎ、封入の条件が広くなり条件出しを容易し、また、変
形の原因となる樹脂屑除去のための金型清掃時間を増や
す必要性をなくすことにある。
【0015】更に、本発明のもう一つの課題は、電源、
グランドの強化ができ、回路上の特性・性能が向上させ
ることができるリードフレームを提供することにある。
グランドの強化ができ、回路上の特性・性能が向上させ
ることができるリードフレームを提供することにある。
【0016】
【課題を解決するための手段】請求項1記載の発明によ
れば、LOC構造と非LOC構造が混在したリードフレ
ームにおいて、半導体素子に固着されず、ワイヤボンデ
ィングされる第1のリード部と、前記半導体素子上面で
絶縁性接着材を介して前記半導体素子と固着され、ワイ
ヤボンディングされない第2のリード部とからなるリー
ドを含むリードフレームが得られる。
れば、LOC構造と非LOC構造が混在したリードフレ
ームにおいて、半導体素子に固着されず、ワイヤボンデ
ィングされる第1のリード部と、前記半導体素子上面で
絶縁性接着材を介して前記半導体素子と固着され、ワイ
ヤボンディングされない第2のリード部とからなるリー
ドを含むリードフレームが得られる。
【0017】請求項2記載の発明によれば、前記絶縁性
接着材が、絶縁性接着剤であることを特徴とする請求項
1記載のリードフレームが得られる。
接着材が、絶縁性接着剤であることを特徴とする請求項
1記載のリードフレームが得られる。
【0018】請求項3記載の発明によれば、前記絶縁性
接着材が、絶縁性接着層を有する接着テープであること
を特徴とする請求項1記載のリードフレームが得られ
る。
接着材が、絶縁性接着層を有する接着テープであること
を特徴とする請求項1記載のリードフレームが得られ
る。
【0019】請求項4記載の発明によれば、ワイヤーを
通じて半導体素子のパッドに電気的に接続される第1の
ステッチ部を有し、且つ該第1のステッチ部が絶縁性接
着材により前記半導体素子の一面に固着されるLOC構
造の内部リードと、ワイヤーを通じて前記パッドに電気
的に接続される第2のステッチ部を有し、且つ該第2の
ステッチ部が前記一面から離隔している非LOC構造の
内部リードとを含むリードフレームにおいて、前記非L
OC構造の内部リードは、前記半導体素子上面で絶縁性
接着材を介して前記半導体素子と固着され且つワイヤボ
ンディングされ ない枝部を有していることを特徴とする
リードフレームが得られる。
通じて半導体素子のパッドに電気的に接続される第1の
ステッチ部を有し、且つ該第1のステッチ部が絶縁性接
着材により前記半導体素子の一面に固着されるLOC構
造の内部リードと、ワイヤーを通じて前記パッドに電気
的に接続される第2のステッチ部を有し、且つ該第2の
ステッチ部が前記一面から離隔している非LOC構造の
内部リードとを含むリードフレームにおいて、前記非L
OC構造の内部リードは、前記半導体素子上面で絶縁性
接着材を介して前記半導体素子と固着され且つワイヤボ
ンディングされ ない枝部を有していることを特徴とする
リードフレームが得られる。
【0020】請求項5記載の発明によれば、前記非LO
C構造の内部リードから前記枝部が複数枝別れしている
ことを特徴とする請求項4記載のリードフレームが得ら
れる。
C構造の内部リードから前記枝部が複数枝別れしている
ことを特徴とする請求項4記載のリードフレームが得ら
れる。
【0021】請求項6記載の発明によれば、前記非LO
C構造の内部リードと前記枝部とを結合する橋渡し部が
設けられていることを特徴とする請求項4又は5記載の
リードフレームが得られる。
C構造の内部リードと前記枝部とを結合する橋渡し部が
設けられていることを特徴とする請求項4又は5記載の
リードフレームが得られる。
【0022】請求項7記載の発明によれば、前記絶縁性
接着材が、絶縁性接着剤であることを特徴とする請求項
4乃至6のいずれか一つの請求項に記載のリードフレー
ムが得られる。
接着材が、絶縁性接着剤であることを特徴とする請求項
4乃至6のいずれか一つの請求項に記載のリードフレー
ムが得られる。
【0023】請求項8記載の発明によれば、前記絶縁性
接着材が、絶縁性接着層を有する接着テープであること
を特徴とする請求項4乃至6のいずれか一つの請求項に
記載のリードフレームが得られる。
接着材が、絶縁性接着層を有する接着テープであること
を特徴とする請求項4乃至6のいずれか一つの請求項に
記載のリードフレームが得られる。
【0024】請求項9記載の発明によれば、ワイヤーを
通じて半導体素子のパッドに電気的に接続される第1の
ステッチ部を有し、該第1のステッチ部が絶縁性接着材
により前記半導体素子の一面に固着されるLOC構造の
内部リードと、ワイヤーを通じて前記パッドに電気的に
接続される第2のステッチ部を有し、該第2のステッチ
部が前記一面から離隔している非LOC構造の内部リー
ドとを含むリードフレームにおいて、前記非LOC構造
の内部リードの自由側端に凸部が連設され、該凸部は、
前記絶縁性接着材により前記一面に固着されるように成
っていることを特徴とするリードフレームが得られる。
通じて半導体素子のパッドに電気的に接続される第1の
ステッチ部を有し、該第1のステッチ部が絶縁性接着材
により前記半導体素子の一面に固着されるLOC構造の
内部リードと、ワイヤーを通じて前記パッドに電気的に
接続される第2のステッチ部を有し、該第2のステッチ
部が前記一面から離隔している非LOC構造の内部リー
ドとを含むリードフレームにおいて、前記非LOC構造
の内部リードの自由側端に凸部が連設され、該凸部は、
前記絶縁性接着材により前記一面に固着されるように成
っていることを特徴とするリードフレームが得られる。
【0025】請求項10記載の発明によれば、前記絶縁
性接着材が、絶縁性接着剤であることを特徴とする請求
項9記載のリードフレームが得られる。
性接着材が、絶縁性接着剤であることを特徴とする請求
項9記載のリードフレームが得られる。
【0026】請求項11記載の発明によれば、前記絶縁
性接着材が、絶縁性接着層を有する接着テープであるこ
とを特徴とする請求項9記載のリードフレームが得られ
る。
性接着材が、絶縁性接着層を有する接着テープであるこ
とを特徴とする請求項9記載のリードフレームが得られ
る。
【0027】請求項12記載の発明によれば、請求項1
乃至11の内の一つの請求項に記載のリードフレームを
用いて半導体素子を樹脂封入して成る半導体装置が得ら
れる。
乃至11の内の一つの請求項に記載のリードフレームを
用いて半導体素子を樹脂封入して成る半導体装置が得ら
れる。
【0028】
【作用】非LOC構造の内部リードの一部の一面に絶縁
性接着材を固着させる。これにより、LOC構造の内部
リードのステッチ部、非LOC構造の内部リードが絶縁
性接着材により半導体素子に固着されて、非LOC構造
の内部リードが安定し、リードフレームの搬送、ハンド
リング等で非LOC構造の内部リードが変形しにくくな
る。
性接着材を固着させる。これにより、LOC構造の内部
リードのステッチ部、非LOC構造の内部リードが絶縁
性接着材により半導体素子に固着されて、非LOC構造
の内部リードが安定し、リードフレームの搬送、ハンド
リング等で非LOC構造の内部リードが変形しにくくな
る。
【0029】そして、このリードフレームを絶縁性接着
材により半導体素子と固着させる。この時、全ての内部
リードは絶縁性接着材より半導体素子と固着されている
形となるためステッチ部の段差がなくなり、ボンディン
グ条件を広くとれることができる。また、封入工程で非
LOC構造の内部リードは、その一部が絶縁性接着材に
より半導体素子に固着されているため、リードフレーム
の状態の時よりも変形しにくくなっており、封入条件を
広くとることができる。また、封入金型で型締めする
際、樹脂屑残りより、非LOC構造の内部リードが変形
してワイヤーが露出する恐れがなくなる。
材により半導体素子と固着させる。この時、全ての内部
リードは絶縁性接着材より半導体素子と固着されている
形となるためステッチ部の段差がなくなり、ボンディン
グ条件を広くとれることができる。また、封入工程で非
LOC構造の内部リードは、その一部が絶縁性接着材に
より半導体素子に固着されているため、リードフレーム
の状態の時よりも変形しにくくなっており、封入条件を
広くとることができる。また、封入金型で型締めする
際、樹脂屑残りより、非LOC構造の内部リードが変形
してワイヤーが露出する恐れがなくなる。
【0030】
【発明の実施の形態】次に本発明の第1の実施形態を図
面を参照して詳細に説明する。図1は封入行程前の第1
の実施形態のリードフレーム及び半導体素子を上方から
見た図である。チップ4の上面にはパッド6がチップ4
の長辺と平行にチップ4の中央部に配置されているだけ
でなく、チップ4の短辺に沿ってもパッド6が配置され
ており、LOC構造だけを用いることはできない。チッ
プ4の短辺側においては、内部リード1bのステッチ2
がLOCテープ3によってチップ4に固定されない非L
OC構造を混在させる必要がある。しかし、非LOC構
造の内部リード1bは、LOCテープ3で固着されてい
ないため変形しやすい。そこで非LOC構造の内部リー
ド1bの最も変形しやすい付け根に枝部7を出し、その
枝部7をLOC構造の内部リード1aのステッチ部2と
共にLOCテープ3でチップ4と固着させ半導体装置を
作製する。パッケージの組立工程は従来の工程と全く変
わりなく、このリードフレームでは、非LOC構造の内
部リード1bの変形が起こりにくくなり、リードフレー
ムの取り扱いが容易になる。また、ボンディング工程に
おいて、内部リード1a,1b間の上下方向のばらつき
もないため良好なボンディング性が得られる。
面を参照して詳細に説明する。図1は封入行程前の第1
の実施形態のリードフレーム及び半導体素子を上方から
見た図である。チップ4の上面にはパッド6がチップ4
の長辺と平行にチップ4の中央部に配置されているだけ
でなく、チップ4の短辺に沿ってもパッド6が配置され
ており、LOC構造だけを用いることはできない。チッ
プ4の短辺側においては、内部リード1bのステッチ2
がLOCテープ3によってチップ4に固定されない非L
OC構造を混在させる必要がある。しかし、非LOC構
造の内部リード1bは、LOCテープ3で固着されてい
ないため変形しやすい。そこで非LOC構造の内部リー
ド1bの最も変形しやすい付け根に枝部7を出し、その
枝部7をLOC構造の内部リード1aのステッチ部2と
共にLOCテープ3でチップ4と固着させ半導体装置を
作製する。パッケージの組立工程は従来の工程と全く変
わりなく、このリードフレームでは、非LOC構造の内
部リード1bの変形が起こりにくくなり、リードフレー
ムの取り扱いが容易になる。また、ボンディング工程に
おいて、内部リード1a,1b間の上下方向のばらつき
もないため良好なボンディング性が得られる。
【0031】更に封入工程では、非LOC構造の内部リ
ード1bが変形しにくいため、封入の条件出しがしやす
く、封入金型を型締めする際樹脂屑が残っていたとして
も変形する可能性は低くなりワイヤーの露出、ワイヤー
クラックを防ぐことができる。
ード1bが変形しにくいため、封入の条件出しがしやす
く、封入金型を型締めする際樹脂屑が残っていたとして
も変形する可能性は低くなりワイヤーの露出、ワイヤー
クラックを防ぐことができる。
【0032】次に本発明の第2の実施形態を図面を参照
して詳細に説明する。図2は封入行程前の第2の実施形
態のリードフレーム及び半導体素子を上方から見た図で
ある。第1の実施形態よりも非LOC構造の内部リード
1bの変形防止を強化するために、非LOC構造の内部
リード1bと枝部7とを互いに補強し合うように橋渡し
部8で接続したものである。橋渡し部8を設けることに
より第1の実施形態よりも更に内部リード1bの変形が
起こらなくなる。
して詳細に説明する。図2は封入行程前の第2の実施形
態のリードフレーム及び半導体素子を上方から見た図で
ある。第1の実施形態よりも非LOC構造の内部リード
1bの変形防止を強化するために、非LOC構造の内部
リード1bと枝部7とを互いに補強し合うように橋渡し
部8で接続したものである。橋渡し部8を設けることに
より第1の実施形態よりも更に内部リード1bの変形が
起こらなくなる。
【0033】次に本発明の第3の実施形態を図面を参照
して詳細に説明する。図3は封入行程前の第3の実施形
態のリードフレーム及び半導体素子を上方から見た図で
ある。第2の実施形態よりも更に非LOC構造の内部リ
ード1bの変形防止を強化するために、非LOC構造の
内部リード1bに枝部7を2つ設け、これらを互いに補
強し合うように橋渡し部8で接続したものである。枝部
7を増やし、橋渡し部8を設けることにより第1及び第
2の実施形態よりも更に内部リード1bの変形が起こら
なくなる。
して詳細に説明する。図3は封入行程前の第3の実施形
態のリードフレーム及び半導体素子を上方から見た図で
ある。第2の実施形態よりも更に非LOC構造の内部リ
ード1bの変形防止を強化するために、非LOC構造の
内部リード1bに枝部7を2つ設け、これらを互いに補
強し合うように橋渡し部8で接続したものである。枝部
7を増やし、橋渡し部8を設けることにより第1及び第
2の実施形態よりも更に内部リード1bの変形が起こら
なくなる。
【0034】次に本発明の第4の実施形態を図面を参照
して詳細に説明する。図4は封入行程前の第4の実施形
態のリードフレーム及び半導体素子を上方から見た図で
ある。枝部7がなくステッチ部2に凸部9を設けて、こ
の凸部9をLOCテープ3でチップ4と固着させたもの
である。枝部7が無くともステッチ部2の付近に凸部9
があるため、非LOC構造の内部リード1bの変形を防
止する効果がある。特に、枝部7を設けるためのスペー
スのない場合に有効である。
して詳細に説明する。図4は封入行程前の第4の実施形
態のリードフレーム及び半導体素子を上方から見た図で
ある。枝部7がなくステッチ部2に凸部9を設けて、こ
の凸部9をLOCテープ3でチップ4と固着させたもの
である。枝部7が無くともステッチ部2の付近に凸部9
があるため、非LOC構造の内部リード1bの変形を防
止する効果がある。特に、枝部7を設けるためのスペー
スのない場合に有効である。
【0035】
【発明の効果】本発明の第1の効果は、マウント工程前
でのリードフレームの搬送やハンドリングにおいて非L
OC構造の内部リードが変形しにくいことである。これ
により、リードフレームの取り扱いが容易になる。その
理由は、非LOC構造の内部リードの一部が絶縁性接着
材によって他のLOC構造の内部リードと共にチップに
固着されているためである。そのため、作業上のリード
フレーム不良率は約1%から0%に抑えることができ
る。また、作業者が容易にリードフレームを扱えるため
作業性も向上し、工期削減により生産性が上がる。
でのリードフレームの搬送やハンドリングにおいて非L
OC構造の内部リードが変形しにくいことである。これ
により、リードフレームの取り扱いが容易になる。その
理由は、非LOC構造の内部リードの一部が絶縁性接着
材によって他のLOC構造の内部リードと共にチップに
固着されているためである。そのため、作業上のリード
フレーム不良率は約1%から0%に抑えることができ
る。また、作業者が容易にリードフレームを扱えるため
作業性も向上し、工期削減により生産性が上がる。
【0036】本発明の第2の効果は、ボンディング工程
で広いボンディング条件がとれることである。これによ
り、良好なボンディング性が得られる。その理由は、全
ての内部リードが絶縁性接着材によりチップと固着され
ているため、ボンディングを行うLOC構造の内部リー
ドのステッチ部と非LOC構造の内部リードのステッチ
部との段差を押さえることができるからである。
で広いボンディング条件がとれることである。これによ
り、良好なボンディング性が得られる。その理由は、全
ての内部リードが絶縁性接着材によりチップと固着され
ているため、ボンディングを行うLOC構造の内部リー
ドのステッチ部と非LOC構造の内部リードのステッチ
部との段差を押さえることができるからである。
【0037】本発明の第3の効果は、封入工程で非LO
C構造の内部リードのワイヤー露出、ワイヤークラック
を防ぐことができる。その理由は、非LOC構造部の内
部リードを絶縁性接着材によりチップと固着しているた
めマウント工程前のリードフレームに絶縁性接着材が固
着されているのみの状態よりも更に変形しにくくなるた
め、封入樹脂や封入金型の樹脂屑による変形を抑えら
れ、従来約1%のワイヤー露出不良率を0%にすること
ができる。更に、樹脂屑対策の金型のクリーニング頻度
を、従来封入後毎回だったものを封入2回に1回まで減
らし、工期を削減することができ、生産性の向上を図る
ことができる。
C構造の内部リードのワイヤー露出、ワイヤークラック
を防ぐことができる。その理由は、非LOC構造部の内
部リードを絶縁性接着材によりチップと固着しているた
めマウント工程前のリードフレームに絶縁性接着材が固
着されているのみの状態よりも更に変形しにくくなるた
め、封入樹脂や封入金型の樹脂屑による変形を抑えら
れ、従来約1%のワイヤー露出不良率を0%にすること
ができる。更に、樹脂屑対策の金型のクリーニング頻度
を、従来封入後毎回だったものを封入2回に1回まで減
らし、工期を削減することができ、生産性の向上を図る
ことができる。
【0038】本発明の第4の効果は、電源グランドの強
化をすることができる。これにより、回路の動作を安定
にすることができる。その理由は、非LOC構造の内部
リードは、回路配線の電源、グランドになりやすく非L
OC構造の内部リードの一部に絶縁性接着材と固着させ
る部分を設けることにより、リードを太くするような効
果が得られるためである。
化をすることができる。これにより、回路の動作を安定
にすることができる。その理由は、非LOC構造の内部
リードは、回路配線の電源、グランドになりやすく非L
OC構造の内部リードの一部に絶縁性接着材と固着させ
る部分を設けることにより、リードを太くするような効
果が得られるためである。
【図1】本発明の第1の実施形態のリードフレームの平
面図である。
面図である。
【図2】本発明の第2の実施形態のリードフレームの平
面図である。
面図である。
【図3】本発明の第3の実施形態のリードフレームの平
面図である。
面図である。
【図4】本発明の第4の実施形態のリードフレームの平
面図である。
面図である。
【図5】従来のLOC構造のリードフレームの平面図で
ある。
ある。
【図6】従来のLOC構造と非LOC構造が混在したリ
ードフレームの平面図である。
ードフレームの平面図である。
1a LOC構造の内部リード 1b 非LOC構造の内部リード 2 ステッチ部 3 LOCテープ 4 チップ 5 ワイヤー 6 パッド 7 枝部 8 橋渡し部 9 凸部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 深町 健 東京都港区芝五丁目7番1号 日本電気 株式会社内 (56)参考文献 特開 平10−256457(JP,A) 特開 平10−22442(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 23/50
Claims (12)
- 【請求項1】 LOC構造と非LOC構造が混在したリ
ードフレームにおいて、半導体素子に固着されず、ワイ
ヤボンディングされる第1のリード部と、前記半導体素
子上面で絶縁性接着材を介して前記半導体素子と固着さ
れ、ワイヤボンディングされない第2のリード部とから
なるリードを含むリードフレーム。 - 【請求項2】 前記絶縁性接着材が、絶縁性接着剤であ
ることを特徴とする請求項1記載のリードフレーム。 - 【請求項3】 前記絶縁性接着材が、絶縁性接着層を有
する接着テープであることを特徴とする請求項1記載の
リードフレーム。 - 【請求項4】 ワイヤーを通じて半導体素子のパッドに
電気的に接続される第1のステッチ部を有し、且つ該第
1のステッチ部が絶縁性接着材により前記半導体素子の
一面に固着されるLOC構造の内部リードと、ワイヤー
を通じて前記パッドに電気的に接続される第2のステッ
チ部を有し、且つ該第2のステッチ部が前記一面から離
隔している非LOC構造の内部リードとを含むリードフ
レームにおいて、前記非LOC構造の内部リードは、前
記半導体素子上面で絶縁性接着材を介して前記半導体素
子と固着され且つワイヤボンディングされない枝部を有
していることを特徴とするリードフレーム。 - 【請求項5】 前記非LOC構造の内部リードから前記
枝部が複数枝別れしていることを特徴とする請求項4記
載のリードフレーム。 - 【請求項6】 前記非LOC構造の内部リードと前記枝
部とを結合する橋渡し部が設けられていることを特徴と
する請求項4又は5記載のリードフレーム。 - 【請求項7】 前記絶縁性接着材が、絶縁性接着剤であ
ることを特徴とする請求項4乃至6のいずれか一つの請
求項に記載のリードフレーム。 - 【請求項8】 前記絶縁性接着材が、絶縁性接着層を有
する接着テープであることを特徴とする請求項4乃至6
のいずれか一つの請求項に記載のリードフレーム。 - 【請求項9】 ワイヤーを通じて半導体素子のパッドに
電気的に接続される第1のステッチ部を有し、該第1の
ステッチ部が絶縁性接着材により前記半導体素子の一面
に固着されるLOC構造の内部リードと、ワイヤーを通
じて前記パッドに電気的に接続される第2のステッチ部
を有し、該第2のステッチ部が前記一面から離隔してい
る非LOC構造の内部リードとを含むリードフレームに
おいて、前記非LOC構造の内部リードの自由側端に凸
部が連設され、該凸部は、前記絶縁性接着材により前記
一面に固着されるように成っていることを特徴とするリ
ードフレーム。 - 【請求項10】 前記絶縁性接着材が、絶縁性接着剤で
あることを特徴とする請求項9記載のリードフレーム。 - 【請求項11】 前記絶縁性接着材が、絶縁性接着層を
有する接着テープであることを特徴とする請求項9記載
のリードフレーム。 - 【請求項12】 請求項1乃至11の内の一つの請求項
に記載のリードフレームを用いて半導体素子を樹脂封入
して成る半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10122419A JP3063847B2 (ja) | 1998-05-01 | 1998-05-01 | リードフレーム及びそれを用いた半導体装置 |
US09/303,281 US6259152B1 (en) | 1998-05-01 | 1999-04-30 | Hybrid leadframe having conductive leads less deformable and semiconductor device using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10122419A JP3063847B2 (ja) | 1998-05-01 | 1998-05-01 | リードフレーム及びそれを用いた半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11317485A JPH11317485A (ja) | 1999-11-16 |
JP3063847B2 true JP3063847B2 (ja) | 2000-07-12 |
Family
ID=14835370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10122419A Expired - Fee Related JP3063847B2 (ja) | 1998-05-01 | 1998-05-01 | リードフレーム及びそれを用いた半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6259152B1 (ja) |
JP (1) | JP3063847B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101609441B1 (ko) * | 2014-03-27 | 2016-04-05 | 강명수 | 농약 탱크용 수위 조절 장치 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100350046B1 (ko) * | 1999-04-14 | 2002-08-24 | 앰코 테크놀로지 코리아 주식회사 | 리드프레임 및 이를 이용한 방열판이 부착된 반도체패키지 |
US7433824B2 (en) * | 2002-09-04 | 2008-10-07 | Microsoft Corporation | Entropy coding by adapting coding between level and run-length/level modes |
JP4705881B2 (ja) * | 2006-05-09 | 2011-06-22 | パナソニック株式会社 | リードフレーム及びそれを用いた半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05218281A (ja) * | 1992-02-07 | 1993-08-27 | Texas Instr Japan Ltd | 半導体装置 |
US5563443A (en) * | 1993-03-13 | 1996-10-08 | Texas Instruments Incorporated | Packaged semiconductor device utilizing leadframe attached on a semiconductor chip |
US5545920A (en) | 1994-09-13 | 1996-08-13 | Texas Instruments Incorporated | Leadframe-over-chip having off-chip conducting leads for increased bond pad connectivity |
JPH0936297A (ja) * | 1995-07-25 | 1997-02-07 | Fujitsu Ltd | 半導体装置及び半導体装置ユニット及び半導体装置用リードフレーム |
US6040620A (en) * | 1996-07-05 | 2000-03-21 | Hitachi Cable, Ltd. | Lead frame for LOC having a regulating lead to prevent variation in adhesive coverage |
JPH1022442A (ja) | 1996-07-05 | 1998-01-23 | Hitachi Cable Ltd | Loc用リードフレーム |
JP2859223B2 (ja) * | 1996-10-29 | 1999-02-17 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
JP3779789B2 (ja) * | 1997-01-31 | 2006-05-31 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
JP3535687B2 (ja) | 1997-03-07 | 2004-06-07 | 株式会社日立製作所 | 半導体装置 |
-
1998
- 1998-05-01 JP JP10122419A patent/JP3063847B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-30 US US09/303,281 patent/US6259152B1/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101609441B1 (ko) * | 2014-03-27 | 2016-04-05 | 강명수 | 농약 탱크용 수위 조절 장치 |
Also Published As
Publication number | Publication date |
---|---|
JPH11317485A (ja) | 1999-11-16 |
US6259152B1 (en) | 2001-07-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7579674B2 (en) | Semiconductor package configuration with improved lead portion arrangement | |
US6541846B2 (en) | Dual LOC semiconductor assembly employing floating lead finger structure | |
US8058720B2 (en) | Semiconductor package | |
JP2957168B2 (ja) | リードフレーム及びこれを用いた半導体パッケージ | |
US7247944B2 (en) | Connector assembly | |
JPH06105721B2 (ja) | 半導体装置 | |
JP2923236B2 (ja) | リード・オン・チップ半導体パッケージおよびその製造方法 | |
US7875968B2 (en) | Leadframe, semiconductor package and support lead for bonding with groundwires | |
JPS5992556A (ja) | 半導体装置 | |
JP3063847B2 (ja) | リードフレーム及びそれを用いた半導体装置 | |
US5075758A (en) | Semiconductor device | |
JPS6084854A (ja) | 樹脂封止型半導体装置 | |
JPH07312404A (ja) | 樹脂封止型半導体装置 | |
JP2001267484A (ja) | 半導体装置およびその製造方法 | |
KR100352120B1 (ko) | 리드프레임의 구조 및 이를 이용한 반도체 패키지 | |
JP4569048B2 (ja) | 面実装型半導体パッケージおよびその製造方法 | |
KR0142756B1 (ko) | 칩홀딩 리드 온 칩타입 반도체 패키지 | |
JPH027447A (ja) | 樹脂封止型半導体装置 | |
JPH08227966A (ja) | 半導体装置 | |
JPH07161913A (ja) | 半導体装置 | |
JPS60226152A (ja) | リ−ドフレ−ム | |
KR20000045241A (ko) | 반도체 패키지 | |
KR20000040322A (ko) | 반도체패키지 | |
JPS6195557A (ja) | 半導体装置 | |
JPH08227967A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000405 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |