JP3063665B2 - 時間測定装置 - Google Patents
時間測定装置Info
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- JP3063665B2 JP3063665B2 JP9066385A JP6638597A JP3063665B2 JP 3063665 B2 JP3063665 B2 JP 3063665B2 JP 9066385 A JP9066385 A JP 9066385A JP 6638597 A JP6638597 A JP 6638597A JP 3063665 B2 JP3063665 B2 JP 3063665B2
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- Japan
- Prior art keywords
- circuit
- holding
- holding circuit
- gate
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- Prior art date
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- Expired - Lifetime
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- Measurement Of Unknown Time Intervals (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、例えば差圧伝送
器などのプロセス機器において、計測量である時間信号
（アナログ量）をディジタル値に変換するのに好適な時
間測定装置に関する。
器などのプロセス機器において、計測量である時間信号
（アナログ量）をディジタル値に変換するのに好適な時
間測定装置に関する。
【０００２】
【従来の技術】この種の時間測定装置の従来例を図２０
に、その各部波形図を図２１に示す。なお、図２０のＣ
１，Ｃ２はカウンタ、ＦＦ１，ＦＦ２はフリップフロッ
プ回路、Ｇ１，Ｇ２はアンドゲート（単にゲートともい
う）、ＣＬＫは基準クロック信号をそれぞれ示す。以
下、図２０，図２１を参照して動作を説明する。まず、
図２１（ロ）に示すクリア信号ＣＬＲ（−）（符号にバ
ーを付してローレベル（Ｌ）で意味ありの信号を示す）
をローレベルとして、各素子をリセットする。この状態
で図２１（ハ）に示す測定入力パルスＰＩＮがカウンタ
Ｃ１に入力されると、カウンタＣ１はこの測定入力パル
スＰＩＮをカウントする。
に、その各部波形図を図２１に示す。なお、図２０のＣ
１，Ｃ２はカウンタ、ＦＦ１，ＦＦ２はフリップフロッ
プ回路、Ｇ１，Ｇ２はアンドゲート（単にゲートともい
う）、ＣＬＫは基準クロック信号をそれぞれ示す。以
下、図２０，図２１を参照して動作を説明する。まず、
図２１（ロ）に示すクリア信号ＣＬＲ（−）（符号にバ
ーを付してローレベル（Ｌ）で意味ありの信号を示す）
をローレベルとして、各素子をリセットする。この状態
で図２１（ハ）に示す測定入力パルスＰＩＮがカウンタ
Ｃ１に入力されると、カウンタＣ１はこの測定入力パル
スＰＩＮをカウントする。
【０００３】次に、カウンタＣ１がパルスＰＩＮを８個
カウントすると、ＧＡ（−）が図２１（ニ）のように
「Ｌ」となるが、このときＧＢ（−）が図２１（ホ）の
ように「Ｌ」なので、アンドゲートＧ１が開いてその出
力ＧＡＴＥが、図２１（ヘ）のようにハイレベル（Ｈ）
となる。このＧＡＴＥ信号はカウンタＣ１が８ビット
（２7 ＝１２８）をカウントすると、ＧＢ（−）が図２
１（ホ）のように「Ｈ」となり、ＧＡＴＥ信号は「Ｌ」
となる。このアンドゲートＧ１が開いている間、つまり
信号ＧＡＴＥが「Ｈ」の間に図２１（イ）に示す基準ク
ロック信号ＣＬＫを、図２１（ト）のように信号ＣＬＫ
Ｇとして通過させる。このＣＬＫＧをカウンタＣ２によ
りカウントすることで、測定入力パルスＰＩＮの周期に
応じた値を得るものである。
カウントすると、ＧＡ（−）が図２１（ニ）のように
「Ｌ」となるが、このときＧＢ（−）が図２１（ホ）の
ように「Ｌ」なので、アンドゲートＧ１が開いてその出
力ＧＡＴＥが、図２１（ヘ）のようにハイレベル（Ｈ）
となる。このＧＡＴＥ信号はカウンタＣ１が８ビット
（２7 ＝１２８）をカウントすると、ＧＢ（−）が図２
１（ホ）のように「Ｈ」となり、ＧＡＴＥ信号は「Ｌ」
となる。このアンドゲートＧ１が開いている間、つまり
信号ＧＡＴＥが「Ｈ」の間に図２１（イ）に示す基準ク
ロック信号ＣＬＫを、図２１（ト）のように信号ＣＬＫ
Ｇとして通過させる。このＣＬＫＧをカウンタＣ２によ
りカウントすることで、測定入力パルスＰＩＮの周期に
応じた値を得るものである。
【０００４】ところで、上記クロック信号ＣＬＫと上記
ＧＡＴＥ信号の立ち上がり，立ち下がりとは非同期（非
同期式）であるため、図２２に，，およびで示
すような４つの典型的なケースが発生する。つまり、こ
れら４つのケースはいずれもカウント値は「５」である
が、ゲート幅がでは基準クロック信号ＣＬＫの幅で
４．５〜５．５、およびでは４〜５、では３．５
〜４．５であり、（４．５±１）×ＣＬＫと表わすこと
ができる。すなわち、上記従来回路の場合は、ゲート幅
が（４．５±１）×ＣＬＫと変化してもカウント値は変
化しないので、±１クロックの誤差が発生し、分解能が
低下する。この場合、分解能を上げるにはクロック信号
を高速化する、ゲート時間を延ばす（カウンタのビット
数を上げる）などの方法が考えられるが、前者では消費
電流が増大するという問題があり、後者では測定時間が
増大するという問題がある。
ＧＡＴＥ信号の立ち上がり，立ち下がりとは非同期（非
同期式）であるため、図２２に，，およびで示
すような４つの典型的なケースが発生する。つまり、こ
れら４つのケースはいずれもカウント値は「５」である
が、ゲート幅がでは基準クロック信号ＣＬＫの幅で
４．５〜５．５、およびでは４〜５、では３．５
〜４．５であり、（４．５±１）×ＣＬＫと表わすこと
ができる。すなわち、上記従来回路の場合は、ゲート幅
が（４．５±１）×ＣＬＫと変化してもカウント値は変
化しないので、±１クロックの誤差が発生し、分解能が
低下する。この場合、分解能を上げるにはクロック信号
を高速化する、ゲート時間を延ばす（カウンタのビット
数を上げる）などの方法が考えられるが、前者では消費
電流が増大するという問題があり、後者では測定時間が
増大するという問題がある。
【０００５】そこで、出願人は図２３に示すものを提案
している（特開平７−７２２７３号公報参照：提案回路
ともいう）。図２０と比較すれば明らかなように、フリ
ップフロップ回路ＦＦ３およびＦＦ４が付加されている
点が特徴である。なお、ＩＮＶはインバータ（反転回
路）である。ＦＦ３はゲート信号が立ち上がったときの
クロック信号の状態を保持し、ＦＦ４はゲート信号が立
ち下がったときのクロック信号の状態を保持する。
している（特開平７−７２２７３号公報参照：提案回路
ともいう）。図２０と比較すれば明らかなように、フリ
ップフロップ回路ＦＦ３およびＦＦ４が付加されている
点が特徴である。なお、ＩＮＶはインバータ（反転回
路）である。ＦＦ３はゲート信号が立ち上がったときの
クロック信号の状態を保持し、ＦＦ４はゲート信号が立
ち下がったときのクロック信号の状態を保持する。
【０００６】図２４〜２６は図２３の動作を説明するた
めの説明図である。図２４は図２２と対応するもので、
ＦＦ３，ＦＦ４の出力を示すＢＯＡ，ＢＯＢなどの信号
が加わっている他は図２２と同じである。つまり、は
ゲート信号によって出力ＢＯＡ，ＢＯＢが「１」，
「１」となるケース、同じくは「１」，「０」、は
「０」，「１」、は「０」，「０」となるケースをそ
れぞれ示している。その結果に応じて図２５に示すよう
な補正を行なうことにより、計数誤差を±０．５クロッ
クとするものである。
めの説明図である。図２４は図２２と対応するもので、
ＦＦ３，ＦＦ４の出力を示すＢＯＡ，ＢＯＢなどの信号
が加わっている他は図２２と同じである。つまり、は
ゲート信号によって出力ＢＯＡ，ＢＯＢが「１」，
「１」となるケース、同じくは「１」，「０」、は
「０」，「１」、は「０」，「０」となるケースをそ
れぞれ示している。その結果に応じて図２５に示すよう
な補正を行なうことにより、計数誤差を±０．５クロッ
クとするものである。
【０００７】
【発明が解決しようとする課題】しかしながら、図２６
に示すようにゲート信号の前縁または後縁において、ク
ロック信号の立ち上がり，立ち下がりとほぼ同じタイミ
ングとなる場合として、次の２つの場合が考えられる。
すなわち、（ａ）のように、およびにおいてカウン
タが計数しなかったにも関わらず、ゲート信号の前縁ま
たは後縁でのクロック信号のレベルをいずれも「Ｈ」と
判定した場合と、（ｂ）のように、およびにおいて
カウンタが計数したにも関わらず、ゲート信号の前縁ま
たは後縁でのクロック信号のレベルをいずれも「Ｌ」と
判定した場合である。このときの補正結果は（５．５±
１．５）×ＣＬＫとなり、補正を行なわない場合の結果
（６±１）×ＣＬＫよりも誤差が増加する。したがっ
て、この発明の課題は消費電流や測定時間を増大させる
ことなく、分解能を向上させることにある。
に示すようにゲート信号の前縁または後縁において、ク
ロック信号の立ち上がり，立ち下がりとほぼ同じタイミ
ングとなる場合として、次の２つの場合が考えられる。
すなわち、（ａ）のように、およびにおいてカウン
タが計数しなかったにも関わらず、ゲート信号の前縁ま
たは後縁でのクロック信号のレベルをいずれも「Ｈ」と
判定した場合と、（ｂ）のように、およびにおいて
カウンタが計数したにも関わらず、ゲート信号の前縁ま
たは後縁でのクロック信号のレベルをいずれも「Ｌ」と
判定した場合である。このときの補正結果は（５．５±
１．５）×ＣＬＫとなり、補正を行なわない場合の結果
（６±１）×ＣＬＫよりも誤差が増加する。したがっ
て、この発明の課題は消費電流や測定時間を増大させる
ことなく、分解能を向上させることにある。
【０００８】
【課題を解決するための手段】このような課題を解決す
べく、請求項１の発明では、入力ゲート信号の幅に応じ
てクロック信号を通過させるゲート回路と、このゲート
回路を介して与えられる前記クロック信号を計数するカ
ウンタとを備え、このカウンタの出力によりゲート時間
を測定する時間測定装置において、前記ゲート信号を第
１のゲート信号としてこれを所定時間だけ遅延させた第
２のゲート信号を生成する遅延回路と、前記第１のゲー
ト信号を前記クロック信号の立ち下がりで保持する第１
保持回路と、前記第１のゲート信号を前記クロック信号
の立ち上がりで保持する第２保持回路と、前記第１，第
２保持回路出力のどちらか一方の出力の幅に応じてクロ
ック信号を通過させて前記カウンタに入力する第２のゲ
ート回路と、前記第１保持回路の出力の前縁における前
記第２保持回路の出力状態を保持する第３保持回路と、
前記第１保持回路の出力の後縁における前記第２保持回
路の出力状態を保持する第４保持回路と、前記第２のゲ
ート信号を前記クロック信号の立ち下がりで保持する第
５保持回路と、前記第２のゲート信号を前記クロック信
号の立ち上がりで保持する第６保持回路と、前記第５保
持回路の出力の前縁における前記第６保持回路の出力状
態を保持する第７保持回路と、前記第５保持回路の出力
の後縁における前記第６保持回路の出力状態を保持する
第８保持回路とを設け、前記第３，第４保持回路出力お
よび前記第７，第８保持回路出力に応じて前記カウンタ
出力に所定の補正を施すようにしている。
べく、請求項１の発明では、入力ゲート信号の幅に応じ
てクロック信号を通過させるゲート回路と、このゲート
回路を介して与えられる前記クロック信号を計数するカ
ウンタとを備え、このカウンタの出力によりゲート時間
を測定する時間測定装置において、前記ゲート信号を第
１のゲート信号としてこれを所定時間だけ遅延させた第
２のゲート信号を生成する遅延回路と、前記第１のゲー
ト信号を前記クロック信号の立ち下がりで保持する第１
保持回路と、前記第１のゲート信号を前記クロック信号
の立ち上がりで保持する第２保持回路と、前記第１，第
２保持回路出力のどちらか一方の出力の幅に応じてクロ
ック信号を通過させて前記カウンタに入力する第２のゲ
ート回路と、前記第１保持回路の出力の前縁における前
記第２保持回路の出力状態を保持する第３保持回路と、
前記第１保持回路の出力の後縁における前記第２保持回
路の出力状態を保持する第４保持回路と、前記第２のゲ
ート信号を前記クロック信号の立ち下がりで保持する第
５保持回路と、前記第２のゲート信号を前記クロック信
号の立ち上がりで保持する第６保持回路と、前記第５保
持回路の出力の前縁における前記第６保持回路の出力状
態を保持する第７保持回路と、前記第５保持回路の出力
の後縁における前記第６保持回路の出力状態を保持する
第８保持回路とを設け、前記第３，第４保持回路出力お
よび前記第７，第８保持回路出力に応じて前記カウンタ
出力に所定の補正を施すようにしている。
【０００９】請求項２の発明では、入力ゲート信号の幅
に応じてクロック信号を通過させるゲート回路と、この
ゲート回路を介して与えられる前記クロック信号を計数
するカウンタとを備え、このカウンタの出力によりゲー
ト時間を測定する時間測定装置において、前記ゲート信
号を第１のゲート信号としてこれを所定時間だけ遅延さ
せた第２のゲート信号を生成する遅延回路と、前記第１
のゲート信号の前縁においてのみ前記クロック信号を通
過させる第１クロック出力回路と、前記第１のゲート信
号の後縁においてのみ前記クロック信号を通過させる第
２クロック出力回路と、前記第１のゲート信号の前縁を
前記クロック信号の立ち下がりで保持する第１保持回路
と、前記第１のゲート信号の前縁をクロック信号の立ち
上がりで保持する第２保持回路と、前記第１保持回路出
力の前縁における前記第２保持回路の出力状態を保持す
る第３保持回路と、前記第１のゲート信号の後縁を前記
クロック信号の立ち下がりで保持する第４保持回路と、
前記第１のゲート信号の後縁をクロック信号の立ち上が
りで保持する第５保持回路と、この第５保持回路出力の
前縁における前記第４保持回路の出力状態を保持する第
６保持回路と、前記第１，第２保持回路出力のどちらか
一方、および前記第４，第５保持回路出力のどちらか一
方の出力の幅に応じて前記クロック信号を通過させて前
記カウンタに入力する第２のゲート回路と、前記第２の
ゲート信号の前縁を前記クロック信号の立ち下がりで保
持する第７保持回路と、前記第２のゲート信号の前縁を
クロック信号の立ち上がりで保持する第８保持回路と、
前記第７保持回路出力の前縁における前記第８保持回路
の出力状態を保持する第９保持回路と、前記第２のゲー
ト信号の後縁を前記クロック信号の立ち下がりで保持す
る第１０保持回路と、前記第２のゲート信号の後縁をク
ロック信号の立ち上がりで保持する第１１保持回路と、
前記第１０保持回路出力の前縁における前記第１１保持
回路の出力状態を保持する第１２保持回路とを設け、前
記第３，第６，第９および第１２保持回路出力に応じて
前記カウンタ出力に所定の補正を施すようにしている。
に応じてクロック信号を通過させるゲート回路と、この
ゲート回路を介して与えられる前記クロック信号を計数
するカウンタとを備え、このカウンタの出力によりゲー
ト時間を測定する時間測定装置において、前記ゲート信
号を第１のゲート信号としてこれを所定時間だけ遅延さ
せた第２のゲート信号を生成する遅延回路と、前記第１
のゲート信号の前縁においてのみ前記クロック信号を通
過させる第１クロック出力回路と、前記第１のゲート信
号の後縁においてのみ前記クロック信号を通過させる第
２クロック出力回路と、前記第１のゲート信号の前縁を
前記クロック信号の立ち下がりで保持する第１保持回路
と、前記第１のゲート信号の前縁をクロック信号の立ち
上がりで保持する第２保持回路と、前記第１保持回路出
力の前縁における前記第２保持回路の出力状態を保持す
る第３保持回路と、前記第１のゲート信号の後縁を前記
クロック信号の立ち下がりで保持する第４保持回路と、
前記第１のゲート信号の後縁をクロック信号の立ち上が
りで保持する第５保持回路と、この第５保持回路出力の
前縁における前記第４保持回路の出力状態を保持する第
６保持回路と、前記第１，第２保持回路出力のどちらか
一方、および前記第４，第５保持回路出力のどちらか一
方の出力の幅に応じて前記クロック信号を通過させて前
記カウンタに入力する第２のゲート回路と、前記第２の
ゲート信号の前縁を前記クロック信号の立ち下がりで保
持する第７保持回路と、前記第２のゲート信号の前縁を
クロック信号の立ち上がりで保持する第８保持回路と、
前記第７保持回路出力の前縁における前記第８保持回路
の出力状態を保持する第９保持回路と、前記第２のゲー
ト信号の後縁を前記クロック信号の立ち下がりで保持す
る第１０保持回路と、前記第２のゲート信号の後縁をク
ロック信号の立ち上がりで保持する第１１保持回路と、
前記第１０保持回路出力の前縁における前記第１１保持
回路の出力状態を保持する第１２保持回路とを設け、前
記第３，第６，第９および第１２保持回路出力に応じて
前記カウンタ出力に所定の補正を施すようにしている。
【００１０】上記請求項１または２の発明では、前記遅
延回路を抵抗，コンデンサおよび複数のゲートデバイス
から構成することができ（請求項３の発明）、これら請
求項１〜３の発明では、前記遅延回路の遅延時間をクロ
ック周期の整数分の１の時間とすることができる（請求
項４の発明）。また、請求項２の発明では、前記第１，
第２クロック出力回路をフリップフロップ回路および複
数のゲートデバイスから構成することができる（請求項
５の発明）。
延回路を抵抗，コンデンサおよび複数のゲートデバイス
から構成することができ（請求項３の発明）、これら請
求項１〜３の発明では、前記遅延回路の遅延時間をクロ
ック周期の整数分の１の時間とすることができる（請求
項４の発明）。また、請求項２の発明では、前記第１，
第２クロック出力回路をフリップフロップ回路および複
数のゲートデバイスから構成することができる（請求項
５の発明）。
【００１１】
【発明の実施の形態】図１はこの発明の第１の実施の形
態を示す回路図である。この回路は図２０に示すものに
対し、８つのフリップフロップ回路ＦＦ３，ＦＦ４，Ｆ
Ｆ５，ＦＦ６，ＦＦ７，ＦＦ８，ＦＦ９，ＦＦ１０と遅
延回路（ディレイ回路）Ｄ１を追加して構成される。
ＦＦ３はゲート信号（以下、これを第１のゲート信号と
もいう）をクロックの立ち下がりで保持し、ＦＦ４はゲ
ート信号をクロックの立ち上がりで保持する。また、Ｆ
Ｆ３の立ち上がりにおけるＦＦ４のレベルをＦＦ５で保
持し、ＦＦ３の立ち下がりにおけるＦＦ４のレベルをＦ
Ｆ６で保持する。なお、カウンタＣ２にクロック信号を
入力するゲートＧ２には、ここではＦＦ４の出力が導入
されているが、ＦＦ３の出力を導入するようにしても良
いものである。
態を示す回路図である。この回路は図２０に示すものに
対し、８つのフリップフロップ回路ＦＦ３，ＦＦ４，Ｆ
Ｆ５，ＦＦ６，ＦＦ７，ＦＦ８，ＦＦ９，ＦＦ１０と遅
延回路（ディレイ回路）Ｄ１を追加して構成される。
ＦＦ３はゲート信号（以下、これを第１のゲート信号と
もいう）をクロックの立ち下がりで保持し、ＦＦ４はゲ
ート信号をクロックの立ち上がりで保持する。また、Ｆ
Ｆ３の立ち上がりにおけるＦＦ４のレベルをＦＦ５で保
持し、ＦＦ３の立ち下がりにおけるＦＦ４のレベルをＦ
Ｆ６で保持する。なお、カウンタＣ２にクロック信号を
入力するゲートＧ２には、ここではＦＦ４の出力が導入
されているが、ＦＦ３の出力を導入するようにしても良
いものである。
【００１２】ディレイ回路Ｄ１では、第１のゲート信号
（ＧＡＴＥ）を１／４クロックだけ遅らせた第２のゲー
ト信号（ＧＡＴＥ２）を発生させる。ＦＦ７はこの第２
ゲート信号をクロックの立ち下がりで保持し、ＦＦ８は
第２ゲート信号をクロックの立ち上がりで保持する。さ
らに、ＦＦ７の立ち上がりにおけるＦＦ８のレベルをＦ
Ｆ９で保持し、ＦＦ７の立ち下がりにおけるＦＦ８のレ
ベルをＦＦ１０で保持する。この場合、ＦＦ３とＦＦ４
およびＦＦ７とＦＦ８の立ち上がりおよび立ち下がりに
おけるタイミングは、常に１／２クロックの差があるの
で、図２３〜２６で説明した先の提案回路のように、タ
イミングによっては誤った補正を行ない、測定誤差を大
きくしてしまうというような問題は生じない。
（ＧＡＴＥ）を１／４クロックだけ遅らせた第２のゲー
ト信号（ＧＡＴＥ２）を発生させる。ＦＦ７はこの第２
ゲート信号をクロックの立ち下がりで保持し、ＦＦ８は
第２ゲート信号をクロックの立ち上がりで保持する。さ
らに、ＦＦ７の立ち上がりにおけるＦＦ８のレベルをＦ
Ｆ９で保持し、ＦＦ７の立ち下がりにおけるＦＦ８のレ
ベルをＦＦ１０で保持する。この場合、ＦＦ３とＦＦ４
およびＦＦ７とＦＦ８の立ち上がりおよび立ち下がりに
おけるタイミングは、常に１／２クロックの差があるの
で、図２３〜２６で説明した先の提案回路のように、タ
イミングによっては誤った補正を行ない、測定誤差を大
きくしてしまうというような問題は生じない。
【００１３】図２〜図９は図１の動作説明図である。図
２〜図９はそれぞれ図２４のケース〜と対応するも
ので、ＦＦ５，ＦＦ６，ＦＦ９およびＦＦ１０の各出力
であるＢＯＡ’，ＢＯＢ’，ＢＯＣ’，ＢＯＤ’信号
（図２３の提案回路におけるＢＯＡ，ＢＯＢ信号とは若
干意味合いが異なるので「’」を付した。）がそれぞれ
示されている。この発明では、上記ＢＯＡ’，ＢＯ
Ｂ’，ＢＯＣ’，ＢＯＤ’に応じてカウンタ出力を補正
するが、その概念を示すのが図１４である。
２〜図９はそれぞれ図２４のケース〜と対応するも
ので、ＦＦ５，ＦＦ６，ＦＦ９およびＦＦ１０の各出力
であるＢＯＡ’，ＢＯＢ’，ＢＯＣ’，ＢＯＤ’信号
（図２３の提案回路におけるＢＯＡ，ＢＯＢ信号とは若
干意味合いが異なるので「’」を付した。）がそれぞれ
示されている。この発明では、上記ＢＯＡ’，ＢＯ
Ｂ’，ＢＯＣ’，ＢＯＤ’に応じてカウンタ出力を補正
するが、その概念を示すのが図１４である。
【００１４】すなわち、まず、ステップＳ１でカウンタ
Ｃ２の値Ｂ７〜Ｂ０を読み取り（リードし）、ステップ
Ｓ２でその値を４倍した後、次のステップＳ３でＢＯ
Ａ’，ＢＯＢ’，ＢＯＣ’，ＢＯＤ’の出力をリードす
る。ステップＳ４ではＢＯＡ’の値を判断し、これが
「１」ならばステップＳ１２〜Ｓ１８およびＳ２７〜Ｓ
３４へ進み、「１」でないときは、ステップＳ５〜Ｓ１
１およびＳ１９〜Ｓ２６へ進む。ステップＳ５〜Ｓ１８
ではＢＯＢ’，ＢＯＣ’，ＢＯＤ’の値について「１」
か「０」かを判断し、その判断結果に応じてステップＳ
１９〜Ｓ３４がカウント値の補正を行なう。ステップＳ
３５では補正結果を１／４する。
Ｃ２の値Ｂ７〜Ｂ０を読み取り（リードし）、ステップ
Ｓ２でその値を４倍した後、次のステップＳ３でＢＯ
Ａ’，ＢＯＢ’，ＢＯＣ’，ＢＯＤ’の出力をリードす
る。ステップＳ４ではＢＯＡ’の値を判断し、これが
「１」ならばステップＳ１２〜Ｓ１８およびＳ２７〜Ｓ
３４へ進み、「１」でないときは、ステップＳ５〜Ｓ１
１およびＳ１９〜Ｓ２６へ進む。ステップＳ５〜Ｓ１８
ではＢＯＢ’，ＢＯＣ’，ＢＯＤ’の値について「１」
か「０」かを判断し、その判断結果に応じてステップＳ
１９〜Ｓ３４がカウント値の補正を行なう。ステップＳ
３５では補正結果を１／４する。
【００１５】図１５に補正結果を示す。図１５のケース
（ＣＡＳＥ）１〜４は図２〜図５と対応しており、図１
４のステップＳ４〜Ｓ３４による補正データが、ＣＡＳ
Ｅ１，４では「０」，ＣＡＳＥ２では「−２／４」、Ｃ
ＡＳＥ３では「＋２／４」となり（４倍して補正値を求
め、その結果を１／４しているため）、これにカウント
値を演算した結果は、実際のゲート信号幅と同じ値にな
っている。図１５のＣＡＳＥ５〜８は図６〜図９に示す
ように、ゲート信号ＧＡＴＥの前縁または後縁におい
て、クロック信号がほぼ同じタイミングで立ち上がりま
たは立ち下がるという、従来装置で誤差が増加する場合
を示している。このような場合でも、カウント値を演算
した結果は、実際のゲート信号幅と同じ値になってい
る。
（ＣＡＳＥ）１〜４は図２〜図５と対応しており、図１
４のステップＳ４〜Ｓ３４による補正データが、ＣＡＳ
Ｅ１，４では「０」，ＣＡＳＥ２では「−２／４」、Ｃ
ＡＳＥ３では「＋２／４」となり（４倍して補正値を求
め、その結果を１／４しているため）、これにカウント
値を演算した結果は、実際のゲート信号幅と同じ値にな
っている。図１５のＣＡＳＥ５〜８は図６〜図９に示す
ように、ゲート信号ＧＡＴＥの前縁または後縁におい
て、クロック信号がほぼ同じタイミングで立ち上がりま
たは立ち下がるという、従来装置で誤差が増加する場合
を示している。このような場合でも、カウント値を演算
した結果は、実際のゲート信号幅と同じ値になってい
る。
【００１６】ここで、具体的な例について説明する。例
えば、図８のような場合、ＢＯＡ’，ＢＯＢ’，ＢＯ
Ｃ’，ＢＯＤ’の値は全て「１」なので、図１４ではス
テップＳ１〜４，Ｓ１２，Ｓ１６，Ｓ１8 ，Ｓ３４およ
びＳ３５を経ることで、補正値は「−２／４」となる。
これは、図１５ではＢＯＡ’，ＢＯＢ’，ＢＯＣ’，Ｂ
ＯＤ’’の各値が「ＨＨＨＨ」のＣＡＳＥ７に対応し、
補正値は−０．５でカウント値（ここでは３）との演算
結果は２．５となるので、実際のゲート信号幅２．５と
一致することになる。
えば、図８のような場合、ＢＯＡ’，ＢＯＢ’，ＢＯ
Ｃ’，ＢＯＤ’の値は全て「１」なので、図１４ではス
テップＳ１〜４，Ｓ１２，Ｓ１６，Ｓ１8 ，Ｓ３４およ
びＳ３５を経ることで、補正値は「−２／４」となる。
これは、図１５ではＢＯＡ’，ＢＯＢ’，ＢＯＣ’，Ｂ
ＯＤ’’の各値が「ＨＨＨＨ」のＣＡＳＥ７に対応し、
補正値は−０．５でカウント値（ここでは３）との演算
結果は２．５となるので、実際のゲート信号幅２．５と
一致することになる。
【００１７】図１６はこの発明の第２の実施の形態を示
す回路図である。これは、消費電力を極力抑えながら分
解能の向上を図るもので、基本的には図１に示す回路に
対して第１クロック出力回路Ｘ、および第２クロック出
力回路Ｙを付加して構成される。すなわち、図１６の第
１クロック出力回路Ｘはフリップフロップ回路ＦＦ１
１，１２およびゲートＧ３〜Ｇ５等からなり、ゲート信
号の立ち上がり時（前縁）においてのみゲート信号保持
回路であるＦＦ３−１，ＦＦ４−１に対してクロック信
号を伝達する。ＦＦ５はＦＦ３−１出力の前縁における
ＦＦ４−１の状態を保持する。同様に、第２クロック出
力回路Ｙはフリップフロップ回路ＦＦ１３，１４および
ゲートＧ７〜Ｇ９等からなり、ゲート信号の立ち下がり
時（後縁）においてのみゲート信号保持回路であるＦＦ
３−２，ＦＦ４−２に対してクロック信号を伝達する。
ＦＦ６はＦＦ３−２出力の前縁におけるＦＦ４−２の状
態を保持する。
す回路図である。これは、消費電力を極力抑えながら分
解能の向上を図るもので、基本的には図１に示す回路に
対して第１クロック出力回路Ｘ、および第２クロック出
力回路Ｙを付加して構成される。すなわち、図１６の第
１クロック出力回路Ｘはフリップフロップ回路ＦＦ１
１，１２およびゲートＧ３〜Ｇ５等からなり、ゲート信
号の立ち上がり時（前縁）においてのみゲート信号保持
回路であるＦＦ３−１，ＦＦ４−１に対してクロック信
号を伝達する。ＦＦ５はＦＦ３−１出力の前縁における
ＦＦ４−１の状態を保持する。同様に、第２クロック出
力回路Ｙはフリップフロップ回路ＦＦ１３，１４および
ゲートＧ７〜Ｇ９等からなり、ゲート信号の立ち下がり
時（後縁）においてのみゲート信号保持回路であるＦＦ
３−２，ＦＦ４−２に対してクロック信号を伝達する。
ＦＦ６はＦＦ３−２出力の前縁におけるＦＦ４−２の状
態を保持する。
【００１８】図１６の第１クロック出力回路Ｘの動作
を、図１７に示す。いま、カウンタＣ１にＰＩＮパルス
信号が入力されると、カウンタＣ１はカウントダウンを
開始し、その出力ＱＡ〜ＱＣのアンドをとるＧ３の出力
は図１７（イ）のようになり、その出力によりＦＦ１１
が図１７（ロ）のようにセットされる。次いで、ＱＤ出
力によりＦＦ１のＱ（−）出力が図１７（ハ）の如く
「Ｈ」になると、ＦＦ３−１はクロック信号の立ち下が
りで、ゲート信号ＧＡＴＥを図１７（ニ）のように保持
し、ＦＦ４−１はクロック信号の立ち上がりでゲート信
号を図１７（ホ）のように保持する。
を、図１７に示す。いま、カウンタＣ１にＰＩＮパルス
信号が入力されると、カウンタＣ１はカウントダウンを
開始し、その出力ＱＡ〜ＱＣのアンドをとるＧ３の出力
は図１７（イ）のようになり、その出力によりＦＦ１１
が図１７（ロ）のようにセットされる。次いで、ＱＤ出
力によりＦＦ１のＱ（−）出力が図１７（ハ）の如く
「Ｈ」になると、ＦＦ３−１はクロック信号の立ち下が
りで、ゲート信号ＧＡＴＥを図１７（ニ）のように保持
し、ＦＦ４−１はクロック信号の立ち上がりでゲート信
号を図１７（ホ）のように保持する。
【００１９】Ｇ６はオアゲートなので、ゲート信号ＧＡ
ＴＥの立ち上がり時にはＧ１の出力がそのまま現れ、Ｇ
２の出力は図１７（ヘ）のようになる。Ｇ２の出力によ
り、カウンタＣ２はカウントダウンを開始し、そのＢ０
出力が図１７（ト）のように立ち上がると、ゲートＧ４
を経てＦＦ１２が図１７（チ）のようにセットされるの
で、図１７（リ）に示すゲートＧ５の作用により、ＦＦ
１１のＱ出力とＦＦ１２のＱ（−）出力がともに「Ｈ」
レベルの期間のみ、ＦＦ３−１，ＦＦ４−１に対してク
ロック信号が与えられる。
ＴＥの立ち上がり時にはＧ１の出力がそのまま現れ、Ｇ
２の出力は図１７（ヘ）のようになる。Ｇ２の出力によ
り、カウンタＣ２はカウントダウンを開始し、そのＢ０
出力が図１７（ト）のように立ち上がると、ゲートＧ４
を経てＦＦ１２が図１７（チ）のようにセットされるの
で、図１７（リ）に示すゲートＧ５の作用により、ＦＦ
１１のＱ出力とＦＦ１２のＱ（−）出力がともに「Ｈ」
レベルの期間のみ、ＦＦ３−１，ＦＦ４−１に対してク
ロック信号が与えられる。
【００２０】図１６の第２クロック出力回路Ｙの動作
を、図１８に示す。いま、ＰＩＮパルス信号が入力され
ると、カウンタＣ１がカウントダウンし、その出力ＱＡ
〜ＱＧのアンドをとるゲートＧ７の出力は図８（イ）の
ようになり、ＱＡとＱＨのアンドをとるゲートＧ８の出
力は図８（ロ）に示すようになる。ゲートＧ７，Ｇ８の
出力により、ＦＦ１３，ＦＦ１４が図８（ハ），（ニ）
のようにそれぞれセットされるので、ゲートＧ９の作用
により図８（ホ）のごとくＦＦ１３のＱ出力とＦＦ１４
のＱ（−）出力がともに「Ｈ」レベルの期間のみ、ＦＦ
３−２，ＦＦ４−２に対してクロック信号が与えられ
る。
を、図１８に示す。いま、ＰＩＮパルス信号が入力され
ると、カウンタＣ１がカウントダウンし、その出力ＱＡ
〜ＱＧのアンドをとるゲートＧ７の出力は図８（イ）の
ようになり、ＱＡとＱＨのアンドをとるゲートＧ８の出
力は図８（ロ）に示すようになる。ゲートＧ７，Ｇ８の
出力により、ＦＦ１３，ＦＦ１４が図８（ハ），（ニ）
のようにそれぞれセットされるので、ゲートＧ９の作用
により図８（ホ）のごとくＦＦ１３のＱ出力とＦＦ１４
のＱ（−）出力がともに「Ｈ」レベルの期間のみ、ＦＦ
３−２，ＦＦ４−２に対してクロック信号が与えられ
る。
【００２１】このように、ゲートＧ５，Ｇ９から出力さ
れるクロック信号は、クロック信号の１／４周期に対し
て十分に大きいので、ゲート信号をディレイ回路Ｄ１に
より１／４クロック遅らせた第２ゲート信号について、
クロック信号の立ち上がりおよび立ち下がりで保持する
ための、ＦＦ７−１，ＦＦ８−１，ＦＦ７−２，ＦＦ８
−２に入力するクロック信号としては、ゲートＧ５，Ｇ
９の出力を利用しても良いし、個別に設けることもでき
る。また、カウンタＣ２にクロック信号を供給するゲー
トＧ２には、ＦＦ４−１，ＦＦ４−２の出力を導入して
いるが、図１の場合と同じくＦＦ３−１，ＦＦ３−２の
出力を導入するようにしても良い。以上、第１クロック
出力回路Ｘ，第２クロック出力回路Ｙの動作について説
明したが、その他の点は図１と同じなので、詳細は省略
する。
れるクロック信号は、クロック信号の１／４周期に対し
て十分に大きいので、ゲート信号をディレイ回路Ｄ１に
より１／４クロック遅らせた第２ゲート信号について、
クロック信号の立ち上がりおよび立ち下がりで保持する
ための、ＦＦ７−１，ＦＦ８−１，ＦＦ７−２，ＦＦ８
−２に入力するクロック信号としては、ゲートＧ５，Ｇ
９の出力を利用しても良いし、個別に設けることもでき
る。また、カウンタＣ２にクロック信号を供給するゲー
トＧ２には、ＦＦ４−１，ＦＦ４−２の出力を導入して
いるが、図１の場合と同じくＦＦ３−１，ＦＦ３−２の
出力を導入するようにしても良い。以上、第１クロック
出力回路Ｘ，第２クロック出力回路Ｙの動作について説
明したが、その他の点は図１と同じなので、詳細は省略
する。
【００２２】ところで、上記第２ゲート信号ＧＡＴＥ２
は、ゲート信号ＧＡＴＥに対して必ずしも１／４クロッ
クである必要はなく、そのディレイ時間は０以上で１／
２クロック以下であれば補正データは変化しないので、
ゲート信号のずれ分のごく僅かな誤差しか発生しないこ
とになる。したがって、遅延回路をＲＣおよびゲート回
路等の簡単な素子で構成することが可能となり、その場
合に温度等によりＲＣの値が変化しても、上記範囲なら
ば大きな問題とはならないので、耐環境性と低消費電流
化を両立させることができる。また、その遅延時間をク
ロック周期の整数分の１の時間とすれば、設計が容易で
あり、コストも低減できる。図１９に遅延回路の具体例
を示す。図示のように、ここでは反転ゲートＧ１０，Ｇ
１１と抵抗ＲおよびコンデンサＣから構成されている。
は、ゲート信号ＧＡＴＥに対して必ずしも１／４クロッ
クである必要はなく、そのディレイ時間は０以上で１／
２クロック以下であれば補正データは変化しないので、
ゲート信号のずれ分のごく僅かな誤差しか発生しないこ
とになる。したがって、遅延回路をＲＣおよびゲート回
路等の簡単な素子で構成することが可能となり、その場
合に温度等によりＲＣの値が変化しても、上記範囲なら
ば大きな問題とはならないので、耐環境性と低消費電流
化を両立させることができる。また、その遅延時間をク
ロック周期の整数分の１の時間とすれば、設計が容易で
あり、コストも低減できる。図１９に遅延回路の具体例
を示す。図示のように、ここでは反転ゲートＧ１０，Ｇ
１１と抵抗ＲおよびコンデンサＣから構成されている。
【００２３】以上のように、ここではゲート信号に対し
て１／４クロック遅れた信号を用いて±０．２５（１／
４）クロックの分解能を得るようにしたが、１／８クロ
ック遅れた信号を発生させれば±０．１２５クロックの
分解能が得られることは明らかで、これを敷衍すれば理
論的にはそれ以上の高分解能化も可能となる。
て１／４クロック遅れた信号を用いて±０．２５（１／
４）クロックの分解能を得るようにしたが、１／８クロ
ック遅れた信号を発生させれば±０．１２５クロックの
分解能が得られることは明らかで、これを敷衍すれば理
論的にはそれ以上の高分解能化も可能となる。
【００２４】
【発明の効果】一般に、計測量である時間信号（アナロ
グ量）をディジタル値に変換する時間測定回路では、被
測定時間であるゲート信号の前縁，後縁における計数ク
ロックのレベルにより最大±１クロックの誤差が発生し
分解能が低下するが、請求項１の発明によれば、クロッ
ク信号の周波数を上げることなく分解能を、分解能の補
正を行なわない場合の４倍に向上することが可能とな
る。請求項２の発明によれば、消費電力を増大させるこ
となく、分解能を上記と同程度に向上させることができ
る。
グ量）をディジタル値に変換する時間測定回路では、被
測定時間であるゲート信号の前縁，後縁における計数ク
ロックのレベルにより最大±１クロックの誤差が発生し
分解能が低下するが、請求項１の発明によれば、クロッ
ク信号の周波数を上げることなく分解能を、分解能の補
正を行なわない場合の４倍に向上することが可能とな
る。請求項２の発明によれば、消費電力を増大させるこ
となく、分解能を上記と同程度に向上させることができ
る。
【００２５】また、第１，第２クロック出力回路をフリ
ップフロップ回路および複数のゲート素子から構成する
ことで、低コスト化が可能となる。さらに、遅延回路を
ＲＣ素子および複数のゲート回路から構成することで、
低消費電力化が可能となり、低コストで耐環境性の良好
な回路を実現できる。加えて、遅延回路での遅延時間を
クロック周期の整数分の１の時間とすれば、設計も容易
となり、コストも低減することができる。
ップフロップ回路および複数のゲート素子から構成する
ことで、低コスト化が可能となる。さらに、遅延回路を
ＲＣ素子および複数のゲート回路から構成することで、
低消費電力化が可能となり、低コストで耐環境性の良好
な回路を実現できる。加えて、遅延回路での遅延時間を
クロック周期の整数分の１の時間とすれば、設計も容易
となり、コストも低減することができる。
【図１】この発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】図１における第１のケースを説明するための波
形図である。
形図である。
【図３】図１における第２のケースを説明するための波
形図である。
形図である。
【図４】図１における第３のケースを説明するための波
形図である。
形図である。
【図５】図１における第４のケースを説明するための波
形図である。
形図である。
【図６】図１における第５のケースを説明するための波
形図である。
形図である。
【図７】図１における第６のケースを説明するための波
形図である。
形図である。
【図８】図１における第７のケースを説明するための波
形図である。
形図である。
【図９】図１における第８のケースを説明するための波
形図である。
形図である。
【図１０】図１における第５のケースの第１の場合を説
明するための波形図である。
明するための波形図である。
【図１１】図１における第５のケースの第２の場合を説
明するための波形図である。
明するための波形図である。
【図１２】図１における第５のケースの第３の場合を説
明するための波形図である。
明するための波形図である。
【図１３】図１における第５のケースの第４の場合を説
明するための波形図である。
明するための波形図である。
【図１４】この発明による補正方法を示すフローチャー
トである。
トである。
【図１５】図１４による補正結果説明図である。
【図１６】この発明の第２の実施の形態を示す回路図で
ある。
ある。
【図１７】図１６におけるゲート信号立ち上がり時の動
作説明図である。
作説明図である。
【図１８】図１６におけるゲート信号立ち下がり時の動
作説明図である。
作説明図である。
【図１９】この発明で用いられる遅延回路例を示す回路
図である。
図である。
【図２０】従来例を示す回路図である。
【図２１】図２０の動作を説明するための各部波形図で
ある。
ある。
【図２２】図２０のケース〜の説明図である。
【図２３】提案回路を示す回路図である。
【図２４】図２３の動作説明図である。
【図２５】提案回路による補正結果説明図である。
【図２６】提案回路の問題点説明図である。
Ｃ１，Ｃ２…カウンタ、ＦＦ１〜ＦＦ１４…フリップフ
ロップ回路、Ｄ１…遅延（ディレイ）回路、Ｇ１〜Ｇ１
１…ゲート、ＩＮＶ…インバータ（反転回路）。
ロップ回路、Ｄ１…遅延（ディレイ）回路、Ｇ１〜Ｇ１
１…ゲート、ＩＮＶ…インバータ（反転回路）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 公弘 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (56)参考文献 特開 平７−72273（ＪＰ，Ａ) 特開 平９−23159（ＪＰ，Ａ) 特開 平10−78349（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 G01R 23/10 G01R 29/02 G04F 10/04
Claims (5)
- 【請求項１】 入力ゲート信号の幅に応じてクロック信
号を通過させるゲート回路と、このゲート回路を介して
与えられる前記クロック信号を計数するカウンタとを備
え、このカウンタの出力によりゲート時間を測定する時
間測定装置において、 前記ゲート信号を第１のゲート信号としてこれを所定時
間だけ遅延させた第２のゲート信号を生成する遅延回路
と、 前記第１のゲート信号を前記クロック信号の立ち下がり
で保持する第１保持回路と、前記第１のゲート信号を前
記クロック信号の立ち上がりで保持する第２保持回路
と、前記第１，第２保持回路出力のどちらか一方の出力
の幅に応じてクロック信号を通過させて前記カウンタに
入力する第２のゲート回路と、前記第１保持回路の出力
の前縁における前記第２保持回路の出力状態を保持する
第３保持回路と、前記第１保持回路の出力の後縁におけ
る前記第２保持回路の出力状態を保持する第４保持回路
と、 前記第２のゲート信号を前記クロック信号の立ち下がり
で保持する第５保持回路と、前記第２のゲート信号を前
記クロック信号の立ち上がりで保持する第６保持回路
と、前記第５保持回路の出力の前縁における前記第６保
持回路の出力状態を保持する第７保持回路と、前記第５
保持回路の出力の後縁における前記第６保持回路の出力
状態を保持する第８保持回路とを設け、 前記第３，第４保持回路出力および前記第７，第８保持
回路出力に応じて前記カウンタ出力に所定の補正を施す
ことを特徴とする時間測定装置。 - 【請求項２】 入力ゲート信号の幅に応じてクロック信
号を通過させるゲート回路と、このゲート回路を介して
与えられる前記クロック信号を計数するカウンタとを備
え、このカウンタの出力によりゲート時間を測定する時
間測定装置において、 前記ゲート信号を第１のゲート信号としてこれを所定時
間だけ遅延させた第２のゲート信号を生成する遅延回路
と、 前記第１のゲート信号の前縁においてのみ前記クロック
信号を通過させる第１クロック出力回路と、 前記第１のゲート信号の後縁においてのみ前記クロック
信号を通過させる第２クロック出力回路と、 前記第１のゲート信号の前縁を前記クロック信号の立ち
下がりで保持する第１保持回路と、前記第１のゲート信
号の前縁をクロック信号の立ち上がりで保持する第２保
持回路と、前記第１保持回路出力の前縁における前記第
２保持回路の出力状態を保持する第３保持回路と、 前記第１のゲート信号の後縁を前記クロック信号の立ち
下がりで保持する第４保持回路と、前記第１のゲート信
号の後縁をクロック信号の立ち上がりで保持する第５保
持回路と、この第５保持回路出力の前縁における前記第
４保持回路の出力状態を保持する第６保持回路と、 前記第１，第２保持回路出力のどちらか一方、および前
記第４，第５保持回路出力のどちらか一方の出力の幅に
応じて前記クロック信号を通過させて前記カウンタに入
力する第２のゲート回路と、 前記第２のゲート信号の前縁を前記クロック信号の立ち
下がりで保持する第７保持回路と、前記第２のゲート信
号の前縁をクロック信号の立ち上がりで保持する第８保
持回路と、前記第７保持回路出力の前縁における前記第
８保持回路の出力状態を保持する第９保持回路と、 前記第２のゲート信号の後縁を前記クロック信号の立ち
下がりで保持する第１０保持回路と、前記第２のゲート
信号の後縁をクロック信号の立ち上がりで保持する第１
１保持回路と、前記第１０保持回路出力の前縁における
前記第１１保持回路の出力状態を保持する第１２保持回
路とを設け、 前記第３，第６，第９および第１２保持回路出力に応じ
て前記カウンタ出力に所定の補正を施すことを特徴とす
る時間測定装置。 - 【請求項３】 前記遅延回路を抵抗，コンデンサおよび
複数のゲートデバイスから構成することを特徴とする請
求項１または２のいずれかに記載の時間測定装置。 - 【請求項４】 前記遅延回路の遅延時間をクロック周期
の整数分の１の時間とすることを特徴とする請求項１な
いし３のいずれかに記載の時間測定装置。 - 【請求項５】 前記第１，第２クロック出力回路をフリ
ップフロップ回路および複数のゲートデバイスから構成
することを特徴とする請求項２に記載の時間測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066385A JP3063665B2 (ja) | 1997-03-19 | 1997-03-19 | 時間測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066385A JP3063665B2 (ja) | 1997-03-19 | 1997-03-19 | 時間測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261963A JPH10261963A (ja) | 1998-09-29 |
| JP3063665B2 true JP3063665B2 (ja) | 2000-07-12 |
Family
ID=13314316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9066385A Expired - Lifetime JP3063665B2 (ja) | 1997-03-19 | 1997-03-19 | 時間測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063665B2 (ja) |
-
1997
- 1997-03-19 JP JP9066385A patent/JP3063665B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10261963A (ja) | 1998-09-29 |
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