JP3062158B2 - 半導体集積回路用リードフレーム - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路用
リードフレームＬ／Ｆ（Lead Frame）に関するものであ
り、特に詳しくは、大容量化、高機能化に対応する半導
体集積回路用リードフレームの構造に関するものであ
る。
リードフレームＬ／Ｆ（Lead Frame）に関するものであ
り、特に詳しくは、大容量化、高機能化に対応する半導
体集積回路用リードフレームの構造に関するものであ
る。
【０００２】
【従来の技術】一般に、半導体集積回路の大容量化、高
機能化が進むにつれ半導体素子サイズは拡大している。
この為、従来の電源線の配線方法では電源線の負荷は増
大する。この対策として、電源線幅を広げる方法が最も
一般的であるが半導体素子全体のサイズは拡大してしま
う。また、電源の供給位置がＩＣのピンコネクションに
より制限をうけるため、電源線が半導体集積回路を一周
または縦断あるいは横断してしまうレイアウトとならざ
るを得ないという問題があった。こうなると、他の信号
線の引き回しが困難となり、別の配線層に打ち換えて配
線しなければならない。この場合、打ち換え用のコンタ
クト領域の確保やコンタクト抵抗の増大という悪影響が
新たに生じていた。
機能化が進むにつれ半導体素子サイズは拡大している。
この為、従来の電源線の配線方法では電源線の負荷は増
大する。この対策として、電源線幅を広げる方法が最も
一般的であるが半導体素子全体のサイズは拡大してしま
う。また、電源の供給位置がＩＣのピンコネクションに
より制限をうけるため、電源線が半導体集積回路を一周
または縦断あるいは横断してしまうレイアウトとならざ
るを得ないという問題があった。こうなると、他の信号
線の引き回しが困難となり、別の配線層に打ち換えて配
線しなければならない。この場合、打ち換え用のコンタ
クト領域の確保やコンタクト抵抗の増大という悪影響が
新たに生じていた。
【０００３】図４は、従来の半導体集積回路用リードフ
レームの一例を示す説明図である。ここで、リードフレ
ーム（Ｌ／Ｆ）のアイランド１は、対称位置に配置され
たアイランド吊りピン１１、12によって保持されてい
る。また、アイランド１には、アイランド電源供給用リ
ード２から電源電圧、例えばＶｃｃが供給されている。
この電源電圧が供給されているアイランド電源供給用リ
ード２からワイヤーボンディングＷ５によってパッドＰ
５へ電源電圧が供給される。また、他のパッドＰ６にも
ワイヤーボンディングＷ６によって別の電位、例えばＧ
ＮＤを供給する。この様にして、一つの電源からアイラ
ンド１の複数のパッドに電位を供給する事が出来るが、
１電源のみとなる為に、他の電源線の負荷は、チップサ
イズが拡大する程増大し、それに伴い動作特性が劣化し
ていくと云う問題があった。
レームの一例を示す説明図である。ここで、リードフレ
ーム（Ｌ／Ｆ）のアイランド１は、対称位置に配置され
たアイランド吊りピン１１、12によって保持されてい
る。また、アイランド１には、アイランド電源供給用リ
ード２から電源電圧、例えばＶｃｃが供給されている。
この電源電圧が供給されているアイランド電源供給用リ
ード２からワイヤーボンディングＷ５によってパッドＰ
５へ電源電圧が供給される。また、他のパッドＰ６にも
ワイヤーボンディングＷ６によって別の電位、例えばＧ
ＮＤを供給する。この様にして、一つの電源からアイラ
ンド１の複数のパッドに電位を供給する事が出来るが、
１電源のみとなる為に、他の電源線の負荷は、チップサ
イズが拡大する程増大し、それに伴い動作特性が劣化し
ていくと云う問題があった。
【０００４】図５は、従来の半導体集積回路用リードフ
レームを用いた他のレイアウト例を示すものである。つ
まり、図４の例においては、ＶｃｃリードＶ１’より電
位Ｖｃｃを半導体回路素子５に供給するパッド４はＶｃ
ｃリードＶ１’の近傍になければならい。従って、Ｖｃ
ｃパッド４の対辺にある回路素子５’にＶｃｃ電位を供
給するためには、どうしてもチップの搭載位置を電源線
６が縦断する必要がある。また、ＧＮＤ1 ７には、回路
素子５’からアース線９が配線されており、他の回路素
子５からは、アース線１０がＧＮＤ2 ８に配線されてい
る。これらの、アース線９，１０は、半導体集積回路用
リードフレームの周囲に沿って配線されることとなる。
この為、電源線が縦断する分だけチップサイズ及び電源
の負荷は増大する傾向にあった。
レームを用いた他のレイアウト例を示すものである。つ
まり、図４の例においては、ＶｃｃリードＶ１’より電
位Ｖｃｃを半導体回路素子５に供給するパッド４はＶｃ
ｃリードＶ１’の近傍になければならい。従って、Ｖｃ
ｃパッド４の対辺にある回路素子５’にＶｃｃ電位を供
給するためには、どうしてもチップの搭載位置を電源線
６が縦断する必要がある。また、ＧＮＤ1 ７には、回路
素子５’からアース線９が配線されており、他の回路素
子５からは、アース線１０がＧＮＤ2 ８に配線されてい
る。これらの、アース線９，１０は、半導体集積回路用
リードフレームの周囲に沿って配線されることとなる。
この為、電源線が縦断する分だけチップサイズ及び電源
の負荷は増大する傾向にあった。
【０００５】また、別の従来例として、特開平８−７０
０５９号に示すように分離されたダイパッドを非電導性
の結合手段で結合し、リードフレームのインダクタンス
成分を減らす例が開示されている。更に、別の従来例と
して、特開平８−６４７４７号に示すように、リードフ
レームのステージを主ステージと副ステージに分離し、
電源ラインの幅を大きくすると共に、その厚さを厚くし
て電気抵抗を低くする例が開示されている。
０５９号に示すように分離されたダイパッドを非電導性
の結合手段で結合し、リードフレームのインダクタンス
成分を減らす例が開示されている。更に、別の従来例と
して、特開平８−６４７４７号に示すように、リードフ
レームのステージを主ステージと副ステージに分離し、
電源ラインの幅を大きくすると共に、その厚さを厚くし
て電気抵抗を低くする例が開示されている。
【０００６】
【発明が解決しようとする課題】然しながら、上述のよ
うな従来の半導体集積回路用リードフレームでは、それ
ぞれ問題点を有している。即ち、第１の問題点は、Ｖｃ
ｃが接続されるアイランドが一個であり、一の電源Ｖｃ
ｃのみであるため、他の電源ＧＮＤと接続する部分が一
部分離されても、ＧＮＤ線の負荷は半導体素子サイズが
拡大するほど増大し、それに伴い、動作特性が劣化して
いくという問題があった。第２の問題点は、図５に示す
従来のリードフレームを用いたレイアウト例のように、
ＧＮＤ電位を供給するためにどうしてもチップ内部又
は、チップ搭載領域を電源線６が縦断する必要がある。
この為、電源線６が縦断する分だけ半導体素子サイズが
拡大すると共に、電源線６の負荷は増大するという欠点
が存在した。
うな従来の半導体集積回路用リードフレームでは、それ
ぞれ問題点を有している。即ち、第１の問題点は、Ｖｃ
ｃが接続されるアイランドが一個であり、一の電源Ｖｃ
ｃのみであるため、他の電源ＧＮＤと接続する部分が一
部分離されても、ＧＮＤ線の負荷は半導体素子サイズが
拡大するほど増大し、それに伴い、動作特性が劣化して
いくという問題があった。第２の問題点は、図５に示す
従来のリードフレームを用いたレイアウト例のように、
ＧＮＤ電位を供給するためにどうしてもチップ内部又
は、チップ搭載領域を電源線６が縦断する必要がある。
この為、電源線６が縦断する分だけ半導体素子サイズが
拡大すると共に、電源線６の負荷は増大するという欠点
が存在した。
【０００７】また、特開平８−７００５９号に示すリー
ドフレームにおいては、分離されたダイパッドの一方に
電源電圧Ｖｃｃを供給すると共に、他方に接地電圧Ｖｓ
ｓを付加し、インダクタンス成分を減らしてノイズを減
少させる事を目的とするものである。したがって、電源
線領域を削減して電源線の負荷を軽減して半導体素子の
サイズを縮小するという技術思想がない。更に、特開平
８−６４７４７号に示すリードフレームでは、電源線の
リード幅と厚さを大きくし、且つ短くする事により、低
抵抗を実現するものである。したがって、半導体素子の
パッド位置を考慮したレイアウトによって、チップサイ
ズの縮小を達成する事ができない。
ドフレームにおいては、分離されたダイパッドの一方に
電源電圧Ｖｃｃを供給すると共に、他方に接地電圧Ｖｓ
ｓを付加し、インダクタンス成分を減らしてノイズを減
少させる事を目的とするものである。したがって、電源
線領域を削減して電源線の負荷を軽減して半導体素子の
サイズを縮小するという技術思想がない。更に、特開平
８−６４７４７号に示すリードフレームでは、電源線の
リード幅と厚さを大きくし、且つ短くする事により、低
抵抗を実現するものである。したがって、半導体素子の
パッド位置を考慮したレイアウトによって、チップサイ
ズの縮小を達成する事ができない。
【０００８】本発明の目的は、上記した従来の技術の欠
点を改良し、半導体集積回路用リードフレームのアイラ
ンド部分を複数に分割し、その分割されたアイランドの
それぞれに合った複数の電位を与え、その分割されたア
イランド部分から、半導体素子内の複数個所に電位を供
給することにより、半導体素子内の電源線領域を削減
し、半導体素子サイズの縮小と電源線の負荷を軽減した
半導体集積回路用リードフレームを提供するものであ
る。
点を改良し、半導体集積回路用リードフレームのアイラ
ンド部分を複数に分割し、その分割されたアイランドの
それぞれに合った複数の電位を与え、その分割されたア
イランド部分から、半導体素子内の複数個所に電位を供
給することにより、半導体素子内の電源線領域を削減
し、半導体素子サイズの縮小と電源線の負荷を軽減した
半導体集積回路用リードフレームを提供するものであ
る。
【０００９】
【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明は、半導体集積回路用リー
ドフレームにおいて、リードフレームのアイランドを、
２枚の櫛の歯状に分割し、相互の櫛の歯を接触しないよ
うに噛み合わせて配置すると共に、双方の櫛歯状アイラ
ンド部分が当該リードフレーム上に搭載される半導体素
子領域を縦断または、横断しうるような長さを有し、且
つ該櫛歯状アイランド部の各先端部が半導体素子領域か
ら突出している事を特徴とする半導体集積回路用リード
フレームである。
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明は、半導体集積回路用リー
ドフレームにおいて、リードフレームのアイランドを、
２枚の櫛の歯状に分割し、相互の櫛の歯を接触しないよ
うに噛み合わせて配置すると共に、双方の櫛歯状アイラ
ンド部分が当該リードフレーム上に搭載される半導体素
子領域を縦断または、横断しうるような長さを有し、且
つ該櫛歯状アイランド部の各先端部が半導体素子領域か
ら突出している事を特徴とする半導体集積回路用リード
フレームである。
【００１０】
【発明の実施の形態】本発明の半導体集積回路用リード
フレームは、上記した従来技術に於ける問題点を解決す
る為、半導体集積回路用リードフレームのアイランド部
分を複数に分割し、その分割されたアイランド部分にそ
れぞれに合った互いに異なった電位または等しい電位を
与え、その分割されたアイランド部分から、半導体素子
内の複数個所に電位を供給することにより、半導体素子
内の電源線領域を削減し、半導体素子サイズの縮小と電
源線の負荷を軽減したものである。
フレームは、上記した従来技術に於ける問題点を解決す
る為、半導体集積回路用リードフレームのアイランド部
分を複数に分割し、その分割されたアイランド部分にそ
れぞれに合った互いに異なった電位または等しい電位を
与え、その分割されたアイランド部分から、半導体素子
内の複数個所に電位を供給することにより、半導体素子
内の電源線領域を削減し、半導体素子サイズの縮小と電
源線の負荷を軽減したものである。
【００１１】
【発明の実施例】本発明の実施例を図面を用いながら説
明する図１は、本発明の半導体集積回路用リードフレー
ムの上に半導体集積回路を載せた、本発明の第一の実施
例を示し、パッドとリード部との接続状態を示す平面図
である。本発明の半導体集積回路用リードフレームのも
っとも基本的な例である。リードフレーム１３は、複数
アイランド部分１４ａ、１４ｂに分割されている。分割
された各アイランド部分１４ａ、１４ｂは、所定の空隙
Ｄを有しており、電気的に絶縁されている。
明する図１は、本発明の半導体集積回路用リードフレー
ムの上に半導体集積回路を載せた、本発明の第一の実施
例を示し、パッドとリード部との接続状態を示す平面図
である。本発明の半導体集積回路用リードフレームのも
っとも基本的な例である。リードフレーム１３は、複数
アイランド部分１４ａ、１４ｂに分割されている。分割
された各アイランド部分１４ａ、１４ｂは、所定の空隙
Ｄを有しており、電気的に絶縁されている。
【００１２】その分割されたアイランド部分１４ａに
は、アイランド電源供給用リード１５が接続されてお
り、電位Ｖ１が供給される。アイランド部分１４ａに
は、ひげＴ２が形成されている。また、アイランド電源
供給用リード１５からリード１５ａが分岐している。更
に、アイランド部分１４ｂは、図中で上下にアイランド
吊りピン１７，１８が配設されており、アイランドを保
持している。
は、アイランド電源供給用リード１５が接続されてお
り、電位Ｖ１が供給される。アイランド部分１４ａに
は、ひげＴ２が形成されている。また、アイランド電源
供給用リード１５からリード１５ａが分岐している。更
に、アイランド部分１４ｂは、図中で上下にアイランド
吊りピン１７，１８が配設されており、アイランドを保
持している。
【００１３】更に、アイランド部分１４ｂには、アイラ
ンド電源供給用リード１６が接続されており、これと近
接して配されたその一部とチップ上のパッドＰ１とが接
続され、分岐部１６’がアイランド１４ｂに接続されて
いる。そして電位Ｖ２が供給される。また、アイランド
部分１４ｂには、ひげＴ１が形成されている。
ンド電源供給用リード１６が接続されており、これと近
接して配されたその一部とチップ上のパッドＰ１とが接
続され、分岐部１６’がアイランド１４ｂに接続されて
いる。そして電位Ｖ２が供給される。また、アイランド
部分１４ｂには、ひげＴ１が形成されている。
【００１４】以上の様に構成された半導体集積回路用リ
ードフレームを使用した半導体装置の製造方法について
説明する。先ず、リードフレーム１３のアイランド部に
相当するステージ部分に半導体素子１９が搭載される。
半導体素子１９は、接合剤によってステージ上に固定さ
れる。
ードフレームを使用した半導体装置の製造方法について
説明する。先ず、リードフレーム１３のアイランド部に
相当するステージ部分に半導体素子１９が搭載される。
半導体素子１９は、接合剤によってステージ上に固定さ
れる。
【００１５】アイランド部分１４ａ、１４ｂ部分には、
夫々に適合した複数の電位Ｖ１，Ｖ２が与えられてお
り、該アイランド部分から半導体素子内にの複数箇所に
電位が供給される。本実施例では、アイランド電源供給
用リード１５から分岐したリード１５ａから半導体素子
１９のパッドＰ２にワイヤーボンディングＷ２によって
電源電圧Ｖ１が供給される。また、アイランド部分１４
ａに形成されたひげＴ２からは、パッドＰ２と対辺に配
設されたパッドＰ４に電位電圧Ｖ１が供給される。この
様に、本発明では、分割されたアイランド部分に電位を
与えたので、所望電位をあたえられたアイランド部分に
面していれば領域の許す限り、多数の電源パッドを設け
る事ができ、半導体素子内に電位を供給することができ
る。これにより、半導体素子内の電源線が強化でき動作
特性の向上が図れる。
夫々に適合した複数の電位Ｖ１，Ｖ２が与えられてお
り、該アイランド部分から半導体素子内にの複数箇所に
電位が供給される。本実施例では、アイランド電源供給
用リード１５から分岐したリード１５ａから半導体素子
１９のパッドＰ２にワイヤーボンディングＷ２によって
電源電圧Ｖ１が供給される。また、アイランド部分１４
ａに形成されたひげＴ２からは、パッドＰ２と対辺に配
設されたパッドＰ４に電位電圧Ｖ１が供給される。この
様に、本発明では、分割されたアイランド部分に電位を
与えたので、所望電位をあたえられたアイランド部分に
面していれば領域の許す限り、多数の電源パッドを設け
る事ができ、半導体素子内に電位を供給することができ
る。これにより、半導体素子内の電源線が強化でき動作
特性の向上が図れる。
【００１６】アイランド部分１４ｂには、アイランド電
源供給用リード１６から電位Ｖ２が供給されており、こ
の電源を必要とする半導体素子１９上のパッドＰ１へワ
イヤーボンディングによって電位が与えられる。また半
導体素子１９上のパッドＰ３へもアイランド部分１４ｂ
に延設されたひげＴ１からも、ワイヤーボンディングＷ
１によって、電位が供給される。また、Ｖ１をＶｃｃ、
Ｖ２をＧＮＤ又はその逆としてもよい。
源供給用リード１６から電位Ｖ２が供給されており、こ
の電源を必要とする半導体素子１９上のパッドＰ１へワ
イヤーボンディングによって電位が与えられる。また半
導体素子１９上のパッドＰ３へもアイランド部分１４ｂ
に延設されたひげＴ１からも、ワイヤーボンディングＷ
１によって、電位が供給される。また、Ｖ１をＶｃｃ、
Ｖ２をＧＮＤ又はその逆としてもよい。
【００１７】アイランド部分１４ａ，１４ｂはそれぞれ
リード１６、リード１５よりＶｃｃ、ＧＮＤ電位がそれ
ぞれ供給されている。このアイランド部分１４ａ、１４
ｂより半導体素子内に複数個所ボンディングすれば、半
導体素子内を縦断または横断していた電源線は不要とな
り、半導体素子サイズの縮小が図れる。また、半導体素
子内部の電源線が除去された分だけ、電源線の負荷を軽
減でき、ＩＣ半導体素子の動作特性の向上をはかれると
いう効果が得られる。
リード１６、リード１５よりＶｃｃ、ＧＮＤ電位がそれ
ぞれ供給されている。このアイランド部分１４ａ、１４
ｂより半導体素子内に複数個所ボンディングすれば、半
導体素子内を縦断または横断していた電源線は不要とな
り、半導体素子サイズの縮小が図れる。また、半導体素
子内部の電源線が除去された分だけ、電源線の負荷を軽
減でき、ＩＣ半導体素子の動作特性の向上をはかれると
いう効果が得られる。
【００１８】また、図１のごとく本発明のリードフレー
ムをもちいれば、電源供給位置を電源ピンの対辺にも設
けられるので、電源線が縦断または横断する必要がなく
なるため半導体素子サイズは縮小し、電源線の負荷の軽
減もはかれる。
ムをもちいれば、電源供給位置を電源ピンの対辺にも設
けられるので、電源線が縦断または横断する必要がなく
なるため半導体素子サイズは縮小し、電源線の負荷の軽
減もはかれる。
【００１９】図２は、本発明の半導体集積回路用リード
フレームの第二の実施例を示す平面図である。図２は、
Ｖｃｃピン２０が１ピン、ＧＮＤがＧＮＤ２１、ＧＮＤ
２２の２ピンの電源線を有する半導体素子の本発明のリ
ードフレームをもちいたレイアウトの例である。本実施
例では、アイランド２３が平行な短冊状のアイランド部
分２４，２５，２６に３分割されている。
フレームの第二の実施例を示す平面図である。図２は、
Ｖｃｃピン２０が１ピン、ＧＮＤがＧＮＤ２１、ＧＮＤ
２２の２ピンの電源線を有する半導体素子の本発明のリ
ードフレームをもちいたレイアウトの例である。本実施
例では、アイランド２３が平行な短冊状のアイランド部
分２４，２５，２６に３分割されている。
【００２０】そして、アイランド部分２４には、ＧＮＤ
１からのリード２７が接続されている。また、アイラン
ド部分２４には、リード２７と同電位を呈するひげ２４
ａが延設されている。また、アイランド部分２５には、
Ｖｃｃからのリード２８が接続されている。更に、アイ
ランド部分２５の対辺には、ひげ２９が延設されてい
る。アイランド部分２６には、ＧＮＤ２からのリード３
０が接続されると共に、図中の下端側にアイランド部分
２６からのひげ３１が延設されている。
１からのリード２７が接続されている。また、アイラン
ド部分２４には、リード２７と同電位を呈するひげ２４
ａが延設されている。また、アイランド部分２５には、
Ｖｃｃからのリード２８が接続されている。更に、アイ
ランド部分２５の対辺には、ひげ２９が延設されてい
る。アイランド部分２６には、ＧＮＤ２からのリード３
０が接続されると共に、図中の下端側にアイランド部分
２６からのひげ３１が延設されている。
【００２１】以上の様に構成された半導体集積回路用リ
ードフレームのステージ部分に半導体素子を搭載し、接
合剤によってステージ上に固定する。本実施例では、半
導体素子中の回路群１のＧＮＤ用パッド２１とアイラン
ド部分２４に延設したひげ２４ａとをワイヤーボンディ
ングによって接続する。また、アイランド部分２５のひ
げ２９と回路群１中のＶｃｃ用パッド３２をワイヤーボ
ンディングによって接続する。更に、回路群３中のＶｃ
ｃピン２０とＶｃｃ用リード２８とをワイヤーボンディ
ングによって接続する。また、回路群３中のＧＮＤ用パ
ッド２２とアイランド部分２６からのひげ３１とをワイ
ヤーボンディングによって接続する。
ードフレームのステージ部分に半導体素子を搭載し、接
合剤によってステージ上に固定する。本実施例では、半
導体素子中の回路群１のＧＮＤ用パッド２１とアイラン
ド部分２４に延設したひげ２４ａとをワイヤーボンディ
ングによって接続する。また、アイランド部分２５のひ
げ２９と回路群１中のＶｃｃ用パッド３２をワイヤーボ
ンディングによって接続する。更に、回路群３中のＶｃ
ｃピン２０とＶｃｃ用リード２８とをワイヤーボンディ
ングによって接続する。また、回路群３中のＧＮＤ用パ
ッド２２とアイランド部分２６からのひげ３１とをワイ
ヤーボンディングによって接続する。
【００２２】本実施例は、半導体素子のパッドを図中の
上下の２辺に配置されており、アイランド部分を２４，
２５，２６の３分割にしたものである。したがって、本
発明のリードフレームが最も効果を発揮すると考えられ
るものである。例えば、回路群１は入力系の回路であ
り、回路群２，３は出力系の回路（ｅｘ．出力ドライバ
ー）とする。ＧＮＤ１のリード２７、ＧＮＤ２からのリ
ード３１はそれぞれ入力系を表し、出力系のＧＮＤと分
離されており、Ｖｃｃもリード分割により出力用と入力
用と分離されているため、出力のノイズが入力側に回り
込みにくくなっている。特に、アイランドの分のインダ
クタンスも含まれるため、通常のリード分割よりも分割
効果は大きい。しかも、上下に縦断する電源線がないた
め、その分半導体素子サイズが縮小できる。また、半導
体素子内の電源線の配線長も短くなるため、電源線の負
荷を軽減でき、動作特性が向上する。
上下の２辺に配置されており、アイランド部分を２４，
２５，２６の３分割にしたものである。したがって、本
発明のリードフレームが最も効果を発揮すると考えられ
るものである。例えば、回路群１は入力系の回路であ
り、回路群２，３は出力系の回路（ｅｘ．出力ドライバ
ー）とする。ＧＮＤ１のリード２７、ＧＮＤ２からのリ
ード３１はそれぞれ入力系を表し、出力系のＧＮＤと分
離されており、Ｖｃｃもリード分割により出力用と入力
用と分離されているため、出力のノイズが入力側に回り
込みにくくなっている。特に、アイランドの分のインダ
クタンスも含まれるため、通常のリード分割よりも分割
効果は大きい。しかも、上下に縦断する電源線がないた
め、その分半導体素子サイズが縮小できる。また、半導
体素子内の電源線の配線長も短くなるため、電源線の負
荷を軽減でき、動作特性が向上する。
【００２３】図３は、本発明の半導体集積回路用リード
フレームの第三の実施例を示す平面図である。本実施例
において、アイランドは櫛の歯状に形成されたアイラン
ド部分３３，３４に２分割されている。アイランド部分
３３は、三本の平行配置された歯状部３３ａ、３３ｂ、
３３ｃに分割されている。また、アイランド部分３３に
は、吊りピン３５が接続されている。更に、歯状部３３
ａには、アイランド電位１用リード３６が接続されてお
り、電位Ｖ１が供給されている。
フレームの第三の実施例を示す平面図である。本実施例
において、アイランドは櫛の歯状に形成されたアイラン
ド部分３３，３４に２分割されている。アイランド部分
３３は、三本の平行配置された歯状部３３ａ、３３ｂ、
３３ｃに分割されている。また、アイランド部分３３に
は、吊りピン３５が接続されている。更に、歯状部３３
ａには、アイランド電位１用リード３６が接続されてお
り、電位Ｖ１が供給されている。
【００２４】アイランド部分３４には、アイランド吊り
ピン３７が接続されると共に、アイランド電位２用リー
ド３８が接続されている。また、アイランド部分３４
は、三本の平行配置された歯状部３４ａ、３４ｂ、３４
ｃに分割されている。ここで、アイランド電位１用リー
ド３６，アイランド電位２用リード３８から第１の電位
１、第２の電位２（例えば電位１はＶｃｃ，電位２はＧ
ＮＤ）が供給されている。また、アイランドの周囲に
は、通常のリード２９，３９が複数配置されている。
ピン３７が接続されると共に、アイランド電位２用リー
ド３８が接続されている。また、アイランド部分３４
は、三本の平行配置された歯状部３４ａ、３４ｂ、３４
ｃに分割されている。ここで、アイランド電位１用リー
ド３６，アイランド電位２用リード３８から第１の電位
１、第２の電位２（例えば電位１はＶｃｃ，電位２はＧ
ＮＤ）が供給されている。また、アイランドの周囲に
は、通常のリード２９，３９が複数配置されている。
【００２５】以上のように構成された半導体集積回路用
リードフレームは、図３に示すごとくアイランド部分３
３，３４が櫛の歯状に配置されているので、必ず半導体
素子サイズが半導体素子１あるいは、半導体素子２の範
囲の大きさであれば半導体素子領域を２つのアイランド
部分が縦断または横断する事となる。従って、半導体素
子側部は必ず電位１、２の両方のアイランド部分に面し
ており、対向辺同士であっても、同一電位の供給パッド
を設けられる。
リードフレームは、図３に示すごとくアイランド部分３
３，３４が櫛の歯状に配置されているので、必ず半導体
素子サイズが半導体素子１あるいは、半導体素子２の範
囲の大きさであれば半導体素子領域を２つのアイランド
部分が縦断または横断する事となる。従って、半導体素
子側部は必ず電位１、２の両方のアイランド部分に面し
ており、対向辺同士であっても、同一電位の供給パッド
を設けられる。
【００２６】また、本発明の半導体集積回路用リードフ
レームを特定の半導体素子サイズの半導体素子に適応し
たが、本発明の半導体集積回路用リードフレームを応用
すれば、パッケージおよび組み立て技術の許す範囲内
で、１つのリードフレームで複数の半導体素子サイズの
半導体素子に適応できるリードフレームを実現できる。
レームを特定の半導体素子サイズの半導体素子に適応し
たが、本発明の半導体集積回路用リードフレームを応用
すれば、パッケージおよび組み立て技術の許す範囲内
で、１つのリードフレームで複数の半導体素子サイズの
半導体素子に適応できるリードフレームを実現できる。
【００２７】このように、本発明のリードフレームによ
れば製作の量産効率向上によりリードフレームのコスト
減少を見込め、製品原価を削減でき、新規製品の開発Ｔ
ＡＴの短縮を実現できる。尚、櫛の歯状のアイランド部
分の幅やピッチに関しては、ファミリー品の展開計画や
プロセスのシュリンク率を考慮して容易に決定できる。
れば製作の量産効率向上によりリードフレームのコスト
減少を見込め、製品原価を削減でき、新規製品の開発Ｔ
ＡＴの短縮を実現できる。尚、櫛の歯状のアイランド部
分の幅やピッチに関しては、ファミリー品の展開計画や
プロセスのシュリンク率を考慮して容易に決定できる。
【００２８】尚、本発明は以上の実施例に限ることなく
本発明の技術思想に基づいて種々の設計変更が可能であ
る。
本発明の技術思想に基づいて種々の設計変更が可能であ
る。
【００２９】
【発明の効果】第１の効果は、半導体集積回路用リード
フレームのアイランド部分を分割し、分割した複数のア
イランド部分に互いに異なる複数の電位を各別に印加
し、それぞれのアイランド部分から半導体集積回路の複
数箇所に電位を供給するので、従来ピンコネクションに
依存していた半導体素子内部の電源供給用パッド位置の
制限を緩和できる。この為、従来、回路ブロックに電源
を供給するために半導体素子内を縦断または横断あるい
は一周していた電源線の分断が可能となる。これによ
り、半導体素子内の電源線の配線領域を削減でき、半導
体素子のサイズ縮小が図れるレイアウトとする事が出来
る。第２の効果は、電源線の負荷を軽減でき半導体素子
の動作特性の向上をはかれるという効果がある。また、
電源線の負荷を軽減する事ができる。その理由は、電源
線の配線長が短くなるからである。
フレームのアイランド部分を分割し、分割した複数のア
イランド部分に互いに異なる複数の電位を各別に印加
し、それぞれのアイランド部分から半導体集積回路の複
数箇所に電位を供給するので、従来ピンコネクションに
依存していた半導体素子内部の電源供給用パッド位置の
制限を緩和できる。この為、従来、回路ブロックに電源
を供給するために半導体素子内を縦断または横断あるい
は一周していた電源線の分断が可能となる。これによ
り、半導体素子内の電源線の配線領域を削減でき、半導
体素子のサイズ縮小が図れるレイアウトとする事が出来
る。第２の効果は、電源線の負荷を軽減でき半導体素子
の動作特性の向上をはかれるという効果がある。また、
電源線の負荷を軽減する事ができる。その理由は、電源
線の配線長が短くなるからである。
【図１】図１は、本発明の半導体集積回路用リードフレ
ームの上に半導体集積回路を載せた、本発明の第一の実
施例を示し、パッドとリード部との接続状態を示す平面
図である。
ームの上に半導体集積回路を載せた、本発明の第一の実
施例を示し、パッドとリード部との接続状態を示す平面
図である。
【図２】図２は、本発明の半導体集積回路用リードフレ
ームの第二の実施例を示す平面図である。
ームの第二の実施例を示す平面図である。
【図３】図３は、本発明の半導体集積回路用リードフレ
ームの第三の実施例を示す平面図である。
ームの第三の実施例を示す平面図である。
【図４】図４は、従来の半導体集積回路用リードフレー
ムの一例を示す説明図である。
ムの一例を示す説明図である。
【図５】図５は、従来の半導体集積回路用リードフレー
ムにおける、レイアウト例を示す説明図である。
ムにおける、レイアウト例を示す説明図である。
１ アイランド ２ アイランド電源供給用リード ３ 半導体集積回路 ４ Ｖｃｃピン ５ 回路素子 ６ 電源線 ７ ＧＮＤ1 ８ ＧＮＤ2 ９ アース線 １０ アース線 １１ アイランド吊りピン １２ アイランド吊りピン １３ リードフレーム １４ａ アイランド部分 １４ｂ アイランド部分 １５ アイランド電源供給用リード １５ａ リード １６ アイランド電源供給用リード １７ アイランド吊りピン １８ アイランド吊りピン １９ 半導体素子 ２０ Ｖｃｃピン ２１ ＧＮＤ ２２ ＧＮＤ ２３ アイランド ２４ アイランド部分 ２５ アイランド部分 ２６ アイランド部分 ２７ リード ２８ リード ２９ ひげ ３０ リード ３１ ひげ ３２ Ｖｃｃ用パッド ３３ アイランド部分 ３４ アイランド部分 ３５ 吊りピン ３６ アイランド電位１用リード線 ３７ アイランド吊りピン ３８ アイランド電位２用リード線 ３９ リード
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−216309（ＪＰ，Ａ) 特開 平２−114544（ＪＰ，Ａ) 特開 平１−282853（ＪＰ，Ａ) 特開 平７−312404（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50
Claims (5)
- 【請求項１】 半導体集積回路用リードフレームにおい
て、リードフレームのアイランドを、２枚の櫛の歯状に
分割し、相互の櫛の歯を接触しないように噛み合わせて
配置すると共に、双方の櫛歯状アイランド部分が当該リ
ードフレーム上に搭載される半導体素子領域を縦断また
は、横断しうるような長さを有し、且つ該櫛歯状アイラ
ンド部の各先端部が半導体素子領域から突出している事
を特徴とする半導体集積回路用リードフレーム。 - 【請求項２】 前記２枚の櫛の歯状に分割されたアイラ
ンド部分には、夫々別のアイランド電位用リード線が接
続され、それぞれに同一もしくは異なる別の電位を与え
る事を特徴とする請求項１記載の半導体集積回路用リー
ドフレーム。 - 【請求項３】 分割されたアイランド部分の少なくとも
一つが第一の電位に、他のアイランド部分が第二の電位
に印加された事を特徴とする請求項１または２記載の半
導体集積回路用リードフレーム。 - 【請求項４】 少なくとも２つのアイランド間を最短距
離で接続する配線群が設けられている事を特徴とする請
求項１記載の半導体集積回路用リードフレーム。 - 【請求項５】 前記アイランド部分は、所定の空隙を有
して電気的に絶縁されている事を特徴とする請求項１か
ら４のいずれかに記載の半導体集積回路用リードフレー
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10303945A JP3062158B2 (ja) | 1998-10-26 | 1998-10-26 | 半導体集積回路用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10303945A JP3062158B2 (ja) | 1998-10-26 | 1998-10-26 | 半導体集積回路用リードフレーム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000133760A JP2000133760A (ja) | 2000-05-12 |
| JP3062158B2 true JP3062158B2 (ja) | 2000-07-10 |
Family
ID=17927189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10303945A Expired - Fee Related JP3062158B2 (ja) | 1998-10-26 | 1998-10-26 | 半導体集積回路用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062158B2 (ja) |
-
1998
- 1998-10-26 JP JP10303945A patent/JP3062158B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000133760A (ja) | 2000-05-12 |
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Legal Events
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