JP3057780B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3057780B2 JP3057780B2 JP3039693A JP3969391A JP3057780B2 JP 3057780 B2 JP3057780 B2 JP 3057780B2 JP 3039693 A JP3039693 A JP 3039693A JP 3969391 A JP3969391 A JP 3969391A JP 3057780 B2 JP3057780 B2 JP 3057780B2
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- Japan
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- signal
- node
- input
- circuit
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にラッチ信号発生回路を備える半導体集積回路に関す
る。
特にラッチ信号発生回路を備える半導体集積回路に関す
る。
【０００２】
【従来の技術】従来のラッチ信号発生回路は、図３に示
されように、ＰＭＯＳトランジスタ７および８と、ＮＭ
ＯＳトランジスタ９〜１１と、インバータ１２と、ラッ
チ回路１３と、遅延回路１４とを備えて構成される。
されように、ＰＭＯＳトランジスタ７および８と、ＮＭ
ＯＳトランジスタ９〜１１と、インバータ１２と、ラッ
チ回路１３と、遅延回路１４とを備えて構成される。
【０００３】図３において、端子５６より入力されるセ
ンスアンプ選択信号１０８の入力に対応して、ＰＭＯＳ
トランジスタ７および８と、ＮＭＯＳトランジスタ９お
よび１０とにより形成されるセンスアンプが活性化さ
れ、端子５４および５５より入力される入力信号１０６
および１０７の差電圧が増幅されて、インバータ１２を
経由し、信号１０９としてラッチ回路１３に入力され
る。また、端子５６より入力されるセンスアンプ選択信
号１０８は、遅延回路１４において遅延され、インバー
タ１２より出力される信号１０９が確定するまでの時間
を待ってから出力されて、ラッチ信号１１０としてラッ
チ回路１３に入力される。このラッチ信号１１０を介し
て、信号１０９はラッチ回路１３においてラッチされ
る。
ンスアンプ選択信号１０８の入力に対応して、ＰＭＯＳ
トランジスタ７および８と、ＮＭＯＳトランジスタ９お
よび１０とにより形成されるセンスアンプが活性化さ
れ、端子５４および５５より入力される入力信号１０６
および１０７の差電圧が増幅されて、インバータ１２を
経由し、信号１０９としてラッチ回路１３に入力され
る。また、端子５６より入力されるセンスアンプ選択信
号１０８は、遅延回路１４において遅延され、インバー
タ１２より出力される信号１０９が確定するまでの時間
を待ってから出力されて、ラッチ信号１１０としてラッ
チ回路１３に入力される。このラッチ信号１１０を介し
て、信号１０９はラッチ回路１３においてラッチされ
る。
【０００４】
【発明が解決しようとする課題】上述した従来のラッチ
信号発生回路においては、遅延回路の遅延時間、ならび
にセンスアンプの活性化から信号１０９が確定されるま
での時間が、製造時のバラツキに起因して必ずしも一定
ではなく変化するために、正確にインバータ出力の信号
をラッチすることができない場合が生じるという欠点が
ある。
信号発生回路においては、遅延回路の遅延時間、ならび
にセンスアンプの活性化から信号１０９が確定されるま
での時間が、製造時のバラツキに起因して必ずしも一定
ではなく変化するために、正確にインバータ出力の信号
をラッチすることができない場合が生じるという欠点が
ある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、一対のトランジスタにより形成される差動増幅器を
含むと共に入力される一対の入力信号の差電圧を増幅し
て出力するセンスアンプと、前記センスアンプに接続さ
れラッチ信号に応答して前記増幅された信号をラッチす
るラッチ回路とを備える半導体集積回路において、前記
差動増幅器の共通接続点の電位が所定値となる時点で前
記ラッチ信号を出力するレベル検知回路を備えることを
特徴とする。
は、一対のトランジスタにより形成される差動増幅器を
含むと共に入力される一対の入力信号の差電圧を増幅し
て出力するセンスアンプと、前記センスアンプに接続さ
れラッチ信号に応答して前記増幅された信号をラッチす
るラッチ回路とを備える半導体集積回路において、前記
差動増幅器の共通接続点の電位が所定値となる時点で前
記ラッチ信号を出力するレベル検知回路を備えることを
特徴とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＰＭＯＳ
トランジスタ１および２と、ＮＭＯＳトランジスタ３〜
５と、インバータ６と、ラッチ回路７と、レベル検知回
路８とを備えて構成される。
である。図１に示されるように、本実施例は、ＰＭＯＳ
トランジスタ１および２と、ＮＭＯＳトランジスタ３〜
５と、インバータ６と、ラッチ回路７と、レベル検知回
路８とを備えて構成される。
【０００８】また、図２（ａ），（ｂ），（ｃ），
（ｄ）および（ｅ）は、本実施例における各信号および
電位レベル等を示すタイミングチャートで、それぞれ、
入力信号１０１および１０２、センスアンプ選択信号１
０３、節点ＡおよびＢにおける電位、信号１０４および
ラッチ信号１０５を示している。
（ｄ）および（ｅ）は、本実施例における各信号および
電位レベル等を示すタイミングチャートで、それぞれ、
入力信号１０１および１０２、センスアンプ選択信号１
０３、節点ＡおよびＢにおける電位、信号１０４および
ラッチ信号１０５を示している。
【０００９】図１において、端子５１および５２より入
力される入力信号１０１および１０２のレベルを、説明
の便宜上、それぞれロウレベルおよびハイレベルである
ものとする。端子５３よりセンスアンプ選択信号１０３
が入力され、ＰＭＯＳトランジスタ１および２と、ＮＭ
ＯＳトランジスタ３および４とにより形成されるセンス
アンプが活性化され、端子５１および５２より入力され
る入力信号１０１および１０２の差電圧が増幅されて、
インバータ６を経由し、信号１０４としてラッチ回路７
に入力される。この場合、センスアンプの出力点に対応
する節点Ａの電圧レベルが十分に低い電位となると、こ
れに伴ない節点Ｂの電位も節点Ａの電位低下に追従して
低下する。この節点Ｂの電位が所定の電位に低下する
と、レベル検知回路８からはラッチ信号１０５が発生さ
れてラッチ回路７に送られる。レベル検知回路８からラ
ッチ信号１０５が発生されるために必要な節点Ｂの前記
所定の電位は、節点Ｂの当該電位に対応する節点Ａにお
ける電位が、インバータ６の動作入力電位よりも低い電
位となるように設定される。これにより、レベル検知回
路８からラッチ信号１０５が出力され、ラッチ信号１０
５がラッチ回路７に入力された後のタイミングにおい
て、インバータ６から信号１０４が出力されてラッチ回
路７に入力される。従って、常に、信号１０４は、ラッ
チ回路７において正確にラッチされる。
力される入力信号１０１および１０２のレベルを、説明
の便宜上、それぞれロウレベルおよびハイレベルである
ものとする。端子５３よりセンスアンプ選択信号１０３
が入力され、ＰＭＯＳトランジスタ１および２と、ＮＭ
ＯＳトランジスタ３および４とにより形成されるセンス
アンプが活性化され、端子５１および５２より入力され
る入力信号１０１および１０２の差電圧が増幅されて、
インバータ６を経由し、信号１０４としてラッチ回路７
に入力される。この場合、センスアンプの出力点に対応
する節点Ａの電圧レベルが十分に低い電位となると、こ
れに伴ない節点Ｂの電位も節点Ａの電位低下に追従して
低下する。この節点Ｂの電位が所定の電位に低下する
と、レベル検知回路８からはラッチ信号１０５が発生さ
れてラッチ回路７に送られる。レベル検知回路８からラ
ッチ信号１０５が発生されるために必要な節点Ｂの前記
所定の電位は、節点Ｂの当該電位に対応する節点Ａにお
ける電位が、インバータ６の動作入力電位よりも低い電
位となるように設定される。これにより、レベル検知回
路８からラッチ信号１０５が出力され、ラッチ信号１０
５がラッチ回路７に入力された後のタイミングにおい
て、インバータ６から信号１０４が出力されてラッチ回
路７に入力される。従って、常に、信号１０４は、ラッ
チ回路７において正確にラッチされる。
【００１０】
【発明の効果】以上説明したように、本発明は、センス
アンプを構成するＮＭＯＳトランジスタにおけるソース
の共通接続点の電位を入力とし、所定のラッチ信号を出
力するレベル検知回路を備え、前記レベル検知回路が作
動してラッチ信号を出力するタイミングを、前記レベル
検知回路に対する入力電位レベルを規定し調整すること
により、製造上のバラツキによるラッチ回路における誤
動作を排除することができるという効果がある。
アンプを構成するＮＭＯＳトランジスタにおけるソース
の共通接続点の電位を入力とし、所定のラッチ信号を出
力するレベル検知回路を備え、前記レベル検知回路が作
動してラッチ信号を出力するタイミングを、前記レベル
検知回路に対する入力電位レベルを規定し調整すること
により、製造上のバラツキによるラッチ回路における誤
動作を排除することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における各信号のタイミング図であ
る。
る。
【図３】従来例を示すブロック図である。
１，２，７，８ ＰＭＯＳトランジスタ ３〜５，９〜１１ ＮＭＯＳトランジスタ ６，１２ インバータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−236896（ＪＰ，Ａ) 特開 平２−201797（ＪＰ，Ａ)
Claims (2)
- 【請求項１】一対のトランジスタにより形成される差動
増幅器を含むと共に入力される一対の入力信号の差電圧
を増幅して出力するセンスアンプと、前記センスアンプ
に接続されラッチ信号に応答して前記増幅された信号を
ラッチするラッチ回路とを備える半導体集積回路におい
て、前記差動増幅器の共通接続点の電位が所定値となる
時点で前記ラッチ信号を出力するレベル検知回路を備え
ることを特徴とする半導体集積回路。 - 【請求項２】第１の電源ラインと、第２の電源ライン
と、前記第１の電源ラインと第１の節点との間に接続さ
れた第１の負荷素子と、前記第１の電源ラインと第２の
節点との間に接続された第２の負荷素子と、前記第１の
節点と共通節点との間に接続され制御端に第１の入力信
号が入力される第１のトランジスタと、前記第２の節点
と前記共通節点との間に接続され制御端に第２の入力信
号が入力される第２のトランジスタと、前記共通節点と
前記第２の電源ラインとの間に接続され制御端に制御信
号が入力される第３のトランジスタと、前記第１の節点
のデータをラッチ信号に応答してラッチするラッチ回路
と、前記共通節点に接続され前記共通節点の電位が所定
の電位になったことを検出して前記ラッチ信号を出力す
るレベル検知回路とを備えることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039693A JP3057780B2 (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039693A JP3057780B2 (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04278294A JPH04278294A (ja) | 1992-10-02 |
| JP3057780B2 true JP3057780B2 (ja) | 2000-07-04 |
Family
ID=12560122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039693A Expired - Lifetime JP3057780B2 (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057780B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
| JPH02236896A (ja) * | 1989-03-10 | 1990-09-19 | Matsushita Electric Ind Co Ltd | メモリ回路 |
-
1991
- 1991-03-06 JP JP3039693A patent/JP3057780B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04278294A (ja) | 1992-10-02 |
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