JP2946960B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2946960B2 JP2946960B2 JP4259184A JP25918492A JP2946960B2 JP 2946960 B2 JP2946960 B2 JP 2946960B2 JP 4259184 A JP4259184 A JP 4259184A JP 25918492 A JP25918492 A JP 25918492A JP 2946960 B2 JP2946960 B2 JP 2946960B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- bus
- data
- data bus
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にデータバスを有するダイナミック型半導体記憶装置
のデータバスリセット回路に関する。
特にデータバスを有するダイナミック型半導体記憶装置
のデータバスリセット回路に関する。
【０００２】
【従来の技術】従来の半導体記憶装置のデータバスリセ
ット回路の一例を、図３に示す。
ット回路の一例を、図３に示す。
【０００３】図３において、データアンプ３１は、メモ
リセルからの情報を微小な差電位にして伝えるＩ／Ｏ，
Ｉ／Ｏ（反転値）信号を増幅し、ＤＯ，ＤＯ（反転値）
信号にして送るアンプである。ＤＯ，ＤＯ（反転値）信
号を搬送する配線をデータバス３６と言う。データ出力
回路３２は、その回路の活性化信号ＯＥ（Ｏｕｔｐｕｔ
Ｅｎａｂｌｅ）がＬｏｗ（低）からＨｉｇｈ（高）に
なると、ＤＯがＬｏｗ，ＤＯ（反転値）がＨｉｇｈの時
出力ＤｏｕｔにＬｏｗを外部出力し、ＤＯがＨｉｇｈ，
ＤＯ（反転値）がＬｏｗの時出力ＤｏｕｔにＨｉｇｈを
外部出力する。つまり出力Ｄｏｕｔの外部出力は、Ｄ
Ｏ，ＤＯ（反転値）の状態により決定する。
リセルからの情報を微小な差電位にして伝えるＩ／Ｏ，
Ｉ／Ｏ（反転値）信号を増幅し、ＤＯ，ＤＯ（反転値）
信号にして送るアンプである。ＤＯ，ＤＯ（反転値）信
号を搬送する配線をデータバス３６と言う。データ出力
回路３２は、その回路の活性化信号ＯＥ（Ｏｕｔｐｕｔ
Ｅｎａｂｌｅ）がＬｏｗ（低）からＨｉｇｈ（高）に
なると、ＤＯがＬｏｗ，ＤＯ（反転値）がＨｉｇｈの時
出力ＤｏｕｔにＬｏｗを外部出力し、ＤＯがＨｉｇｈ，
ＤＯ（反転値）がＬｏｗの時出力ＤｏｕｔにＨｉｇｈを
外部出力する。つまり出力Ｄｏｕｔの外部出力は、Ｄ
Ｏ，ＤＯ（反転値）の状態により決定する。
【０００４】Ｎチャネル型ＭＯＳトランジスタ３４は、
そのトランジスタのゲートには外部入力信号であるＲＡ
Ｓ（反転値）に同期した信号φが入力されている。回路
３３は、ＲＡＳ（反転値）に同期した信号φを発生させ
るＲＡＳ系コントロール回路である。トランジスタ３４
のドレインはデータバス３６に、ソースはＧＮＤに接続
されている。ＤＯは、インバータ３５を介してＤＯ（反
転値）となる。
そのトランジスタのゲートには外部入力信号であるＲＡ
Ｓ（反転値）に同期した信号φが入力されている。回路
３３は、ＲＡＳ（反転値）に同期した信号φを発生させ
るＲＡＳ系コントロール回路である。トランジスタ３４
のドレインはデータバス３６に、ソースはＧＮＤに接続
されている。ＤＯは、インバータ３５を介してＤＯ（反
転値）となる。
【０００５】次に、図３の動作を説明する。図４は図３
の動作の概略を示したタイミング図である。図３におい
て、メモリセルからのデータがＩ／Ｏ，Ｉ／Ｏ（反転
値）により搬送されて、データアンプ３１により増幅さ
れ、ＤＯ，ＤＯ（反転値）がＨｉｇｈ又はＬｏｗに電圧
が変動する。そして、そのデータが出力Ｄｏｕｔにデー
タ出力回路３２から外部出力される。
の動作の概略を示したタイミング図である。図３におい
て、メモリセルからのデータがＩ／Ｏ，Ｉ／Ｏ（反転
値）により搬送されて、データアンプ３１により増幅さ
れ、ＤＯ，ＤＯ（反転値）がＨｉｇｈ又はＬｏｗに電圧
が変動する。そして、そのデータが出力Ｄｏｕｔにデー
タ出力回路３２から外部出力される。
【０００６】今、ＲＡＳ（反転値）がＨｉｇｈになりリ
セットしたとすると、データバス３６はデータアンプ３
１と切り離され、データバス３６の電位が不確定となっ
てしまう。そこで、Ｎチャネル型ＭＯＳトランジスタ３
４によりＲＡＳ（反転値）の外部入力に同期している信
号φにより、データバス３６の電位をＧＮＤに引き落
し、信号φがＨｉｇｈの期間中はＧＮＤに固定されてい
る。
セットしたとすると、データバス３６はデータアンプ３
１と切り離され、データバス３６の電位が不確定となっ
てしまう。そこで、Ｎチャネル型ＭＯＳトランジスタ３
４によりＲＡＳ（反転値）の外部入力に同期している信
号φにより、データバス３６の電位をＧＮＤに引き落
し、信号φがＨｉｇｈの期間中はＧＮＤに固定されてい
る。
【０００７】
【発明が解決しようとする課題】前述した従来の半導体
記憶装置では、ＲＡＳ（反転値）のリセット直前のデー
タバス３６の電位に関係なくＲＡＳ（反転値）のリセッ
トでデータバス３６の電位がＧＮＤまで引き落される。
記憶装置では、ＲＡＳ（反転値）のリセット直前のデー
タバス３６の電位に関係なくＲＡＳ（反転値）のリセッ
トでデータバス３６の電位がＧＮＤまで引き落される。
【０００８】ＲＡＳ（反転値）のリセット直前のデータ
バス３６の電位がＶＣＣ付近にあった場合、ＲＡＳ（反
転値）のリセットでデータバス３６の電位がＶＣＣから
ＧＮＤまで引き落される事から、データバス３６のリセ
ットの時間がかかる。
バス３６の電位がＶＣＣ付近にあった場合、ＲＡＳ（反
転値）のリセットでデータバス３６の電位がＶＣＣから
ＧＮＤまで引き落される事から、データバス３６のリセ
ットの時間がかかる。
【０００９】また、データバス３６の電位がＶＣＣから
ＧＮＤまで変動する為、データバス３６の充放電電流が
大きくなってしまう。さらにデータバス３６の電位が中
間電位の期間中データバス３６の信号を入力とする回路
で貫通電流を流す。以上の様な欠点がある。
ＧＮＤまで変動する為、データバス３６の充放電電流が
大きくなってしまう。さらにデータバス３６の電位が中
間電位の期間中データバス３６の信号を入力とする回路
で貫通電流を流す。以上の様な欠点がある。
【００１０】本発明の目的は、前記欠点を解決し、デー
タバスの充放電電流を削減し、貫通電流も小さくし、リ
セット時間を短縮した半導体記憶装置を提供することに
ある。
タバスの充放電電流を削減し、貫通電流も小さくし、リ
セット時間を短縮した半導体記憶装置を提供することに
ある。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、Ｉ／Ｏのセル情報を増幅するデータアンプと、前記
アンプの出力信号を搬送する内部データバスと、前記バ
スの情報を入力とするデータ出力回路とを備えた半導体
記憶装置において、前記内部データバスが１本のバスか
らなり、この１本のバスに入力端が接続されるととも
に、外部入力の所定の同期信号から制御信号生成手段に
より生成した制御信号により活性化制御されかつ第１の
電位またはこの第１の電位よりも高電位にある第２の電
位に前記バス上のデータを所定期間維持するラッチ手段
をさらに備え、このラッチ手段は、前記所定の同期信号
でリセットする直前の前記バスの電位が前記第１または
前記第２の電位のいずれの近傍にあるかを判断して近い
方の電位に前記バスの電位をリセットすることを特徴と
する。
は、Ｉ／Ｏのセル情報を増幅するデータアンプと、前記
アンプの出力信号を搬送する内部データバスと、前記バ
スの情報を入力とするデータ出力回路とを備えた半導体
記憶装置において、前記内部データバスが１本のバスか
らなり、この１本のバスに入力端が接続されるととも
に、外部入力の所定の同期信号から制御信号生成手段に
より生成した制御信号により活性化制御されかつ第１の
電位またはこの第１の電位よりも高電位にある第２の電
位に前記バス上のデータを所定期間維持するラッチ手段
をさらに備え、このラッチ手段は、前記所定の同期信号
でリセットする直前の前記バスの電位が前記第１または
前記第２の電位のいずれの近傍にあるかを判断して近い
方の電位に前記バスの電位をリセットすることを特徴と
する。
【００１２】
【実施例】図１は本発明の第１の実施例の半導体記憶装
置としてのデータバスリセット回路を示す回路図であ
る。図２は図１の各部の動作を示すタイミング図であ
る。
置としてのデータバスリセット回路を示す回路図であ
る。図２は図１の各部の動作を示すタイミング図であ
る。
【００１３】図１において、本実施例は、ＲＡＳ系コン
トロール回路１３と、データアンプ１１と、データ出力
回路１２と、インバータ２１と、ラッチ回路１とを備え
ている。
トロール回路１３と、データアンプ１１と、データ出力
回路１２と、インバータ２１と、ラッチ回路１とを備え
ている。
【００１４】ここで、ラッチ回路１は、ＰチャネルＭＯ
Ｓトランジスタ１５，１６，１７と、ＮチャネルＭＯＳ
トランジスタ１８，１９，２０と、インバータ１４とを
有する。
Ｓトランジスタ１５，１６，１７と、ＮチャネルＭＯＳ
トランジスタ１８，１９，２０と、インバータ１４とを
有する。
【００１５】図１において、データアンプ１１は、メモ
リセルの情報を増幅して出力する回路である。データア
ンプ１１の出力信号であるＤＯは、インバータ２１で反
転して、ＤＯ（反転値）となる。
リセルの情報を増幅して出力する回路である。データア
ンプ１１の出力信号であるＤＯは、インバータ２１で反
転して、ＤＯ（反転値）となる。
【００１６】ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）信号
によって活性化させられ、ＤＯ，ＤＯ（反転値）を入力
とし、出力Ｄｏｕｔ信号を出力とする回路１２が、デー
タ出力回路である。ＲＡＳ系コントロール回路１３は、
ＲＡＳ（反転値）に同期した信号φを発生させる。トラ
ンジスタ１６，１８のゲート、トランジスタ１７，１９
のドレインがデータバス２に接続している。トランジス
タ１５のゲートには、ＲＡＳ系コントロール回路１３の
出力信号φの反転信号φが、インバータ１４により作ら
れ、入力している。トランジスタ１５のソースはＶＣ
Ｃ，ドレインはトランジスタ１６，１７のソースに接続
している。トランジスタ２０のゲートには信号φが、ソ
ースにはＧＮＤが、そしてドレインにはトランジスタ１
８，１９のソースが接続されている。
によって活性化させられ、ＤＯ，ＤＯ（反転値）を入力
とし、出力Ｄｏｕｔ信号を出力とする回路１２が、デー
タ出力回路である。ＲＡＳ系コントロール回路１３は、
ＲＡＳ（反転値）に同期した信号φを発生させる。トラ
ンジスタ１６，１８のゲート、トランジスタ１７，１９
のドレインがデータバス２に接続している。トランジス
タ１５のゲートには、ＲＡＳ系コントロール回路１３の
出力信号φの反転信号φが、インバータ１４により作ら
れ、入力している。トランジスタ１５のソースはＶＣ
Ｃ，ドレインはトランジスタ１６，１７のソースに接続
している。トランジスタ２０のゲートには信号φが、ソ
ースにはＧＮＤが、そしてドレインにはトランジスタ１
８，１９のソースが接続されている。
【００１７】トランジスタ１６，１７，１８，１９等で
ラッチ回路１を形成していて、図２に示すように、ＲＡ
Ｓ（反転値）のリセット直前のデータバス２の電位がＶ
ＣＣ付近であれば、ＲＡＳ（反転値）のリセットでデー
タバス２の電位はＶＣＣまで引き上げられ、ＲＡＳ（反
転値）のリセット直前のデータバス２の電位がＧＮＤ付
近であれば、ＲＡＳ（反転値）のリセットでデータバス
２の電位はＧＮＤまで引き落される。トランジスタ１
５，２０は、ＲＡＳ（反転値）に同期した信号φでＯＮ
−ＯＦＦし、フリップフロップ回路のＯＮ−ＯＦＦを行
なっている。
ラッチ回路１を形成していて、図２に示すように、ＲＡ
Ｓ（反転値）のリセット直前のデータバス２の電位がＶ
ＣＣ付近であれば、ＲＡＳ（反転値）のリセットでデー
タバス２の電位はＶＣＣまで引き上げられ、ＲＡＳ（反
転値）のリセット直前のデータバス２の電位がＧＮＤ付
近であれば、ＲＡＳ（反転値）のリセットでデータバス
２の電位はＧＮＤまで引き落される。トランジスタ１
５，２０は、ＲＡＳ（反転値）に同期した信号φでＯＮ
−ＯＦＦし、フリップフロップ回路のＯＮ−ＯＦＦを行
なっている。
【００１８】図５は、本発明の第２の実施例の回路図で
ある。
ある。
【００１９】図５において、本実施例は、相補出力を得
るデータアンプ５１と、ＲＡＳ系コントロール回路５３
と、インバータ５４と、データ出力回路５２と、Ｐチャ
ネル型ＭＯＳトランジスタ５５，５６，５７と、Ｎチャ
ネル型ＭＯＳトランジスタ５８，５９，６０とを備えて
いる。
るデータアンプ５１と、ＲＡＳ系コントロール回路５３
と、インバータ５４と、データ出力回路５２と、Ｐチャ
ネル型ＭＯＳトランジスタ５５，５６，５７と、Ｎチャ
ネル型ＭＯＳトランジスタ５８，５９，６０とを備えて
いる。
【００２０】図５において、本実施例は、前記第１の実
施例に比べ、データバスがデータアンプ５１からＤＯ，
ＤＯ（反転値）として出ている相補型になっている。さ
らに、ＤＯがトランジスタ５６，５８のドレインと、ト
ランジスタ５７，５９のゲートに接続されている。ま
た、ＤＯ（反転値）がトランジスタ５７，５９のドレイ
ンと、トランジスタ５６，５８のゲートとに接続されて
いる。トランジスタ６０のドレインは、トランジスタ５
８，５９のソースにつながっていて、ソースはＧＮＤに
なっている。ゲートには外部入力信号であるＲＡＳ（反
転値）に同期した信号φが入力されている。
施例に比べ、データバスがデータアンプ５１からＤＯ，
ＤＯ（反転値）として出ている相補型になっている。さ
らに、ＤＯがトランジスタ５６，５８のドレインと、ト
ランジスタ５７，５９のゲートに接続されている。ま
た、ＤＯ（反転値）がトランジスタ５７，５９のドレイ
ンと、トランジスタ５６，５８のゲートとに接続されて
いる。トランジスタ６０のドレインは、トランジスタ５
８，５９のソースにつながっていて、ソースはＧＮＤに
なっている。ゲートには外部入力信号であるＲＡＳ（反
転値）に同期した信号φが入力されている。
【００２１】トランジスタ５５においては、信号φの反
転信号である信号φが、インバータ５４で発生し、ゲー
トに入力している。トランジスタ５５のドレインはトラ
ンジスタ５６，５７のソースにつながり、ソースはＶＣ
Ｃになっている。
転信号である信号φが、インバータ５４で発生し、ゲー
トに入力している。トランジスタ５５のドレインはトラ
ンジスタ５６，５７のソースにつながり、ソースはＶＣ
Ｃになっている。
【００２２】本実施例の動作においては、略第１の実施
例と同じであるので、ここでは省略する。
例と同じであるので、ここでは省略する。
【００２３】
【発明の効果】以上説明したように、本発明は、特にＲ
ＡＳ（反転値）のリセット時、データバスの電位をＲＡ
Ｓ（反転値）に同期した信号で制御するフリップフロッ
プ回路でラッチを行い、データバスの電位をＶＣＣ又は
ＧＮＤに電圧変動の小さな方へ引き固定する事により、
データバスの充放電電流は削減され、データバスの電位
がデータバスの信号ＤＯを入力としている回路での貫通
電流も小さくなり、またデータバスの電圧変動も小さく
なる事から、リセット時間も短かくなるという効果を有
する。
ＡＳ（反転値）のリセット時、データバスの電位をＲＡ
Ｓ（反転値）に同期した信号で制御するフリップフロッ
プ回路でラッチを行い、データバスの電位をＶＣＣ又は
ＧＮＤに電圧変動の小さな方へ引き固定する事により、
データバスの充放電電流は削減され、データバスの電位
がデータバスの信号ＤＯを入力としている回路での貫通
電流も小さくなり、またデータバスの電圧変動も小さく
なる事から、リセット時間も短かくなるという効果を有
する。
【図１】本発明の第１の実施例の半導体記憶装置を示す
回路図である。
回路図である。
【図２】図１のタイミング図である。
【図３】従来の半導体記憶装置のデータバスリセット回
路を示す回路図である。
路を示す回路図である。
【図４】図３の各部の動作を示すタイミング図である。
【図５】本発明の第２の実施例の回路図である。
１ ラッチ回路 １１，３１，５１ データアンプ １２，３５，５２ データ出力回路 １３，３３，５３ ＲＡＳ系コントロール回路 １４，２１，３５，５４ インバータ １５，１６，１７，５５，５６，５７ Ｐチャネル型
ＭＯＳトランジスタ １８，１９，２０，３４，５８，５９，６０ Ｎチャ
ネル型ＭＯＳトランジスタ
ＭＯＳトランジスタ １８，１９，２０，３４，５８，５９，６０ Ｎチャ
ネル型ＭＯＳトランジスタ
Claims (1)
- 【請求項１】 Ｉ／Ｏのセル情報を増幅するデータアン
プと、前記アンプの出力信号を搬送する内部データバス
と、前記バスの情報を入力とするデータ出力回路とを備
えた半導体記憶装置において、前記内部データバスが１
本のバスからなり、この１本のバスに入力端が接続され
るとともに、外部入力の所定の同期信号から制御信号生
成手段により生成した制御信号により活性化制御されか
つ第１の電位またはこの第１の電位よりも高電位にある
第２の電位に前記バス上のデータを所定期間維持するラ
ッチ手段をさらに備え、このラッチ手段は、前記所定の
同期信号でリセットする直前の前記バスの電位が前記第
１または前記第２の電位のいずれの近傍にあるかを判断
して近い方の電位に前記バスの電位をリセットすること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259184A JP2946960B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259184A JP2946960B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06111576A JPH06111576A (ja) | 1994-04-22 |
| JP2946960B2 true JP2946960B2 (ja) | 1999-09-13 |
Family
ID=17330539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259184A Expired - Lifetime JP2946960B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946960B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10208484A (ja) * | 1997-01-29 | 1998-08-07 | Mitsubishi Electric Corp | 半導体記憶装置のデータ読出回路及び半導体記憶装置 |
-
1992
- 1992-09-29 JP JP4259184A patent/JP2946960B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06111576A (ja) | 1994-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6198327B1 (en) | Pulse generator with improved high speed performance for generating a constant pulse width | |
| JP2895765B2 (ja) | データ出力バッファ | |
| US7116596B2 (en) | Method of apparatus for enhanced sensing of low voltage memory | |
| JPH05210989A (ja) | データ出力バッファ | |
| KR100272167B1 (ko) | 동기식 반도체 메모리 장치의 기준 신호 발생 회로 | |
| KR100307637B1 (ko) | 부스팅 커패시터를 구비하는 입력버퍼 회로 | |
| JP2003046385A (ja) | パルス信号を発生させる高速入力レシーバー | |
| JPH1069783A (ja) | 出力バッファ回路 | |
| US20030085748A1 (en) | Clock generator to control a pules width according to input voltage level in semiconductor memory device | |
| JP3287248B2 (ja) | 半導体集積回路 | |
| JPH09180462A (ja) | メモリのデータ読み出し回路 | |
| EP0420189A2 (en) | Sense amplifier circuit | |
| US6486713B2 (en) | Differential input buffer with auxiliary bias pulser circuit | |
| US20040155682A1 (en) | High-speed cross-coupled sense amplifier | |
| US4606012A (en) | Sense amplifier | |
| US20040051559A1 (en) | Input buffer circuit with constant response speed of output inversion | |
| JP2946960B2 (ja) | 半導体記憶装置 | |
| US6346823B1 (en) | Pulse generator for providing pulse signal with constant pulse width | |
| JPH1173775A (ja) | 半導体記憶装置の出力回路 | |
| KR100191145B1 (ko) | 데이타 출력회로 및 반도체 기억 장치 | |
| US5940330A (en) | Synchronous memory device having a plurality of clock input buffers | |
| KR0179859B1 (ko) | 반도체 메모리의 출력 제어 회로 | |
| JP3109986B2 (ja) | 信号遷移検出回路 | |
| JPH0690161A (ja) | 入力回路、及び半導体集積回路 | |
| JP3016757B2 (ja) | アドレス遷移検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990601 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070702 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 14 |