JP2946960B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2946960B2 JP2946960B2 JP4259184A JP25918492A JP2946960B2 JP 2946960 B2 JP2946960 B2 JP 2946960B2 JP 4259184 A JP4259184 A JP 4259184A JP 25918492 A JP25918492 A JP 25918492A JP 2946960 B2 JP2946960 B2 JP 2946960B2
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Description
特にデータバスを有するダイナミック型半導体記憶装置
のデータバスリセット回路に関する。
ット回路の一例を、図3に示す。
リセルからの情報を微小な差電位にして伝えるI/O,
I/O(反転値)信号を増幅し、DO,DO(反転値)
信号にして送るアンプである。DO,DO(反転値)信
号を搬送する配線をデータバス36と言う。データ出力
回路32は、その回路の活性化信号OE(Output
Enable)がLow(低)からHigh(高)に
なると、DOがLow,DO(反転値)がHighの時
出力DoutにLowを外部出力し、DOがHigh,
DO(反転値)がLowの時出力DoutにHighを
外部出力する。つまり出力Doutの外部出力は、D
O,DO(反転値)の状態により決定する。
そのトランジスタのゲートには外部入力信号であるRA
S(反転値)に同期した信号φが入力されている。回路
33は、RAS(反転値)に同期した信号φを発生させ
るRAS系コントロール回路である。トランジスタ34
のドレインはデータバス36に、ソースはGNDに接続
されている。DOは、インバータ35を介してDO(反
転値)となる。
の動作の概略を示したタイミング図である。図3におい
て、メモリセルからのデータがI/O,I/O(反転
値)により搬送されて、データアンプ31により増幅さ
れ、DO,DO(反転値)がHigh又はLowに電圧
が変動する。そして、そのデータが出力Doutにデー
タ出力回路32から外部出力される。
セットしたとすると、データバス36はデータアンプ3
1と切り離され、データバス36の電位が不確定となっ
てしまう。そこで、Nチャネル型MOSトランジスタ3
4によりRAS(反転値)の外部入力に同期している信
号φにより、データバス36の電位をGNDに引き落
し、信号φがHighの期間中はGNDに固定されてい
る。
記憶装置では、RAS(反転値)のリセット直前のデー
タバス36の電位に関係なくRAS(反転値)のリセッ
トでデータバス36の電位がGNDまで引き落される。
バス36の電位がVCC付近にあった場合、RAS(反
転値)のリセットでデータバス36の電位がVCCから
GNDまで引き落される事から、データバス36のリセ
ットの時間がかかる。
GNDまで変動する為、データバス36の充放電電流が
大きくなってしまう。さらにデータバス36の電位が中
間電位の期間中データバス36の信号を入力とする回路
で貫通電流を流す。以上の様な欠点がある。
タバスの充放電電流を削減し、貫通電流も小さくし、リ
セット時間を短縮した半導体記憶装置を提供することに
ある。
は、I/Oのセル情報を増幅するデータアンプと、前記
アンプの出力信号を搬送する内部データバスと、前記バ
スの情報を入力とするデータ出力回路とを備えた半導体
記憶装置において、前記内部データバスが1本のバスか
らなり、この1本のバスに入力端が接続されるととも
に、外部入力の所定の同期信号から制御信号生成手段に
より生成した制御信号により活性化制御されかつ第1の
電位またはこの第1の電位よりも高電位にある第2の電
位に前記バス上のデータを所定期間維持するラッチ手段
をさらに備え、このラッチ手段は、前記所定の同期信号
でリセットする直前の前記バスの電位が前記第1または
前記第2の電位のいずれの近傍にあるかを判断して近い
方の電位に前記バスの電位をリセットすることを特徴と
する。
置としてのデータバスリセット回路を示す回路図であ
る。図2は図1の各部の動作を示すタイミング図であ
る。
トロール回路13と、データアンプ11と、データ出力
回路12と、インバータ21と、ラッチ回路1とを備え
ている。
Sトランジスタ15,16,17と、NチャネルMOS
トランジスタ18,19,20と、インバータ14とを
有する。
リセルの情報を増幅して出力する回路である。データア
ンプ11の出力信号であるDOは、インバータ21で反
転して、DO(反転値)となる。
によって活性化させられ、DO,DO(反転値)を入力
とし、出力Dout信号を出力とする回路12が、デー
タ出力回路である。RAS系コントロール回路13は、
RAS(反転値)に同期した信号φを発生させる。トラ
ンジスタ16,18のゲート、トランジスタ17,19
のドレインがデータバス2に接続している。トランジス
タ15のゲートには、RAS系コントロール回路13の
出力信号φの反転信号φが、インバータ14により作ら
れ、入力している。トランジスタ15のソースはVC
C,ドレインはトランジスタ16,17のソースに接続
している。トランジスタ20のゲートには信号φが、ソ
ースにはGNDが、そしてドレインにはトランジスタ1
8,19のソースが接続されている。
ラッチ回路1を形成していて、図2に示すように、RA
S(反転値)のリセット直前のデータバス2の電位がV
CC付近であれば、RAS(反転値)のリセットでデー
タバス2の電位はVCCまで引き上げられ、RAS(反
転値)のリセット直前のデータバス2の電位がGND付
近であれば、RAS(反転値)のリセットでデータバス
2の電位はGNDまで引き落される。トランジスタ1
5,20は、RAS(反転値)に同期した信号φでON
−OFFし、フリップフロップ回路のON−OFFを行
なっている。
ある。
るデータアンプ51と、RAS系コントロール回路53
と、インバータ54と、データ出力回路52と、Pチャ
ネル型MOSトランジスタ55,56,57と、Nチャ
ネル型MOSトランジスタ58,59,60とを備えて
いる。
施例に比べ、データバスがデータアンプ51からDO,
DO(反転値)として出ている相補型になっている。さ
らに、DOがトランジスタ56,58のドレインと、ト
ランジスタ57,59のゲートに接続されている。ま
た、DO(反転値)がトランジスタ57,59のドレイ
ンと、トランジスタ56,58のゲートとに接続されて
いる。トランジスタ60のドレインは、トランジスタ5
8,59のソースにつながっていて、ソースはGNDに
なっている。ゲートには外部入力信号であるRAS(反
転値)に同期した信号φが入力されている。
転信号である信号φが、インバータ54で発生し、ゲー
トに入力している。トランジスタ55のドレインはトラ
ンジスタ56,57のソースにつながり、ソースはVC
Cになっている。
例と同じであるので、ここでは省略する。
AS(反転値)のリセット時、データバスの電位をRA
S(反転値)に同期した信号で制御するフリップフロッ
プ回路でラッチを行い、データバスの電位をVCC又は
GNDに電圧変動の小さな方へ引き固定する事により、
データバスの充放電電流は削減され、データバスの電位
がデータバスの信号DOを入力としている回路での貫通
電流も小さくなり、またデータバスの電圧変動も小さく
なる事から、リセット時間も短かくなるという効果を有
する。
回路図である。
路を示す回路図である。
MOSトランジスタ 18,19,20,34,58,59,60 Nチャ
ネル型MOSトランジスタ
Claims (1)
- 【請求項1】 I/Oのセル情報を増幅するデータアン
プと、前記アンプの出力信号を搬送する内部データバス
と、前記バスの情報を入力とするデータ出力回路とを備
えた半導体記憶装置において、前記内部データバスが1
本のバスからなり、この1本のバスに入力端が接続され
るとともに、外部入力の所定の同期信号から制御信号生
成手段により生成した制御信号により活性化制御されか
つ第1の電位またはこの第1の電位よりも高電位にある
第2の電位に前記バス上のデータを所定期間維持するラ
ッチ手段をさらに備え、このラッチ手段は、前記所定の
同期信号でリセットする直前の前記バスの電位が前記第
1または前記第2の電位のいずれの近傍にあるかを判断
して近い方の電位に前記バスの電位をリセットすること
を特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4259184A JP2946960B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4259184A JP2946960B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06111576A JPH06111576A (ja) | 1994-04-22 |
JP2946960B2 true JP2946960B2 (ja) | 1999-09-13 |
Family
ID=17330539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4259184A Expired - Lifetime JP2946960B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2946960B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10208484A (ja) * | 1997-01-29 | 1998-08-07 | Mitsubishi Electric Corp | 半導体記憶装置のデータ読出回路及び半導体記憶装置 |
-
1992
- 1992-09-29 JP JP4259184A patent/JP2946960B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06111576A (ja) | 1994-04-22 |
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