JPH0267414U - - Google Patents

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JPH0267414U
JPH0267414U JP12706288U JP12706288U JPH0267414U JP H0267414 U JPH0267414 U JP H0267414U JP 12706288 U JP12706288 U JP 12706288U JP 12706288 U JP12706288 U JP 12706288U JP H0267414 U JPH0267414 U JP H0267414U
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signal processing
digital signal
processing processor
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JP12706288U
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Description

【図面の簡単な説明】
第１図はこの考案のデイジタル信号処理回路の
一実施例を示す構成図、第２図は動作を説明する
ためのタイミング図、第３図はこの考案の他の実
施例を示す構成図、第４図は従来のデイジタル信
号処理回路を示す構成図である。 図中、１はＤＳＰ、５はラツチ回路、６はＲＯ
Ｍ、１０はタイミング制御回路、１１はホストＣ
ＰＵ、１２はバス切替回路、１３はコントロール
信号切替回路である。

Claims (1)

    【実用新案登録請求の範囲】
  1. プログラム用ＲＯＭ、データ格納用ＲＯＭ、デ
    ータ格納用ＲＡＭを内蔵し、シリアル入出力端子
    およびホストコンピユータシステムとのバスイン
    タフエースを有するデイジタル信号処理プロセツ
    サにおいて、前記バスインタフエースに記憶回路
    および該記憶回路のアドレスをラツチして該記憶
    回路に供給するラツチ回路を接続するとともに、
    前記デイジタル信号処理プロセツサの出力信号を
    もとにして、少なくとも前記デイジタル信号処理
    プロセツサより前記記憶回路のアドレスを読出す
    アドレス読出し信号と、該アドレスをラツチする
    アドレスラツチ信号および前記デイジタル信号処
    理プロセツサへ前記記憶回路の出力データを書込
    むデータ書込み信号とを生成するタイミング制御
    回路を設けたことを特徴とするデイジタル信号処
    理回路。
JP12706288U 1988-09-30 1988-09-30 Pending JPH0267414U (ja)

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JP12706288U JPH0267414U (ja) 1988-09-30 1988-09-30

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JPH0267414U true JPH0267414U (ja) 1990-05-22

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ID=31379146

Family Applications (1)

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JP12706288U Pending JPH0267414U (ja) 1988-09-30 1988-09-30

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JP (1) JPH0267414U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0454632A (ja) * 1990-06-22 1992-02-21 Hitachi Ltd 演算制御ｉｃおよび情報処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
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JPH0454632A (ja) * 1990-06-22 1992-02-21 Hitachi Ltd 演算制御ｉｃおよび情報処理装置

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