JP3048686B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
造方法に関し、特に少なくとも2つ以上の薄膜構造半導
体装置を積層してなる多層構造の半導体装置およびその
製造方法に関する。
の形成されたシリコン半導体基板を薄膜化して薄膜構造
半導体装置を形成し、さらに得られた薄膜構造半導体装
置を張り合わせて多層構造を有する半導体装置の形成
が、林善宏,高橋宗司,國尾武光,和田重信著の月刊セ
ミコンダクターワールド,1990年,9月号,58−
64ページに報告されている。図9−図13に、この報
告による多層構造の半導体装置を得るための工程順の断
面図を示す。
T3aを形成した後、MoSi2 /Al配線4上にデバ
イス張り合わせ接続電極であるタングステンバンプ5a
を形成し、さらに第1のシリコン基板1のMOSFET
3a形成面側に接着剤6を用いて支持基板7を接着する
〔図9〕。
シリコン基板1に形成されているMOSFET3aの素
子領域のシリコン層を残して、LOCOS酸化膜8裏面
までシリコンを除去,薄膜化する〔図10〕。ここで、
選択ポリッシング法とはシリコン酸化膜の加工速度がシ
リコンのそれに比べて1/1000程度であるポリッシ
ング方法であり、この方法でLOCOS酸化膜8裏面を
ポリッシングのストッパーとして用いることごできる。
LOCOS酸化膜8上に形成されているパターン(例え
ばポリシリコン配線9)が透過して見える。このため、
LOCOS酸化膜8上に形成されているパターン(例え
ばポリシリコン配線9)を目合わせマークとして裏面側
に露光を行なう裏面フォトリソグラフィが可能となる。
この裏面フォトリソグラフィを利用して、薄膜構造半導
体装置裏面に、LOCOS酸化膜8を貫くスルーホール
10b,W/Al構造の裏面配線11b,およびポリイ
ミド膜13a中にAu/In合金を埋め込んだAu/I
nプール12を形成する〔図11〕。なおAu/Inプ
ール12は、裏面配線11b,スルーホール10b,ポ
リシリコン配線9,およびMoSi2 /Al配線4を介
して、この薄膜構造半導体装置の表面に形成されたタン
グステンバンプ5aに接続されている。
T3bを形成してバルク構造半導体装置を得る。バルク
構造半導体装置表面にタングステンバンプ5bを形成
し、ポリイミド膜13bを形成する。タングステンバン
プ5bの上端はポリイミド膜13bに覆われていない。
構造半導体装置の上に張り合わせる。まず、赤外線顕微
鏡を用い、バルク構造半導体装置表面に形成されている
タングステンバンプ5bと薄膜構造半導体装置裏面に形
成されているAu/Inプール12との位置合わせを行
なう。続いて、Au/In合金が溶融する温度以上(例
えば、350℃)に試料を昇温・加熱し、溶融状態のA
u/Inプール12にタングステンバンプ5bを挿入さ
せ、ろう付けにより薄膜構造半導体装置とバルク構造半
導体装置とを電気的に接続する。このとき、ポリイミド
膜13a,13bが接着し、薄膜構造半導体装置とバル
ク構造半導体装置とは機械的に接着する。最後に、支持
基板7をエッチングして除去する〔図13〕。この後、
この積層構造の半導体装置の上に、新たな薄膜構造半導
体装置を積層することが可能となる。
層構造の半導体装置の積層単位である薄膜構造半導体装
置の形成(図10)において、選択ポリッシング法を用
いてLOCOS酸化膜8の裏面までシリコンを除去する
ことにより、LOCOS酸化膜8上に形成されているパ
ターン(例えば、ポリシリコン配線9)を目合わせマー
クとして裏面側に露光を行なう裏面フォトリソグラフィ
が可能ならしめている。
てLOCOS酸化膜8裏面まで薄膜化を行なうと、MO
SFET3aの活性層がLOCOS酸化膜8膜厚のほぼ
半分(例えば、400nm程度)と薄いため、選択ポリ
ッシングの際にMOSFET3a活性層に結晶欠陥が導
入され易い。その結果、第2のシリコン基板2に形成さ
れたバルク半導体装置のMOSFET3bの電気特性と
比較して、MOSFET3aのドレイン電流の低下,あ
るいはソース/ドレイン間のジャンクションリーク電流
の増加等の特性劣化が生じる。さらに、図14に示すご
とく、素子領域の大きなMOSFET3c(例えば、入
出力バッファー用MOSFET)の場合、LOCOS酸
化膜8裏面よりも素子領域シリコン層15が深くポリッ
シングされてしまうオーバーポリッシング領域14が形
成され、薄膜構造半導体装置におけるMOSFET3a
の特性が劣化する。また、薄膜構造半導体装置の裏面配
線11bを形成する工程(図11)において、MOSF
ET3a形成領域の裏面上には配線を形成することがで
きず、裏面配線11b形成の自由度が少ない。さらに、
薄膜構造半導体装置の側面は熱伝導度の小さいLOCO
S酸化膜8に囲まれ、その裏面には直接熱伝導度の小さ
いポリイミド膜13aが接しているため、放熱効果が悪
く、その熱不安定性のために半導体素子の高集積化が阻
害される。
構造半導体装置に関する欠点のため、かかる薄膜構造半
導体装置の張り合わせにより得られる多層構造の半導体
装置の特性は、バルクシリコン基板の2次元平面内に複
数のMOSFETを配置した2次元半導体装置よりも電
気特性,あるいは熱安定性において劣ってしまうのいう
欠点があった。
点を除去し、さらに電気特性,および熱安定性に優れた
多層構造の半導体装置を形成することを目的とする。
少なくとも2つ以上の薄膜構造半導体装置が積層してな
る多層構造の半導体装置において、薄膜構造半導体装置
が、薄膜化された単結晶半導体基板と、半導体基板の表
面のみに設けられた半導体素子と、半導体基板上に設置
され前記半導体素子間を分離する素子分離層と、前記半
導体基板表面側に設置された表面配線と、前記半導体基
板の裏面に形成された絶縁膜と、該絶縁膜上に設けられ
た裏面配線と、前記半導体基板を貫通し側壁に絶縁膜が
形成されたスルーホールを有し、該スルーホールを介し
て前記表面配線と前記裏面配線が接続され、前記素子分
離層は絶縁体よりなり、該素子分離層の下部に前記半導
体基板の裏面に達する絶縁体からなるトレンチパターン
を有することを特徴とする。好ましくは、薄膜構造半導
体装置の表面配線上、裏面配線上に上部接続電極、下部
接続電極を有し、上下に隣接する前記薄膜構造半導体装
置間は、上層の半導体装置の前記下部接続電極と下層の
半導体装置の前記上部接続電極を介して電気的に接続さ
れ、かつ、前記薄膜構造半導体装置間が絶縁材料の接着
層を介して機械的に接着される。
とも2つ以上の薄膜構造半導体装置が積層してなる多層
構造の半導体装置における薄膜構造半導体装置の製造方
法において、半導体素子,および少なくとも半導体素子
の素子分離層底部より深い位置に底部を持つ目合わせパ
ターンが形成された半導体基板の裏面を、目合わせパタ
ーンの底部が現われるまで薄膜化する工程と、目合わせ
パターンの底部を基準として、半導体基板の裏面側にフ
ォトリソグラフィ工程を行ない、半導体基板の裏面側に
回路パターンを形成する工程と、を有している。
(あるいは素子分離膜)底部よりも深い位置に底部を持
つ目合わせパターンが形成してある半導体基板の薄膜化
をこの目合わせパターンの底部が現われる時点で終了さ
せるため、得られる薄膜構造半導体装置ではLOCOS
酸化膜裏面に薄膜状半導体層が残された構造となり、半
導体素子領域へのオーバーポリッシング現象は起り得な
い。また、LOCOS酸化膜裏面の薄膜状半導体層を介
して薄膜構造半導体装置からの熱を容易に逃がすことが
可能となる。
分離酸化膜表面側に形成されているパターンが薄膜状半
導体層により遮られて見えないにもかかわらず、目合わ
せパターンの底部を露光基準として利用することによ
り、薄膜構造半導体装置の薄膜状半導体層上には絶縁膜
が形成されているため、表面側に半導体素子が形成され
ている領域であっても裏面配線を形成することが可能で
ある。この裏面配線はスルーホールを介して表面配線と
接続されているが、スルーホール側面には絶縁膜が形成
されているため電気的信号が薄膜状半導体層にリークす
る恐れはない。
の存在する薄膜構造半導体装置が張り合わせ・積層され
ている多層構造の半導体装置においては、バルクシリコ
ン基板内に形成した半導体素子と同等の電気特性,ある
いは熱安定性を保ちつつ、半導体素子の3次元配置およ
びそれらを接続する3次元配線が可能となる。
る。
めの断面図である。本実施例は、薄膜構造半導体装置を
積層してなる半導体装置における薄膜構造半導体装置に
関する。
化膜8下に存在する薄膜状シリコン24の裏面にはシリ
コン酸化膜25が形成されている。シリコン酸化膜25
裏面に形成されたアルミニウム膜からなる裏面配線11
aは、側壁シリコン酸化膜が表面に形成されたスルーホ
ール10a,および上述のMOSFETのポリシリコン
配線9を介して、表面側アルミ配線19aと接続されて
いる。このように、薄膜状シリコン24裏面のシリコン
酸化膜25上に裏面配線11aが形成されているため、
薄膜構造半導体装置の表側のMOSFET等の半導体素
子の存在に関係なく、薄膜構造半導体装置の裏面全面に
裏面配線11aを形成することができる。なお、支持基
板7は単に薄膜構造半導体装置の機械的な補強材であ
り、本実施例の半導体装置の構造とは本質的に関係な
い。
に係わる半導体装置の製造方法を説明する。
ターン16を形成する〔図2〕。トレンチパターン16
の深さは1μmから10μm程度とする。
化シリコンをトレンチパターン16に埋め込んだ後、シ
リコン窒化膜をマスクとする通常のLOCOS酸化膜8
の形成を行なう〔図3〕。
ン配線9の形成,ソース/ドレイン18の形成,表面側
アルミ配線19aの形成等を行ない、MOSFETを形
成する〔図4〕。ここで肝要なことは、上述のトレンチ
パターン16の底部がLOCOS酸化膜底部21より深
い所に位置していることである。
a上にMOSFETの張り合わせ・積層用の上部接続電
極として、高融点金属であるタングステンからなるタン
グステンバンプ5aを形成する。次に、接着剤6を用い
て支持基板7を接着する〔図5〕。
リコン基板1の裏面より研磨あるいはエッチングを行な
い、トレンチパターン底部20が現われるまで薄膜化す
る〔図6〕。このシリコン基板1裏面に現われたトレン
チパターン底部20を目合わせマークとして、裏面側に
フォトリソグラフィーが可能となる。
りも深い位置に底部のあるパターンが形成してあれば、
選択ポリッシング法を用いてLOCOS酸化膜裏面21
までシリコンのポリッシングをしなくても、得られた薄
膜MOSFET22の裏面側にフォトリソグラフィを行
なうことが可能となる。さらに自明なことであるが、図
14に示したようなMOSFET3cの素子領域シリコ
ン層15へのオーバーポリッシング領域14の形成は起
り得ない。
酸化膜25を形成し、トレンチパターン底部20を目合
わせマークとした裏面フォトリソグラフィ,それに続く
ドライエッチングによりスルーホール10aを形成す
る。続いて、CVD法による酸化シリコン成膜,および
エッチバックによりスルーホール10aの側面に側壁シ
リコン酸化膜26を形成する。さらに、アルミニウム膜
のスパッタ,裏面フォトリソグラフィ,およびドライエ
ッチングにより、裏面配線11aを形成する〔図1〕。
グ法によるスルーホール10aの形成が必要なため、そ
の厚さは通常0.5μm−10μmである。なお、薄膜
状シリコン24の裏面,およびスルーホール10aの側
面に形成する絶縁膜はシリコン酸化膜である必要はな
く、シリコン窒化膜でも良い。
めの断面図である。第1の実施例では半導体素子間をL
OCOS酸化膜により分離したが、本実施例ではトレン
チ分離である。本実施例の場合、素子分離用トレンチ底
部23よりも裏面フォトリソグラフィ用のトレンチパタ
ーン底部20が少なくとも深い所に位置する必要があ
る。
めの断面図である。
MOSFET27上に、LOCOS酸化膜8下に薄膜状
シリコン24が存在する薄膜MOSFET22が張り合
わせ・積層されている。本実施例では、薄膜MOSFE
T22裏面に薄膜状シリコン24が存在し、さらに裏面
配線11aが形成されているため、薄膜MOSFET2
2からの放熱特性は優れている。
により容易に得ることができる。まず、第2のシリコン
基板2に形成されているバルクMOSFET27の表面
側アルミ配線19b上に上部接続電極としてタングステ
ンバンプ5bを形成し、さらにバルクMOSFET27
上にポリイミド膜13bを形成する。それと平行して、
図1に示した薄膜MOSFET22裏面にポリイミド膜
13aを塗布し、さらにリフト・オフ法により裏面配線
11a上に下部接続電極としてAu/Inプール12を
形成する。しかる後、シリコンを透過する赤外線顕微鏡
を用いて、バルクMOSFET27上のタングステンバ
ンプ5b上に薄膜MOSFET22裏面のAu/Inプ
ール12が位置するように目合わせを行ない、加熱・加
圧する。その結果、バルクMOSFET27と薄膜MO
SFET22とはタングステンバンプ5bとAu/In
プール12とのろう付けにより電気的に接続され、ポリ
イミド膜13bとポリイミド膜13aとの熱圧着により
機械的に接着される。最後に、支持基板7をエッチング
により除去する。
続にバンプとプールのろう付けを利用したが、接続電極
の構造はいかようでも構わない。また、電気的接続にろ
う付けを利用せずとも、金属/金属間の拡散溶融,ある
いは導電性ポリマーを介した接続でもよい。
された場合を示したが、CMOSデバイスやバイポーラ
デバイスの積層に適用できることは自明であるが、ここ
で肝要なことは各半導体素子の素子分離酸化膜下に薄膜
状半導体層が存在することである。素子分離領域に化合
物半導体層が存在する化合物デバイスを積層することも
可能である。
ならば素子分離領域下に薄膜状半導体層,例えば薄膜状
シリコンが存在する薄膜構造半導体装置の裏面側にも配
線層を容易に形成することができる。
が存在する薄膜構造半導体装置を積層した多層構造の半
導体装置においては、前述したシリコン酸化膜,あるい
はポリイミド膜等の絶縁物よりも熱導電性に優れた薄膜
状シリコン層が存在するため、半導体素子が3次元的に
配置・接続され、かつ放熱特性に優れた高密度半導体装
置を容易に得ることができる。
である。
するための断面図である。
するための断面図である。
するための断面図である。
するための断面図である。
するための断面図である。
である。
である。
するための断面図である。
明するための断面図である。
明するための断面図である。
明するための断面図である。
方法を説明するための断面図である。
方法の問題点を説明するための断面図である。
Claims (3)
- 【請求項1】少なくとも2つ以上の薄膜構造半導体装置
が積層してなる多層構造の半導体装置において、 前記薄膜構造半導体装置は、薄膜化された単結晶半導体
基板と、該半導体基板の表面のみに設けられた半導体素
子と、前記半導体基板上に設置され前記半導体素子間を
分離する素子分離層と、前記半導体基板表面側に設置さ
れた表面配線と、前記半導体基板の裏面に形成された絶
縁膜と、該絶縁膜上に設けられた裏面配線と、前記半導
体基板を貫通し側壁に絶縁膜が形成されたスルーホール
を有し、該スルーホールを介して前記表面配線と前記裏
面配線が接続され、前記素子分離層は絶縁体よりなり、
該素子分離層の下部に前記半導体基板の裏面に達する絶
縁体からなるトレンチパターンを有することを特徴とす
る半導体装置。 - 【請求項2】前記薄膜構造半導体装置は、前記表面配線
上に上部接続電極を、前記裏面配線上に下部接続電極を
それぞれ有し、 上下に隣接する前記薄膜構造半導体装置間は、上層の半
導体装置の前記下部接続電極と下層の半導体装置の前記
上部接続電極を介して電気的に接続され、かつ、前記薄
膜構造半導体装置間が絶縁材料の接着層を介して機械的
に接着されることを特徴とする請求項1記載の半導体装
置。 - 【請求項3】少なくとも2つ以上の薄膜構造半導体装置
が積層してなる多層構造の半導体装置における前記薄膜
構造半導体装置の製造方法において、 半導体素子,および少なくとも前記半導体素子の素子分
離層底部より深い位置に底部を持つ目合わせパターンが
形成された半導体基板の裏面を、前記目合わせパターン
の前記底部が現われるまで薄膜化する工程と、 前記目合わせパターンの前記底部を基準として、前記半
導体基板の裏面側にフォトリソグラフィ工程を行ない、
前記半導体基板の裏面側に回路パターンを形成する工程
と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
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JP3180643A JP3048686B2 (ja) | 1991-07-22 | 1991-07-22 | 半導体装置およびその製造方法 |
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JP3180643A JP3048686B2 (ja) | 1991-07-22 | 1991-07-22 | 半導体装置およびその製造方法 |
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Publication Number | Publication Date |
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JPH0541478A JPH0541478A (ja) | 1993-02-19 |
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Family
ID=16086782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3180643A Expired - Lifetime JP3048686B2 (ja) | 1991-07-22 | 1991-07-22 | 半導体装置およびその製造方法 |
Country Status (1)
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