JP3048172B2 - 画像処理装置 - Google Patents
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- JP3048172B2 JP3048172B2 JP2266869A JP26686990A JP3048172B2 JP 3048172 B2 JP3048172 B2 JP 3048172B2 JP 2266869 A JP2266869 A JP 2266869A JP 26686990 A JP26686990 A JP 26686990A JP 3048172 B2 JP3048172 B2 JP 3048172B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像処理装置に関するもので、特に、良好な
中間調再現が可能な画像処理装置に関するものである。
中間調再現が可能な画像処理装置に関するものである。
従来、中間調再現方法としては、 （１）デジタル入力画像データをD/A変換し、基準三角
波信号と、前記、D/A変換されたアナログ信号とを比較
してレーザのON・OFF時間を制御し、中間調再現を行う
所謂パルス幅変調方式と、 （２）プリンタ自信の解像度を高くし、プリンタの一画
素を形成する画素クロツクよりも周波数の高いクロツク
でデジタル入力画像データにデイザ処理を実行すること
により中間調を再現する方式等があった。
波信号と、前記、D/A変換されたアナログ信号とを比較
してレーザのON・OFF時間を制御し、中間調再現を行う
所謂パルス幅変調方式と、 （２）プリンタ自信の解像度を高くし、プリンタの一画
素を形成する画素クロツクよりも周波数の高いクロツク
でデジタル入力画像データにデイザ処理を実行すること
により中間調を再現する方式等があった。
然しながら、上記従来例の（１）においては、基準三
角波信号のオフセツト調整と、D/Aコンバータのゲイン
調整を必要とし、調整が煩雑となる欠点があった。
角波信号のオフセツト調整と、D/Aコンバータのゲイン
調整を必要とし、調整が煩雑となる欠点があった。
また、上記従来例の（２）においては、階調数を高く
する場合にはデイザ処理のクロツクを高くしなければな
らず、回路コストが高くなるとともに素子の動作速度に
も限界がある為、階調数は余り高くできなかった。ま
た、回路コスト、及び動作速度を抑えて高階調を実現す
るには、再現できる線数（解像度）を下げなければなら
ないという欠点があった。
する場合にはデイザ処理のクロツクを高くしなければな
らず、回路コストが高くなるとともに素子の動作速度に
も限界がある為、階調数は余り高くできなかった。ま
た、回路コスト、及び動作速度を抑えて高階調を実現す
るには、再現できる線数（解像度）を下げなければなら
ないという欠点があった。
本発明の画像処理装置は、上記従来例の欠点に鑑み
て、画素毎に複数ビットで表されたデジタル画像データ
を入力する入力手段と、１画素形成区間を、前記入力手
段によって入力されたデジタル画像データの値に応じて
複数ブロックに分割し、その分割タイミング信号を発生
するタイミング信号発生手段と、前記入力手段によって
入力されたデジタル画像データの値に応じて前記画素分
割タイミング信号からの遅延量を得る生成手段と、前記
生成手段により得られた遅延量と前記画素分割タイミン
グ信号とに応じて前記１画素形成区間における画像形成
信号を発生する画像形成信号発生手段とを有することを
特徴とする。
て、画素毎に複数ビットで表されたデジタル画像データ
を入力する入力手段と、１画素形成区間を、前記入力手
段によって入力されたデジタル画像データの値に応じて
複数ブロックに分割し、その分割タイミング信号を発生
するタイミング信号発生手段と、前記入力手段によって
入力されたデジタル画像データの値に応じて前記画素分
割タイミング信号からの遅延量を得る生成手段と、前記
生成手段により得られた遅延量と前記画素分割タイミン
グ信号とに応じて前記１画素形成区間における画像形成
信号を発生する画像形成信号発生手段とを有することを
特徴とする。
以下、添付図面を用いて本発明の実施例を詳細に説明
する。
する。
〈画像形成装置の概略構成の説明〉 第１図は、本発明の一実施例の概略構成を示す図であ
る。
る。
第１図において、101は、画像形成装置102を制御する
ホスト・コンピユータであり、例えばイメージ・スキヤ
ナから読み込んだデジタル画像データを一担ホスト・コ
ンピユータ101のメモリに記憶させ、例えば、ウインド
ウ処理、移動処理等の画像処理を施した後、画像形成装
置102に伝送する為のものである。
ホスト・コンピユータであり、例えばイメージ・スキヤ
ナから読み込んだデジタル画像データを一担ホスト・コ
ンピユータ101のメモリに記憶させ、例えば、ウインド
ウ処理、移動処理等の画像処理を施した後、画像形成装
置102に伝送する為のものである。
103は、ホスト・コンピユータ101から伝送されるデジ
タル画像データを一担記憶するための画像メモリ制御ブ
ロックである。本実施例においては、例えば、ダブル・
ライン・バツフア構成をとり、ホスト・コンピユータ10
1と画像形成装置102との画像伝送の際、一主走査の同期
をとる為のものであり、画像伝送の動作タイミングの一
例を第２図に示す。
タル画像データを一担記憶するための画像メモリ制御ブ
ロックである。本実施例においては、例えば、ダブル・
ライン・バツフア構成をとり、ホスト・コンピユータ10
1と画像形成装置102との画像伝送の際、一主走査の同期
をとる為のものであり、画像伝送の動作タイミングの一
例を第２図に示す。
第１図、及び第２図において、VCLKは、画像データを
ホスト・コンピユータ101から画像形成装置102に伝送す
る為の画像伝送クロツク、LSYNCは、画像形成装置102の
副走査同期信号、VEは、画像一ページ分の有効領域を示
す垂直画像有効信号、HEは、一主走査の画像有効領域を
示す水平画像有効信号、120は通信線で、ホスト・コン
ピユータ101から画像形成装置102へのコマンドの伝送、
及び画像形成装置102からホスト・コンピユータ101への
ステータスの伝送に使用するものであり、104は、前記
ホスト・コンピユータ101と画像形成装置102との通信を
行うための通信制御ブロツクである。又、130は画像デ
ータの伝送ラインである。
ホスト・コンピユータ101から画像形成装置102に伝送す
る為の画像伝送クロツク、LSYNCは、画像形成装置102の
副走査同期信号、VEは、画像一ページ分の有効領域を示
す垂直画像有効信号、HEは、一主走査の画像有効領域を
示す水平画像有効信号、120は通信線で、ホスト・コン
ピユータ101から画像形成装置102へのコマンドの伝送、
及び画像形成装置102からホスト・コンピユータ101への
ステータスの伝送に使用するものであり、104は、前記
ホスト・コンピユータ101と画像形成装置102との通信を
行うための通信制御ブロツクである。又、130は画像デ
ータの伝送ラインである。
第１図において、105は画像形成装置102の一連の制御
シーケンスを行うCPU、106は前記制御シーケンスを行う
プログラムを格納してあるROM、107は前記制御シーケン
スを行うために必要な作業用のRAMである。
シーケンスを行うCPU、106は前記制御シーケンスを行う
プログラムを格納してあるROM、107は前記制御シーケン
スを行うために必要な作業用のRAMである。
108は画像形成タイミング制御ブロツクであり、詳細
に関しては後述する。109は電子写真プロセスに関係す
るレーザ光源、レーザ・ドライバ、感光ドラム、転写ド
ラム等を制御する画像形成ブロツク、110はレーザ走査
の為のポリゴン・スキヤナの制御、及び一主走査の開始
を示すBD（ビーム・デイテクト）信号を発生する主走査
制御ブロツク、111は紙搬送制御、及び感光ドラム、転
写ドラム等の回転制御を行う為の副走査制御ブロツク、
112は画像形成装置102の一連の制御シーケンスのタイミ
ング信号を発生するシーケンス・タイミング信号発生回
路である。又、140はデータバス、150はアドレスバス、
160はタイミング信号ラインである。
に関しては後述する。109は電子写真プロセスに関係す
るレーザ光源、レーザ・ドライバ、感光ドラム、転写ド
ラム等を制御する画像形成ブロツク、110はレーザ走査
の為のポリゴン・スキヤナの制御、及び一主走査の開始
を示すBD（ビーム・デイテクト）信号を発生する主走査
制御ブロツク、111は紙搬送制御、及び感光ドラム、転
写ドラム等の回転制御を行う為の副走査制御ブロツク、
112は画像形成装置102の一連の制御シーケンスのタイミ
ング信号を発生するシーケンス・タイミング信号発生回
路である。又、140はデータバス、150はアドレスバス、
160はタイミング信号ラインである。
〈画像形成タイミング制御ブロツクの第１の実施例〉 （１）（構成） 第３図に画像形成装置102の画像形成タイミング制御
ブロツク108の構成図を示す。
ブロツク108の構成図を示す。
第３図において、301は画像メモリ制御ブロツク103よ
り伝送されるデジタル画像データ（Video）をラツチす
る為のラツチ回路Ａ（ラツチ回路１の出力はVide
o′）、303は入力画像データのγをプリンタの出力特性
に合わせるためのγ変換を行う為のテーブルが格納され
るRAM、302はγ変換テーブルを画像形成に先だって、CP
U105がγ変換データをRAM303にセツトする場合と画像形
成時Video′信号の値に応じてγ変換データを選択する
場合とにおいて、RAM303に付勢するアドレス情報を切り
換える為のマルチプレクサ（MPX）であり、305はCPU105
のデータ・バス140とRAM303の入出力バスとの電気的な
接続・非接続を行う為のバツフア回路、304は画像形成
時γ変換用RAM303より出力されるデータをラツチするた
めのラツチ回路Ｂである（ラツチ回路Ｂの出力はVide
o″）。
り伝送されるデジタル画像データ（Video）をラツチす
る為のラツチ回路Ａ（ラツチ回路１の出力はVide
o′）、303は入力画像データのγをプリンタの出力特性
に合わせるためのγ変換を行う為のテーブルが格納され
るRAM、302はγ変換テーブルを画像形成に先だって、CP
U105がγ変換データをRAM303にセツトする場合と画像形
成時Video′信号の値に応じてγ変換データを選択する
場合とにおいて、RAM303に付勢するアドレス情報を切り
換える為のマルチプレクサ（MPX）であり、305はCPU105
のデータ・バス140とRAM303の入出力バスとの電気的な
接続・非接続を行う為のバツフア回路、304は画像形成
時γ変換用RAM303より出力されるデータをラツチするた
めのラツチ回路Ｂである（ラツチ回路Ｂの出力はVide
o″）。
306は、前記Video″を受けてVideo″の値に基づき、
一画素の形成区間を濃度に応じて複数ブロツクに分割
し、画像形成のためのタイミング信号を発生する画像形
成タイミング信号発生回路であり、307は前記画像形成
タイミング信号発生回路306により発生される画素分割
タイミング信号からの、Video″に応じた遅延時間量を
算出する為の遅延量算出回路であり、308は前記画像形
成タイミング信号306の出力であるTTLレベルの電気信号
をECLレベルに変換するレベル変換回路Ａである。
一画素の形成区間を濃度に応じて複数ブロツクに分割
し、画像形成のためのタイミング信号を発生する画像形
成タイミング信号発生回路であり、307は前記画像形成
タイミング信号発生回路306により発生される画素分割
タイミング信号からの、Video″に応じた遅延時間量を
算出する為の遅延量算出回路であり、308は前記画像形
成タイミング信号306の出力であるTTLレベルの電気信号
をECLレベルに変換するレベル変換回路Ａである。
309及び310は各々、前記レベル変換回路A308の出力で
ある開始トリガ信号Ｓ−TRG、終了トリガ信号Ｅ−TRG信
号を受けて、前記、遅延量算出回路307により設定され
る所定の遅延時間経過後、パルス信号Ｓ−CLK、Ｅ−CLK
を発生する遅延発生回路Ａ、及び遅延発生回路Ｂであ
る。（本実施例においては、前記遅延発生回路として、
デジタル・プログラマブル遅延発生器、例えばAD9500を
使用する。） 311は、前記信号Ｓ−TRG、Ｅ−TRG、Ｓ−CLK、Ｅ−CL
Kを受けて所定時間幅の信号を発生させる為のフリツプ
フロツプであり（Ｓ−CLK、Ｅ−CLKはワイヤードOR接続
される。）、312は前記フリツプフロツプ311のECLレベ
ル出力をTTLレベルに変換するためのレベル変換回路Ｂ
である。
ある開始トリガ信号Ｓ−TRG、終了トリガ信号Ｅ−TRG信
号を受けて、前記、遅延量算出回路307により設定され
る所定の遅延時間経過後、パルス信号Ｓ−CLK、Ｅ−CLK
を発生する遅延発生回路Ａ、及び遅延発生回路Ｂであ
る。（本実施例においては、前記遅延発生回路として、
デジタル・プログラマブル遅延発生器、例えばAD9500を
使用する。） 311は、前記信号Ｓ−TRG、Ｅ−TRG、Ｓ−CLK、Ｅ−CL
Kを受けて所定時間幅の信号を発生させる為のフリツプ
フロツプであり（Ｓ−CLK、Ｅ−CLKはワイヤードOR接続
される。）、312は前記フリツプフロツプ311のECLレベ
ル出力をTTLレベルに変換するためのレベル変換回路Ｂ
である。
また、313は画像形成タイミング制御ブロツク108の動
作タイミングを発生させるタイミング発生回路である。
作タイミングを発生させるタイミング発生回路である。
（２）（画像形成タイミング制御ブロツクの動作説明） 次に、第３図、第４図、第５図及び第６図を用いて画
像形成タイミング制御ブロツク108の動作説明を行う。
像形成タイミング制御ブロツク108の動作説明を行う。
第４図は画像形成タイミング制御ブロツク108の動作
の一例を示す動作タイミング・チヤートの例、第５図は
デジタル入力画像に応じた画像形成タイミング信号発生
回路306の出力信号をレベル変換回路A308でレベル変換
した信号Ｓ−TRG、Ｅ−TRGの出力タイミング例を示す
図、第６図はγ変換の一例を示す図である。
の一例を示す動作タイミング・チヤートの例、第５図は
デジタル入力画像に応じた画像形成タイミング信号発生
回路306の出力信号をレベル変換回路A308でレベル変換
した信号Ｓ−TRG、Ｅ−TRGの出力タイミング例を示す
図、第６図はγ変換の一例を示す図である。
先ず、第６図において、横軸ｘはデジタル入力画像デ
ータ（第３図及び第４図のVideo′）を示し、縦軸ｙは
γ変換後のデジタル画像データ（第３図、及び第４図の
Video″）を示し、Video′が０〜Ax、Ax〜Bx、Bx〜Cx、
Cx〜Dxの場合に応じて、Video″は、各々０〜Ay、Ay〜B
y、By〜Cy、Cy〜Dyの値となるように第３図におけるRAM
303でγ変換される。尚、RAM303の内容はCPU105が設定
できる構成となっており、γ変換テーブルは容易に変更
可能である。
ータ（第３図及び第４図のVideo′）を示し、縦軸ｙは
γ変換後のデジタル画像データ（第３図、及び第４図の
Video″）を示し、Video′が０〜Ax、Ax〜Bx、Bx〜Cx、
Cx〜Dxの場合に応じて、Video″は、各々０〜Ay、Ay〜B
y、By〜Cy、Cy〜Dyの値となるように第３図におけるRAM
303でγ変換される。尚、RAM303の内容はCPU105が設定
できる構成となっており、γ変換テーブルは容易に変更
可能である。
第５図において、φは一画素を形成する為のクロツク
信号を示し、８φは本実施例においては、一画素を画素
形成の中心ａを基準として８等分された８ブロツクに分
ける為のクロツク信号であり、φの８倍の周波数を有す
る信号である。また、（イ）、（ロ）、（ハ）、（ニ）
はVideo″の値に応じて、 （イ）Video″が０〜Ayの場合 （ロ）Video″がAy〜Byの場合 （ハ）Video″がBy〜Cyの場合 （ニ）Video″がCy〜Dyの場合 における画像形成タイミング発生回路306のレベル変換
後の信号Ｓ−TRG、Ｅ−TRGの出力タイミング例を示す。
信号を示し、８φは本実施例においては、一画素を画素
形成の中心ａを基準として８等分された８ブロツクに分
ける為のクロツク信号であり、φの８倍の周波数を有す
る信号である。また、（イ）、（ロ）、（ハ）、（ニ）
はVideo″の値に応じて、 （イ）Video″が０〜Ayの場合 （ロ）Video″がAy〜Byの場合 （ハ）Video″がBy〜Cyの場合 （ニ）Video″がCy〜Dyの場合 における画像形成タイミング発生回路306のレベル変換
後の信号Ｓ−TRG、Ｅ−TRGの出力タイミング例を示す。
次に、第４図を中心に画像形成の動作に関して述べ
る。
る。
画像メモリ制御ブロツク103より送出されるデジタル
画像データVideoは、φの立ち上がりでラツチ回路A301
にラツチされVideo′をRAM303のアドレス入力として付
勢する。この時、MPX302はラツチ回路Ａの出力を選択す
るようになっている。RAM303は、前記Video′を受けて
γ変換されたデータを出力し、前記γ変換された出力デ
ータは、φの立ち上がりでラツチ回路B304にラツチされ
る（Video″）。画素形成タイミング信号発生回路306
は、前記Video″をＶ−LATCHの立ち上がりで取り込み、
Video″の値に応じて第５図における（イ）、（ロ）、
（ハ）、（ニ）の何れかのタイミングでＳ−TRG、Ｅ−T
RG信号を発生する（第４図の例では、（ロ）の場合とな
る。）。また、遅延量算出回路307は、前記Video″をＶ
−LATCHの立ち上がりで取り込み、Video″の値に応じ
て、前記、画像形成タイミング信号発生回路306により
生成されるＳ−TRG、Ｅ−TRG信号からの各々の遅延時間
量Ｓ−DATA、Ｅ−DATAを算出し（第４図の例では、各
々、t1,t2となる。）、画像形成タイミング信号発生回
路306より出力されるＳ−LATCH、Ｅ−LATCH信号によ
り、各々t1,t2に相当する値、即ち、Ｓ−DATA、Ｅ−DAT
Aが各々、遅延発生回路A309、及び遅延発生回路B310に
取り込まれる。尚、Ｓ−LATCH、Ｅ−LATCH、Ｓ−DATA、
Ｅ−DATAはTTLレベルの信号、Ｓ−TRG、Ｅ−TRGはECLレ
ベルの信号である。
画像データVideoは、φの立ち上がりでラツチ回路A301
にラツチされVideo′をRAM303のアドレス入力として付
勢する。この時、MPX302はラツチ回路Ａの出力を選択す
るようになっている。RAM303は、前記Video′を受けて
γ変換されたデータを出力し、前記γ変換された出力デ
ータは、φの立ち上がりでラツチ回路B304にラツチされ
る（Video″）。画素形成タイミング信号発生回路306
は、前記Video″をＶ−LATCHの立ち上がりで取り込み、
Video″の値に応じて第５図における（イ）、（ロ）、
（ハ）、（ニ）の何れかのタイミングでＳ−TRG、Ｅ−T
RG信号を発生する（第４図の例では、（ロ）の場合とな
る。）。また、遅延量算出回路307は、前記Video″をＶ
−LATCHの立ち上がりで取り込み、Video″の値に応じ
て、前記、画像形成タイミング信号発生回路306により
生成されるＳ−TRG、Ｅ−TRG信号からの各々の遅延時間
量Ｓ−DATA、Ｅ−DATAを算出し（第４図の例では、各
々、t1,t2となる。）、画像形成タイミング信号発生回
路306より出力されるＳ−LATCH、Ｅ−LATCH信号によ
り、各々t1,t2に相当する値、即ち、Ｓ−DATA、Ｅ−DAT
Aが各々、遅延発生回路A309、及び遅延発生回路B310に
取り込まれる。尚、Ｓ−LATCH、Ｅ−LATCH、Ｓ−DATA、
Ｅ−DATAはTTLレベルの信号、Ｓ−TRG、Ｅ−TRGはECLレ
ベルの信号である。
ここで、遅延量算出回路307は、例えばRAMで構成さ
れ、RAM303と同様に遅延時間量はテーブル変換処理によ
って得られる構成であって、CPU105が設定できる構成で
あっても良いし、また、前記、テーブル変換処理機能を
RAM303にもたせ、t1＋t2＝ｔ（分割された１ブロツクの
時間）であることを利用し、t1またはt2の何れか一方に
相当する値をRAM303から出力して、遅延量算出回路307
に付勢し、他方を算出する構成であっても良い。
れ、RAM303と同様に遅延時間量はテーブル変換処理によ
って得られる構成であって、CPU105が設定できる構成で
あっても良いし、また、前記、テーブル変換処理機能を
RAM303にもたせ、t1＋t2＝ｔ（分割された１ブロツクの
時間）であることを利用し、t1またはt2の何れか一方に
相当する値をRAM303から出力して、遅延量算出回路307
に付勢し、他方を算出する構成であっても良い。
然る後、遅延発生回路Ａ、及び遅延発生回路Ｂは各
々、前記、Ｓ−TRG、Ｅ−TRG信号をトリガとして各々、
前記t1,t2の時間を計数した時点でパルス信号Ｓ−CLK、
Ｅ−CLKを発生する。
々、前記、Ｓ−TRG、Ｅ−TRG信号をトリガとして各々、
前記t1,t2の時間を計数した時点でパルス信号Ｓ−CLK、
Ｅ−CLKを発生する。
フリツプフロツプ311は、前記各信号Ｓ−TRG、Ｅ−TR
G、Ｓ−CLK、Ｅ−CLKを受けて、第４図におけるtwの時
間幅を有する信号LONを発生し（第６図におけるＰ点に
相当する濃度信号）、LONはECL−TTLレベル変換された
後（LON信号）、不図示のレーザ・ドライバを駆動し、
レーザ・ドライバが駆動される時間により形成される画
像の濃度が制御される。
G、Ｓ−CLK、Ｅ−CLKを受けて、第４図におけるtwの時
間幅を有する信号LONを発生し（第６図におけるＰ点に
相当する濃度信号）、LONはECL−TTLレベル変換された
後（LON信号）、不図示のレーザ・ドライバを駆動し、
レーザ・ドライバが駆動される時間により形成される画
像の濃度が制御される。
以上説明したように、本実施例によれば、デジタル・
プログラマブル遅延発生器（本実施例では、AD9500を使
用する。）を用いることにより （１）アナログ回路特有のオフセツト調整、ゲイン調整
を行うことなくレーザのON・OFFF時間を制御し中間調を
表現することが可能である。
プログラマブル遅延発生器（本実施例では、AD9500を使
用する。）を用いることにより （１）アナログ回路特有のオフセツト調整、ゲイン調整
を行うことなくレーザのON・OFFF時間を制御し中間調を
表現することが可能である。
（２）回路の動作周波数をさほど上げずに、かつ、再現
できる線数（解像度）をさほど下げずに中間調を表現す
ることが可能である。
できる線数（解像度）をさほど下げずに中間調を表現す
ることが可能である。
（３）γ変換処理は可変構成となっているので、画像形
成装置の濃度補正はホスト・コンピユータで制御するこ
とが可能である。
成装置の濃度補正はホスト・コンピユータで制御するこ
とが可能である。
さらに派生効果として、 （４）一画素を形成するのに、一画素を先ず大きく分割
し、分割された１ブロツクをさらに細分割する構成を取
っているので、階調数を上げたい場合にも容易に対応可
能である。
し、分割された１ブロツクをさらに細分割する構成を取
っているので、階調数を上げたい場合にも容易に対応可
能である。
（５）上記（４）で述べた構成から、所望の濃度領域を
さらにきめ細かく再現することが可能である。等の効果
もある。
さらにきめ細かく再現することが可能である。等の効果
もある。
〈画像形成タイミング制御ブロツクの第２の実施例〉 （１）（構成） 第13図に画像形成装置102の画像形成タイミング制御
ブロツク108の第２の実施例の構成図を示す。
ブロツク108の第２の実施例の構成図を示す。
第13図において、301′〜305′は第１の実施例の301
〜305と同様の機能を有し、301′は画像メモリ制御ブロ
ツク103より伝送されるデジタル画像データ（Video）を
ラツチする為のラツチ回路Ａ（ラツチ回路１の出力はVi
deo′）、303′は例えば第６図のγ変換を行う為のテー
ブルが格納されるRAM、302′はγ変換テーブルを画像形
成に先だって、CPU105がγ変換データをRAM303′にセツ
トする場合と画像形成時Video′信号の値に応じてγ変
換データを選択する場合とにおいて、RAM303′に付勢す
るアドレス情報を切り換える為のマルチプレクサ（MP
X）であり、305′は、CPU105のデータ・バスとRAM303′
の入出力バスとの電気的な接続・非接続を行う為のバツ
フア回路、304′は画像形成時γ変換用RAM303′より出
力されるデータをラツチするためのラツチ回路Ｂである
（ラツチ回路Ｂの出力はVideo″）。
〜305と同様の機能を有し、301′は画像メモリ制御ブロ
ツク103より伝送されるデジタル画像データ（Video）を
ラツチする為のラツチ回路Ａ（ラツチ回路１の出力はVi
deo′）、303′は例えば第６図のγ変換を行う為のテー
ブルが格納されるRAM、302′はγ変換テーブルを画像形
成に先だって、CPU105がγ変換データをRAM303′にセツ
トする場合と画像形成時Video′信号の値に応じてγ変
換データを選択する場合とにおいて、RAM303′に付勢す
るアドレス情報を切り換える為のマルチプレクサ（MP
X）であり、305′は、CPU105のデータ・バスとRAM303′
の入出力バスとの電気的な接続・非接続を行う為のバツ
フア回路、304′は画像形成時γ変換用RAM303′より出
力されるデータをラツチするためのラツチ回路Ｂである
（ラツチ回路Ｂの出力はVideo″）。
306′は、前記、Video″を受けてVideo″の値に基づ
き、一画素形成区間の開始を示すTRG信号から画素の形
成開始を示す画素開始トリガＳ−TRG信号を発生するま
での、再現すべき濃度に応じた遅延時間量を算出する遅
延量算出回路Ａ、307′は前記遅延量算出回路A306′の
出力を受けて、TRG信号からの所定の濃度に応じた時間
遅延を行わせ、Ｓ−TRG信号を発生させる遅延発生回路
Ａ、、308′はTTLレベルの信号をECLレベルに変換する
レベル変換回路Ａ、309′は、前記Ｓ−TRG信号を受けて
遅延発生回路B311′、遅延発生回路C312′のどちらにト
リガ信号を付勢するかを選択するトリガ信号選択回路で
ある。
き、一画素形成区間の開始を示すTRG信号から画素の形
成開始を示す画素開始トリガＳ−TRG信号を発生するま
での、再現すべき濃度に応じた遅延時間量を算出する遅
延量算出回路Ａ、307′は前記遅延量算出回路A306′の
出力を受けて、TRG信号からの所定の濃度に応じた時間
遅延を行わせ、Ｓ−TRG信号を発生させる遅延発生回路
Ａ、、308′はTTLレベルの信号をECLレベルに変換する
レベル変換回路Ａ、309′は、前記Ｓ−TRG信号を受けて
遅延発生回路B311′、遅延発生回路C312′のどちらにト
リガ信号を付勢するかを選択するトリガ信号選択回路で
ある。
310′は前記Ｓ−TRG信号から画素形成の終了を示すCL
K−Ａ、またはCLK−Ｂまでの再現すべき濃度に応じた遅
延時間量を算出する遅延量算出回路Ｂ、311′、312′は
各々前記、遅延量算出回路Ｂの出力を受けて、Ｓ−TRG
信号から所定の濃度に応じた時間遅延をおこなわせ、CL
K−Ａ、またはCLK−Ｂを発生させる為の遅延発生回路
Ｂ、及び遅延発生回路Ｃ、313′は前記Ｓ−TRG、CLK−
Ａ、CLK−Ｂ信号を受けて、所定の濃度に応じたパルス
幅の画素信号を発生させる為のフリツプフロツプ、31
4′はECLレベルの信号をTTLレベルの信号に変換するレ
ベル変換回路Ｂである。
K−Ａ、またはCLK−Ｂまでの再現すべき濃度に応じた遅
延時間量を算出する遅延量算出回路Ｂ、311′、312′は
各々前記、遅延量算出回路Ｂの出力を受けて、Ｓ−TRG
信号から所定の濃度に応じた時間遅延をおこなわせ、CL
K−Ａ、またはCLK−Ｂを発生させる為の遅延発生回路
Ｂ、及び遅延発生回路Ｃ、313′は前記Ｓ−TRG、CLK−
Ａ、CLK−Ｂ信号を受けて、所定の濃度に応じたパルス
幅の画素信号を発生させる為のフリツプフロツプ、31
4′はECLレベルの信号をTTLレベルの信号に変換するレ
ベル変換回路Ｂである。
また、315′は、画素形成タイミング制御ブロツク108
の動作タイミングを発生させるタイミング発生回路であ
る。
の動作タイミングを発生させるタイミング発生回路であ
る。
（２）（画像形成タイミング制御ブロツクの動作説明） 次に、第13図、第14図、及び第15図を用いて画像形成
タイミング制御ブロツク108の動作説明を行う。
タイミング制御ブロツク108の動作説明を行う。
第14図は画像形成タイミング制御ブロツク108の動作
の一例を示す動作タイミング・チヤートの例、第15図
は、第二の遅延発生手段が第一の遅延発生手段の２倍の
速度で動作することを説明する図である。
の一例を示す動作タイミング・チヤートの例、第15図
は、第二の遅延発生手段が第一の遅延発生手段の２倍の
速度で動作することを説明する図である。
画像メモリ制御ブロツク103より送出されるデジタル
画像データVideoは、一画素形成の為のクロツクφの立
ち上がりでラツチ回路A301′にラツチされVideo′をRAM
303′のアドレス入力として付勢する（この時、MPX30
2′はラツチ回路Ａの出力を選択するようになってい
る。）RAM303′は、前記、Video′を受けてγ変換され
たデータを出力し、前記γ変換された出力データは、φ
の立ち上がりでラツチ回路B304′にラツチされる（Vide
o″）。
画像データVideoは、一画素形成の為のクロツクφの立
ち上がりでラツチ回路A301′にラツチされVideo′をRAM
303′のアドレス入力として付勢する（この時、MPX30
2′はラツチ回路Ａの出力を選択するようになってい
る。）RAM303′は、前記、Video′を受けてγ変換され
たデータを出力し、前記γ変換された出力データは、φ
の立ち上がりでラツチ回路B304′にラツチされる（Vide
o″）。
遅延量算出回路A306′は、前記Video″を受けて、第1
4図におけるt1（またはt3）に相当する遅延時間量を算
出し、遅延発生回路A307′に付勢する。遅延発生回路A3
07′は、第14図におけるLATCH信号で前記遅延量算出回
路A306′の出力信号をラツチし、然る後、一画素形成の
為のクロツクφに同期したTRG信号を受けて、第14図に
おけるt1（またはt3）の時間遅延の後Ｓ−TRG信号を発
生する。ここで、LATCH信号、及び遅延発生回路A307′
の出力はTTLレベルの信号で良い。
4図におけるt1（またはt3）に相当する遅延時間量を算
出し、遅延発生回路A307′に付勢する。遅延発生回路A3
07′は、第14図におけるLATCH信号で前記遅延量算出回
路A306′の出力信号をラツチし、然る後、一画素形成の
為のクロツクφに同期したTRG信号を受けて、第14図に
おけるt1（またはt3）の時間遅延の後Ｓ−TRG信号を発
生する。ここで、LATCH信号、及び遅延発生回路A307′
の出力はTTLレベルの信号で良い。
一方、遅延量算出回路B310′は、前記、Video″を受
けて、第14図におけるt2（またはt4）に相当する遅延時
間量を算出し、遅延発生回路B311′、及び遅延発生回路
C312′に付勢する。遅延発生回路B311′は、第14図にお
けるLATCH−Ａ信号のタイミングで前記遅延量算出回路B
310′の出力信号（t2に相当する値）をラツチし、遅延
発生回路C312′は、第14図におけるLATCH−Ｂのタイミ
ングで前記、遅延量算出回路B310′の出力信号（t4に相
当する値）をラツチする。ここで、LATCH−Ａ信号、LAT
CH−Ｂ信号、及び遅延量算出回路B310′の出力信号はTT
Lレベルの信号で良い。
けて、第14図におけるt2（またはt4）に相当する遅延時
間量を算出し、遅延発生回路B311′、及び遅延発生回路
C312′に付勢する。遅延発生回路B311′は、第14図にお
けるLATCH−Ａ信号のタイミングで前記遅延量算出回路B
310′の出力信号（t2に相当する値）をラツチし、遅延
発生回路C312′は、第14図におけるLATCH−Ｂのタイミ
ングで前記、遅延量算出回路B310′の出力信号（t4に相
当する値）をラツチする。ここで、LATCH−Ａ信号、LAT
CH−Ｂ信号、及び遅延量算出回路B310′の出力信号はTT
Lレベルの信号で良い。
即ち、TRG信号に同期したＴ−SEL信号に応じて、トリ
ガ信号選択回路309′により遅延発生回路B311′、及び
遅延発生回路C312′には一画素おき交互にＳ−TRG信号
が付勢され、遅延発生回路B311′、及び遅延発生回路C3
12′は各々Ｓ−TRG信号からの所定の遅延時間t1、及びt
3経過の後CLK−Ａ、及びCLK−Ｂ信号を発生する。
ガ信号選択回路309′により遅延発生回路B311′、及び
遅延発生回路C312′には一画素おき交互にＳ−TRG信号
が付勢され、遅延発生回路B311′、及び遅延発生回路C3
12′は各々Ｓ−TRG信号からの所定の遅延時間t1、及びt
3経過の後CLK−Ａ、及びCLK−Ｂ信号を発生する。
ここで、第15図に示すように、例えば、一画素形成区
間クロツクφの一周期を16等分したブロツクに分割して
濃度表現を行う場合、画素の中心ａを基準にして前後の
幅４ブロツクのパルス信号を発生させたものとするとＳ
−TRG、及びCLK−Ａ（またはCLK−Ｂ）は、ａから数え
て４ブロツクのところで発生する。ところがＳ−TRGを
基準にするとCLK−Ａ（またはCLK−Ｂ）は、Ｓ−TRGか
ら８ブロツクのところで発生させなければならない。即
ち、遅延発生回路A307′、遅延発生回路B311′、遅延発
生回路C312′は、同種の素子を用いるので遅延ステツプ
分解数は同じとなるので、遅延発生回路B311′、及び遅
延発生回路C312′は遅延発生回路A307′の２倍の速度で
動作（１ステツプあたりの遅延時間量が２倍）させる構
成となり、画素の中心ａを基準にして対象にパルス幅を
発生させることができる。
間クロツクφの一周期を16等分したブロツクに分割して
濃度表現を行う場合、画素の中心ａを基準にして前後の
幅４ブロツクのパルス信号を発生させたものとするとＳ
−TRG、及びCLK−Ａ（またはCLK−Ｂ）は、ａから数え
て４ブロツクのところで発生する。ところがＳ−TRGを
基準にするとCLK−Ａ（またはCLK−Ｂ）は、Ｓ−TRGか
ら８ブロツクのところで発生させなければならない。即
ち、遅延発生回路A307′、遅延発生回路B311′、遅延発
生回路C312′は、同種の素子を用いるので遅延ステツプ
分解数は同じとなるので、遅延発生回路B311′、及び遅
延発生回路C312′は遅延発生回路A307′の２倍の速度で
動作（１ステツプあたりの遅延時間量が２倍）させる構
成となり、画素の中心ａを基準にして対象にパルス幅を
発生させることができる。
フリツプフロツプ313′は、前記各信号Ｓ−TRG、CLK
−Ａ、CLK−Ｂ信号を受けて、第14図に示すように所定
の濃度に応じた所定のパルス幅（tw1、またはtw2）の信
号LON′を発生し、LON′はレベル変換回路B314′により
ECL−TTLレベル変換された後（LON信号）、不図示のレ
ーザ・ドライバを駆動し、レーザ・ドライバが駆動され
る時間により形成される画像の濃度が制御される。
−Ａ、CLK−Ｂ信号を受けて、第14図に示すように所定
の濃度に応じた所定のパルス幅（tw1、またはtw2）の信
号LON′を発生し、LON′はレベル変換回路B314′により
ECL−TTLレベル変換された後（LON信号）、不図示のレ
ーザ・ドライバを駆動し、レーザ・ドライバが駆動され
る時間により形成される画像の濃度が制御される。
以上説明したように、本実施例によれば、デジタル・
プログラマブル遅延発生器（本実施例では、AD9500を使
用する。）を用いることにより （１）アナログ回路特有のオフセツト調整、ゲイン調整
を行うことなくレーザのON・OFF時間を制御し中間調を
表現することが可能である。
プログラマブル遅延発生器（本実施例では、AD9500を使
用する。）を用いることにより （１）アナログ回路特有のオフセツト調整、ゲイン調整
を行うことなくレーザのON・OFF時間を制御し中間調を
表現することが可能である。
（２）回路の動作周波数をさほど上げずに、かつ、再現
できる線数（解像度）をさほど下げずに中間調を表現す
ることが可能である。
できる線数（解像度）をさほど下げずに中間調を表現す
ることが可能である。
（３）更に、γ変換処理は可変構成となっているので、
画像形成装置の濃度補正はホスト・コンピユータで制御
することが可能である。
画像形成装置の濃度補正はホスト・コンピユータで制御
することが可能である。
第７図〜第16図に他の実施例を示す。
（１）第７図において、701はSCSI、RS232C、双方向セ
ントロニクス等の汎用インタフエース制御ブロツクであ
り、702は、画像一ページ分の多値画像データを記憶で
きるページメモリである。他の構成は第１図又は第２図
の実施例と同様である。
ントロニクス等の汎用インタフエース制御ブロツクであ
り、702は、画像一ページ分の多値画像データを記憶で
きるページメモリである。他の構成は第１図又は第２図
の実施例と同様である。
即ち、第１、第２の実施例で述べたインタフエースの
場合は、画像データ伝送レートは、画像形成装置102の
画像形成レートよりも早くなければならないが、第７図
のような構成を取ることにより、データ伝送レートの低
いホスト・コンピユータ101との接続が可能となるもの
である。
場合は、画像データ伝送レートは、画像形成装置102の
画像形成レートよりも早くなければならないが、第７図
のような構成を取ることにより、データ伝送レートの低
いホスト・コンピユータ101との接続が可能となるもの
である。
（２）第８図において、801は伸張回路、802は、メモリ
である。
である。
即ち、他の実施例第７図で述べた構成においては、ホ
スト・コンピユータ101と画像形成装置102とのデータ伝
送時間が長くなってしまうので、ホスト・コンピユータ
101側で予め多値画像データを圧縮し、圧縮データを画
像形成装置102に伝送し、データ伝送時間を短縮するも
のである。
スト・コンピユータ101と画像形成装置102とのデータ伝
送時間が長くなってしまうので、ホスト・コンピユータ
101側で予め多値画像データを圧縮し、圧縮データを画
像形成装置102に伝送し、データ伝送時間を短縮するも
のである。
画像形成装置102は、圧縮データを受け取って伸張回
路801で画像データを復元しメモリ802に一担記憶する。
路801で画像データを復元しメモリ802に一担記憶する。
メモリ802は、伸張回路801の復元速度によってライン
・バツフア・メモリ構成の場合と、ページ・メモリ構成
の場合とがある。
・バツフア・メモリ構成の場合と、ページ・メモリ構成
の場合とがある。
（３）第９図は第１の実施例の変形例であり、901、902
は各々遅延発生回路A309、遅延発生回路B310と同様の遅
延発生回路Ｃ、及び遅延発生回路Ｄである。
は各々遅延発生回路A309、遅延発生回路B310と同様の遅
延発生回路Ｃ、及び遅延発生回路Ｄである。
第１の実施例においては、第５図に示したように一画
素を形成する為のクロツクφの８倍の周波数を有するク
ロツク８φに同期し、一画素を８等分して画素形成のタ
イミング信号を発生する例について述べた。
素を形成する為のクロツクφの８倍の周波数を有するク
ロツク８φに同期し、一画素を８等分して画素形成のタ
イミング信号を発生する例について述べた。
第９図、及び第10図は遅延発生回路C901、及び遅延発
生回路D902を設けることにより、一画素を形成する為の
クロツクφに同期して画素形成のタイミング信号を発生
する場合の構成を示したものである。
生回路D902を設けることにより、一画素を形成する為の
クロツクφに同期して画素形成のタイミング信号を発生
する場合の構成を示したものである。
即ち、第10図において、第５図におけるＳ−TRG、Ｅ
−TRGを発生させるために、クロツクφに同期してＳ−T
RG′、Ｅ−TRG′を発生させ、Ｓ−TRG′、Ｅ−TRG′か
らＳ−TRG、Ｅ−TRGまでの各々の遅延時間t3、t4に相当
する値Ｓ−DATA′、Ｅ−DATA′を各々遅延発生回路Ｃ
（901）、遅延発生回路Ｄ（902）に設定するようにした
ものである。
−TRGを発生させるために、クロツクφに同期してＳ−T
RG′、Ｅ−TRG′を発生させ、Ｓ−TRG′、Ｅ−TRG′か
らＳ−TRG、Ｅ−TRGまでの各々の遅延時間t3、t4に相当
する値Ｓ−DATA′、Ｅ−DATA′を各々遅延発生回路Ｃ
（901）、遅延発生回路Ｄ（902）に設定するようにした
ものである。
尚、第10図のＳ−LATCH′、Ｅ−LATCH′はＳ−LATC
H、Ｅ−LATCHと同様のタイミングで発生される。
H、Ｅ−LATCHと同様のタイミングで発生される。
（４）第１又は第２の実施例においては、レーザをONす
るかOFFするかの１ビツト情報のみでレーザを制御する
例について述べたが、第11図に示すようにレーザ・パワ
ーを３値（OFF、レベル１、レベル２）で制御する方法
も考えられる。
るかOFFするかの１ビツト情報のみでレーザを制御する
例について述べたが、第11図に示すようにレーザ・パワ
ーを３値（OFF、レベル１、レベル２）で制御する方法
も考えられる。
この方法によれば、遅延発生回路A309、遅延発生回路
B310を、第12図に示すようなインダクタンスで構成され
るデイレイライン1202の出力を選択（セレクタは1203）
するような構成の遅延回路ブロツク1201で置き換える構
成とし、一画素をＭ等分したブロツクを前記遅延回路ブ
ロツク1201でＮ等分し、先に述べたレーザ・パワーを３
値で制御する方法と組み合わせれば、Ｎをさほど大きく
することなくある程度階調を高めることが可能となる。
B310を、第12図に示すようなインダクタンスで構成され
るデイレイライン1202の出力を選択（セレクタは1203）
するような構成の遅延回路ブロツク1201で置き換える構
成とし、一画素をＭ等分したブロツクを前記遅延回路ブ
ロツク1201でＮ等分し、先に述べたレーザ・パワーを３
値で制御する方法と組み合わせれば、Ｎをさほど大きく
することなくある程度階調を高めることが可能となる。
（５）前述した第２の実施例においては、画素形成終了
タイミング信号は、遅延発生回路B311′、及び遅延発生
回路C312′を用いて一画素おき交互に発生させる構成に
ついて述べた。
タイミング信号は、遅延発生回路B311′、及び遅延発生
回路C312′を用いて一画素おき交互に発生させる構成に
ついて述べた。
これは、使用する遅延発生回路（例えば、デジタルプ
ログラマブル遅延回路AD9500）の内部構成がランプ信号
発生器とD/Aコンバータ（DAC）とからなっており、トリ
ガ信号が入力されるとランプ信号発生器が動作し、前
記、ランプ信号とDACの出力信号が一致した時点で遅延
信号が発生するようになっており、前記、DACのセトリ
ング時間の関係で、第２の実施例では、一画素おき交互
に処理する構成とした。
ログラマブル遅延回路AD9500）の内部構成がランプ信号
発生器とD/Aコンバータ（DAC）とからなっており、トリ
ガ信号が入力されるとランプ信号発生器が動作し、前
記、ランプ信号とDACの出力信号が一致した時点で遅延
信号が発生するようになっており、前記、DACのセトリ
ング時間の関係で、第２の実施例では、一画素おき交互
に処理する構成とした。
然しながら、第16図に示す構成にすると、画素形成終
了タイミング信号発生のための遅延発生回路は１ケで実
現することが可能である。
了タイミング信号発生のための遅延発生回路は１ケで実
現することが可能である。
第16図において、801′は遅延量算出回路２の出力を
受けてD/A変換するDAC、802′は前記DAC801′のアナロ
グ出力をサンプルしホールドするサンプル・ホールド回
路である。
受けてD/A変換するDAC、802′は前記DAC801′のアナロ
グ出力をサンプルしホールドするサンプル・ホールド回
路である。
即ち、遅延発生回路D811′（例えば、AD9500）のオフ
セツト調整端子に前記、サンプル・ホールド回路802の
出力を接続し、AD9500の内部DACの機能をDAC801′で行
うようにしたものである（この時、AD9500の内部DACの
入力は強制的に“0"に設定されるようにしておく）。
セツト調整端子に前記、サンプル・ホールド回路802の
出力を接続し、AD9500の内部DACの機能をDAC801′で行
うようにしたものである（この時、AD9500の内部DACの
入力は強制的に“0"に設定されるようにしておく）。
このような構成にすると、Ｓ−TRGのタイミングでDAC
801′の出力はサンプル・ホールドされ、LATCHのタイミ
ングでDAC801′のデータが更新されても所定時間の後に
画素形成終了タイミング信号が出力される。尚、第16図
のCLK信号は第14図におけるCLK−Ａ、及びCLK−Ｂと同
様のタイミングで出力される画素形成終了タイミング信
号である。
801′の出力はサンプル・ホールドされ、LATCHのタイミ
ングでDAC801′のデータが更新されても所定時間の後に
画素形成終了タイミング信号が出力される。尚、第16図
のCLK信号は第14図におけるCLK−Ａ、及びCLK−Ｂと同
様のタイミングで出力される画素形成終了タイミング信
号である。
以上、説明した如く本発明に依ればアナログ回路特有
のオフセツト調整、ゲイン調整が必要なく、しかも高階
調、高解像度の画像信号を得ることができるものであ
る。
のオフセツト調整、ゲイン調整が必要なく、しかも高階
調、高解像度の画像信号を得ることができるものであ
る。
第１図は本実施例の画像処理装置の概略構成図を示す
図、 第２図はホスト・コンピユータと画像形成装置との画像
伝送の動作タイミングの一例を示す図、 第３図は画像形成タイミング制御ブロツクの第１の実施
例の概略構成を示す図、 第４図は第３図の画像形成タイミング制御ブロツクの動
作の一例を示す図、 第５図は入力画像データの値に応じた画像形成タイミン
グ信号のタイミング例を示す図、 第６図はγ変換の一例を示す図、 第７図〜第12図は他の実施例を示す図、 第13図は画像形成タイミング制御ブロツクの第２の実施
例の概略構成を示す図、 第14図は第13図の画像形成タイミング制御ブロツクの動
作の一例を示す図、 第15図は第二の遅延発生手段が第一の遅延発生手段の２
倍の速度で動作することを説明する図、 第16図は第２の実施例の変形例を示す図である。
図、 第２図はホスト・コンピユータと画像形成装置との画像
伝送の動作タイミングの一例を示す図、 第３図は画像形成タイミング制御ブロツクの第１の実施
例の概略構成を示す図、 第４図は第３図の画像形成タイミング制御ブロツクの動
作の一例を示す図、 第５図は入力画像データの値に応じた画像形成タイミン
グ信号のタイミング例を示す図、 第６図はγ変換の一例を示す図、 第７図〜第12図は他の実施例を示す図、 第13図は画像形成タイミング制御ブロツクの第２の実施
例の概略構成を示す図、 第14図は第13図の画像形成タイミング制御ブロツクの動
作の一例を示す図、 第15図は第二の遅延発生手段が第一の遅延発生手段の２
倍の速度で動作することを説明する図、 第16図は第２の実施例の変形例を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鳥沢 章 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 大竹 正記 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 平１−311872（ＪＰ，Ａ) 特開 昭62−1317（ＪＰ，Ａ) 特開 平２−72972（ＪＰ，Ａ) 特開 昭56−11628（ＪＰ，Ａ) 特開 昭62−260476（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/40 - 1/409 H04N 1/46 - 1/62 H03K 7/08
Claims (1)
- 【請求項１】画素毎に複数ビットで表されたデジタル画
像データを入力する入力手段と、 １画素形成区間を、前記入力手段によって入力されたデ
ジタル画像データの値に応じて複数ブロックに分割し、
その分割タイミング信号を発生するタイミング信号発生
手段と、 前記入力手段によって入力されたデジタル画像データの
値に応じて前記画素分割タイミング信号からの遅延量を
得る生成手段と、 前記生成手段により得られた遅延量と前記画素分割タイ
ミング信号とに応じて前記１画素形成区間における画像
形成信号を発生する画像形成信号発生手段とを有するこ
とを特徴とする画像処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266869A JP3048172B2 (ja) | 1990-10-03 | 1990-10-03 | 画像処理装置 |
| DE69130791T DE69130791T2 (de) | 1990-10-03 | 1991-09-30 | Abbildungsgerät |
| EP91308951A EP0479537B1 (en) | 1990-10-03 | 1991-09-30 | Image formation apparatus |
| KR1019910017287A KR950000760B1 (ko) | 1990-10-03 | 1991-10-02 | 화상형성장치 |
| US08/669,129 US5754303A (en) | 1990-10-03 | 1996-06-24 | Image forming apparatus with a digital modulator |
| HK98112751A HK1011818A1 (en) | 1990-10-03 | 1998-12-03 | Image formation apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266869A JP3048172B2 (ja) | 1990-10-03 | 1990-10-03 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142876A JPH04142876A (ja) | 1992-05-15 |
| JP3048172B2 true JP3048172B2 (ja) | 2000-06-05 |
Family
ID=17436785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266869A Expired - Fee Related JP3048172B2 (ja) | 1990-10-03 | 1990-10-03 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048172B2 (ja) |
-
1990
- 1990-10-03 JP JP2266869A patent/JP3048172B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04142876A (ja) | 1992-05-15 |
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