JP3048007B2 - A / D conversion circuit - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、アナログ信号を積分器
に入力し、その出力を量子化器を介してディジタル信号
に変換するとともに、そのディジタル信号をディジタル
・アナログ変換器を介してアナログ信号に再変換し、積
分器に帰還させて高分解能を実現するΔ−Σ形アナログ
・ディジタル変換回路に関する。なお、本明細書では、
アナログ・ディジタル変換回路をA/D変換回路、ディ
ジタル・アナログ変換器をD/A変換器という。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog signal input to an integrator, an output of which is converted to a digital signal via a quantizer, and the digital signal is converted to an analog signal via a digital / analog converter. The present invention relates to a ΔΣ analog-to-digital conversion circuit for realizing high resolution by converting the signal back to an integrator. In this specification,
The analog / digital converter is called an A / D converter, and the digital / analog converter is called a D / A converter.
【0002】[0002]
【従来の技術】図10は、従来のΔ−Σ形A/D変換回
路の構成例を示すブロック図である。図において、入力
端子91から入力されるアナログ信号Xは、アナログ減
算器92を介してアナログ積分器93に入力され、その
出力が量子化器94で量子化されてディジタル信号Yと
して出力端子95に取り出されるとともに、D/A変換
器96に入力される。D/A変換器96の出力はアナロ
グ減算器92に入力され、アナログ信号Xとの減算処理
が行われる。2. Description of the Related Art FIG. 10 is a block diagram showing a configuration example of a conventional Δ-Δ A / D conversion circuit. In the figure, an analog signal X input from an input terminal 91 is input to an analog integrator 93 via an analog subtractor 92, and its output is quantized by a quantizer 94 and output as a digital signal Y to an output terminal 95. It is taken out and input to the D / A converter 96. The output of the D / A converter 96 is input to the analog subtractor 92, where a subtraction process with the analog signal X is performed.
【0003】このような構成のΔ−Σ形A/D変換回路
をZ関数で表現したシグナルフローチャートを図11に
示す。Z関数表現では、アナログ積分器93は1/(1−
Z-1)となり、D/A変換器96は入力されたディジタ
ル信号に対して1タイミング遅れでアナログ信号を出力
するのでZ-1となる。また、量子化器94では入力信号
(アナログ積分器93の出力信号)Pに量子化雑音Qを
加算したディジタル信号Yを出力する。したがって、 P=(X−YZ-1)/(1−Z-1) … (1) Y=P+Q … (2) の関係式が成立し、これをYについて解くと Y=X+Q(1−Z-1) … (3) となる。FIG. 11 is a signal flow chart showing a Δ-Σ type A / D conversion circuit having such a configuration expressed by a Z function. In the Z function expression, the analog integrator 93 is 1 / (1−
Z -1), and the so D / A converter 96 outputs an analog signal by one timing delayed with respect to the input digital signal a Z -1. The quantizer 94 outputs a digital signal Y obtained by adding a quantization noise Q to an input signal (output signal of the analog integrator 93). Therefore, the relational expression of P = (X−YZ −1 ) / (1−Z −1 ) (1) Y = P + Q (2) holds, and solving this for Y yields Y = X + Q (1−Z -1 )… (3)
【0004】ここで、Qの係数(1−Z-1)は1次の微
分を表し、量子化器94で加算された量子化雑音Qは高
周波側ほど多く分布し、低周波側ほど抑圧されるノイズ
シェーピング特性を得る。量子化雑音は、サンプリング
周波数fs によらずに直流領域(DC)から1/2fs
までに分布し、そのパワーは量子化器94の分解能によ
り決定される一定値である。したがって、必要な帯域に
対して十分に高いサンプリング周波数を用いてオーバー
サンプリングを行い、ローパスフィルタで必要帯域のみ
を取り出すことにより高精度のA/D変換回路が実現で
きる。Here, the coefficient (1-Z -1 ) of Q represents a first-order differentiation, and the quantization noise Q added by the quantizer 94 is distributed more on the high frequency side and suppressed on the low frequency side. Noise shaping characteristics. The quantization noise is 1 / fs from the DC region (DC) regardless of the sampling frequency fs.
And its power is a constant value determined by the resolution of the quantizer 94. Therefore, a high-precision A / D conversion circuit can be realized by performing oversampling on a necessary band using a sufficiently high sampling frequency and extracting only the necessary band with a low-pass filter.
【0005】従来のΔ−Σ形A/D変換回路では、オー
バーサンプリング率を高くし、多段雑音抑圧方式(例え
ば、特願昭60−18506号)により図10に示す回
路を多段に接続して高次のノイズシェーピング特性を得
ることにより、オーディオ帯域で低分解能量子化器を用
いても高精度化が可能になっている。In a conventional .DELTA .-. SIGMA. A / D conversion circuit, the oversampling rate is increased and the circuit shown in FIG. 10 is connected in multiple stages by a multi-stage noise suppression system (for example, Japanese Patent Application No. 60-18506). By obtaining a high-order noise shaping characteristic, it is possible to achieve high accuracy even when a low-resolution quantizer is used in an audio band.
【0006】[0006]
【発明が解決しようとする課題】ところで、このような
Δ−Σ形A/D変換回路を画像信号その他に対応するた
めに広帯域化を目的として高速化する場合には、オーバ
ーサンプリングを用いることを前提とすると、動作速度
はオーバーサンプリングを用いないA/D変換回路と比
較してオーバーサンプリング率倍だけ高くなり、回路の
超高速化が要求される。たとえば、オーディオ用として
一般に用いられている64倍のオーバーサンプリング率を
HDTV用の50Msps 程度のA/D変換回路に適用した
場合には、そのサンプリング速度は3.2Gsps と非常に
高速であることが要求される。これを集積回路として実
現するには、高周波特性の優れた高度のLSI製造技術
および高価な実装技術その他が不可欠となり、極めて高
価なものとなる。さらに、高速化に伴って消費電力の増
大が避けられなかった。In order to increase the bandwidth of such a Δ-Σ type A / D conversion circuit in order to cope with an image signal or the like, it is necessary to use oversampling. Assuming that the operation speed is higher by an oversampling rate than that of an A / D conversion circuit that does not use oversampling, and an ultra-high speed circuit is required. For example, when an oversampling rate of 64 times generally used for audio is applied to an A / D conversion circuit of about 50 Msps for HDTV, the sampling rate is required to be as high as 3.2 Gsps. Is done. In order to realize this as an integrated circuit, an advanced LSI manufacturing technology with excellent high-frequency characteristics, an expensive mounting technology, and the like are indispensable, and become extremely expensive. Furthermore, an increase in power consumption has been inevitable with the increase in speed.
【0007】また、高速動作条件下では、帰還ループ上
のD/A変換器の出力の遷移時間、すなわちtr (rise
time) およびtf (fall time) が定常出力を出力してい
る時間に対して無視できなくなるので、帰還信号量の線
形性を劣化させ、延いてはA/D変換回路のSN比を制
限する要因になっていた。本発明は、Δ−Σ形A/D変
換回路の変換速度の制限要因であるコンパレータおよび
帰還ループ上のD/A変換器を多重化し、必要速度を緩
和して動作速度の高速化を図るとともに、高速化に伴う
変換精度の劣化を抑圧して高精度化することができるA
/D変換回路を提供することを目的とする。[0007] In the high-speed operating conditions, the transition time of the output of the D / A converter on the feedback loop, i.e. t r (rise
time) and t f (fall time) cannot be ignored with respect to the time during which the steady output is output, so that the linearity of the feedback signal amount is degraded and the S / N ratio of the A / D conversion circuit is limited. Was a factor. The present invention multiplexes a comparator and a D / A converter on a feedback loop, which are limiting factors of the conversion speed of a Δ-Σ type A / D converter, to reduce the required speed and to increase the operation speed. A that can suppress the deterioration of the conversion accuracy due to the high speed and achieve high accuracy
It is an object to provide a / D conversion circuit.
【0008】[0008]
【課題を解決するための手段】本発明は、アナログ信号
を入力して積分処理を行う積分器と、前記積分器の出力
信号を量子化してディジタル信号に変換する量子化器
と、前記ディジタル信号をアナログ信号に再変換し、前
記積分器の入力に帰還するD/A変換器とを備えたA/
D変換回路において、前記量子化器は、前記積分器の出
力信号を並列に取り込む複数N個の量子化器で構成し、
前記D/A変換器は、前記N個の量子化器に対応するN
個のD/A変換器で構成し、1個の量子化器が量子化に
要する時間tをN分割して各量子化器の変換時刻を順次
設定し、かつその変換時刻に量子化器の出力を取り込む
D/A変換器にはその変換時刻からt/N時間だけ対応
するアナログ信号を出力させ、他のD/A変換器には0
レベルを出力させる変換動作制御手段を備えたことを特
徴とする。According to the present invention, there is provided an integrator for performing an integration process by inputting an analog signal, a quantizer for quantizing an output signal of the integrator and converting the output signal to a digital signal, To an analog signal, and a D / A converter that feeds back to the input of the integrator.
In the D conversion circuit, the quantizer includes a plurality of N quantizers that take in parallel output signals of the integrator,
The D / A converter is configured to generate N corresponding to the N quantizers.
D / A converters, one quantizer divides the time t required for quantization by N, sets the conversion time of each quantizer sequentially, and sets the conversion time of the quantizer to the conversion time. The D / A converter that takes in the output outputs an analog signal corresponding to the time t / N from the conversion time, and the other D / A converter outputs 0.
A conversion operation control means for outputting a level is provided.
【0009】[0009]
【作用】複数N個の量子化器は、それぞれ1個の量子化
器が量子化に要する時間tをN分割した変換時刻で順次
量子化動作する。また、各D/A変換器もそれぞれの量
子化器に割り当てられた変換時刻からt/N時間だけ対
応するアナログ信号を出力すると同時に、他のD/A変
換器はリセットされて0レベルを出力する。The plurality of N quantizers sequentially perform a quantization operation at a conversion time obtained by dividing the time t required for quantization by one quantizer into N. Each D / A converter also outputs an analog signal corresponding to t / N time from the conversion time assigned to each quantizer, and the other D / A converters are reset and output 0 level. I do.
【0010】このように、N個の多重化された量子化器
およびD/A変換器を用いて順次動作させ、各D/A変
換器で得られた信号を時間軸上で重ね合わせてアナログ
積分器に帰還させることにより、1変換周期のN倍の変
換速度をもつA/D変換回路を実現することができる。
また、各D/A変換器ではそれぞれ割り当てられた変換
時間のみに対応するアナログ信号を出力し、他の変換時
間ではリセットされるので、ビット出力パターンに応じ
て合成された帰還信号量が変化することを回避すること
ができる。As described above, the operation is sequentially performed by using the N multiplexed quantizers and D / A converters, and the signals obtained by the respective D / A converters are superimposed on the time axis to be analogized. By feeding back the signal to the integrator, an A / D conversion circuit having a conversion speed N times one conversion period can be realized.
Further, each D / A converter outputs an analog signal corresponding only to the assigned conversion time and is reset at other conversion times, so that the amount of feedback signal synthesized according to the bit output pattern changes. That can be avoided.
【0011】[0011]
【実施例】図1は、1ビットの量子化分解能を有する本
発明のA/D変換回路の基本構成を示すブロック図であ
る。図において、入力端子11から入力されるアナログ
信号Xは、アナログ減算器12を介してアナログ積分器
13に入力され、その出力がN個の量子化器141 〜1
4N に分配される。各量子化器141 〜14N の出力
は、それぞれ出力端子151 〜15N に取り出されると
ともに、対応するD/A変換器161 〜16N に入力さ
れる。各D/A変換器161 〜16N から出力されるア
ナログ信号は、合成されてアナログ減算器12を介して
アナログ積分器13に帰還入力される。FIG. 1 is a block diagram showing a basic configuration of an A / D conversion circuit of the present invention having a 1-bit quantization resolution. In the figure, an analog signal X input from the input terminal 11 is input to an analog integrator 13 via an analog subtractor 12, quantizer 14 1 to 1 its output is the N
4 is distributed to N. The output of each quantizer 14 1 to 14 N, as well is extracted to output terminals 15 1 to 15 N, is input to the corresponding D / A converter 16 1 ~ 16 N. The analog signals output from the respective D / A converters 16 1 to 16 N are synthesized and fed back to the analog integrator 13 via the analog subtractor 12.
【0012】変換動作制御手段17は、図2に示すよう
に、1個の量子化器が量子化に要する時間tをN分割し
た分割点を変換時刻T1 〜TN として各量子化器141
〜14N を制御し、また各D/A変換器161 〜16N
に対して、各変換時刻T1〜TN からそれぞれt/Nの
時間を有する時間区間t1 〜tN だけ入力されるディジ
タル信号に応じたアナログ信号を出力させ、それぞれに
割り当てられた時間区間以外では0レベルを出力させる
制御を行う。As shown in FIG. 2, the conversion operation control means 17 sets each of the quantizers 14 as conversion times T 1 to T N by dividing a time t required for one quantizer by N into conversion times T 1 to T N. 1
Controls to 14 N, and each D / A converter 16 1 ~ 16 N
Respect, the conversion time T 1 through T N from the amount of time interval t 1 ~t N with time for each t / N to output an analog signal corresponding to the digital signal input, the time interval allocated to each In other cases, control for outputting the 0 level is performed.
【0013】すなわち、変換時刻T1 でまず量子化器1
41 がアナログ積分器13から出力される信号の量子化
を行い、得られたディジタル信号Y1 を出力端子151
に出力する。さらに、D/A変換器161 では時間区間
t1 だけ入力されるディジタル信号Y1 に応じたアナロ
グ信号を出力する。また、他のD/A変換器162 〜1
6N では、そのときの量子化器142 〜14N の出力に
係わらず0レベルを出力する。以下同様に、変換時刻T
2 〜TN で対応する量子化器142 〜14N が順次動作
し、各D/A変換器161 〜16N がそれぞれの時間区
間で対応するアナログ信号か0レベルを出力する。That is, at the conversion time T 1 , first, the quantizer 1
4 1 performs quantization of a signal output from the analog integrator 13 and outputs the obtained digital signal Y 1 to an output terminal 15 1
Output to Further, the D / A converter 16 1 outputs an analog signal corresponding to the digital signal Y 1 input only for the time interval t 1 . Further, the other D / A converters 16 2 to 16 1
In 6 N, and outputs a zero level regardless of the output of the quantizer 14 2 to 14 N at that time. Similarly, the conversion time T
The corresponding quantizers 14 2 to 14 N operate sequentially from 2 to T N , and each of the D / A converters 16 1 to 16 N outputs the corresponding analog signal or 0 level in each time section.
【0014】このようにして各D/A変換器161 〜1
6N で得られたアナログ信号を時間軸上で重ね合わせて
アナログ積分器13に帰還させることにより、1個の量
子化器が量子化に要する時間tのN倍の変換速度を有す
る量子化器およびD/A変換器を構成することができ
る。図3は、本発明におけるN=2の場合の実施例構成
を示すブロック図である。Thus, each of the D / A converters 16 1 to 16 1
6 N are superimposed on the time axis on the analog signal and fed back to the analog integrator 13 so that one quantizer has a conversion speed N times the time t required for quantization. And a D / A converter. FIG. 3 is a block diagram showing the configuration of the embodiment when N = 2 in the present invention.
【0015】なお、図1の各部との対応関係を示して実
施例構成の説明に代える。抵抗器31,演算増幅器32
およびコンデンサ33は、アナログ減算器12およびア
ナログ積分器13に対応する。比較電圧源34の電圧と
の比較を行う比較器351 ,352 は、量子化器1
41 ,142 に対応する。アンド回路361 および抵抗
器371 、アンド回路362 および抵抗器372 は、そ
れぞれD/A変換器161 ,162 に対応する。クロッ
ク信号源38およびインバータ回路39は、変換動作制
御手段17に対応する。このような構成において、アナ
ログ積分器を構成する演算増幅器32の出力は、比較器
351 ,352 における比較動作によって量子化され、
ディジタル信号として出力端子151 ,152 に取り出
されるとともにアンド回路361 ,363 の入力信号と
なり、その出力信号は抵抗器371 ,372 で電圧・電
流変換され、さらに合成されてアナログ積分器に帰還さ
れる。It should be noted that the corresponding relationship with each unit in FIG. Resistor 31, operational amplifier 32
And capacitor 33 correspond to analog subtractor 12 and analog integrator 13. The comparators 35 1 and 35 2 for comparing the voltage with the voltage of the comparison voltage source 34 include the quantizer 1
4 1, corresponding to 14 2. AND circuits 36 1 and a resistor 37 1, the AND circuit 36 2 and the resistor 37 2 respectively correspond to the D / A converter 16 1, 16 2. The clock signal source 38 and the inverter circuit 39 correspond to the conversion operation control means 17. In such a configuration, the output of the operational amplifier 32 forming the analog integrator is quantized by the comparison operation in the comparators 35 1 and 35 2 ,
Becomes an AND circuit 36 1, 36 3 of the input signal together with taken out to the output terminal 15 1, 15 2 as a digital signal, the output signal is a voltage-to-current conversion resistor 37 1, 37 2, further synthesized analog integrator Returned to the vessel.
【0016】以下、図4に示すタイムチャートを参照し
て本実施例の動作について説明する。クロック信号源3
8から出力されるクロック信号の立ち上がりエッジA
で、第1の比較器351 が判定動作を行い、その結果を
出力端子151 およびアンド回路361 に出力する。ア
ンド回路361 は、クロック信号の立ち下がりエッジB
までの区間に、比較器351 の出力に応じた電圧を発
生してD/A変換器として動作する。一方、第2のアン
ド回路362 では、インバータ回路39を介して入力さ
れるクロック信号が0レベルであるので、第2の比較器
352 の出力に係わらずリセットされ、区間は出力レ
ベルを0とする。The operation of this embodiment will be described below with reference to a time chart shown in FIG. Clock signal source 3
8 rising edge A of the clock signal output from
In, first comparator 35 1 performs the determination operation, and outputs the result to the output terminal 15 1 and the AND circuit 36 1. AND circuit 36 1, the falling edge of the clock signal B
The section up, operates as a D / A converter generates a voltage corresponding to the output of the comparator 35 1. On the other hand, the second AND circuit 36 2, the clock signal inputted via the inverter circuit 39 is at zero level, it is reset regardless of the output of the second comparator 35 2, section output level 0 And
【0017】次に、クロック信号の立ち下がりエッジB
で、第2の比較器352 が判定動作を行い、その結果を
出力端子152 およびアンド回路362 に出力する。ア
ンド回路362 は、クロック信号の立ち上がりエッジA
までの区間に、比較器35 2 の出力に応じた電圧を発
生してD/A変換器として動作する。一方、第1のアン
ド回路361 ではクロック信号が0レベルであるので、
第1の比較器351 の出力に係わらずリセットされ、
区間は出力レベルを0とする。Next, the falling edge B of the clock signal
Then, the second comparator 35TwoPerforms the judgment operation, and
Output terminal 15TwoAnd AND circuit 36TwoOutput to A
Circuit 36TwoIs the rising edge A of the clock signal.
Up to the comparator 35 TwoGenerates a voltage corresponding to the output of
And operates as a D / A converter. On the other hand, the first Ann
Circuit 361Since the clock signal is at the 0 level,
First comparator 351Is reset regardless of the output of
In the section, the output level is set to 0.
【0018】このようにして各D/A変換器161 ,1
62 で得られたアナログ信号を時間軸上で重ね合わせて
アナログ積分器13に帰還させることにより、クロック
信号周期の2倍の変換速度を有する量子化器およびD/
A変換器を構成することができる。また、各D/A変換
器161 ,162 は、1/2クロック信号周期で出力が
強制的に0にリセットされるので、高速動作条件下で問
題となるtr ,tf 特性による帰還信号量の線形性のビ
ット出力依存性を排除することができる。In this way, each D / A converter 16 1 , 1
62. The analog signal obtained in step 2 is superimposed on the time axis and fed back to the analog integrator 13, so that a quantizer having a conversion speed twice as long as the clock signal period and D / D
An A-converter can be configured. Each D / A converter 16 1, 16 2, 1/2 Since the output clock signal period is reset forced to zero, feedback by t r, t f characteristics becomes a problem in the high speed operating conditions The bit output dependency of the linearity of the signal amount can be eliminated.
【0019】ここで、0リセット機能を有しない構成に
おけるD/A変換器の出力例と、本発明のように0リセ
ット機能を有する構成におけるD/A変換器の出力例を
図5に示す。図5において、tr ,tf 特性を考慮した
場合には、1変換区間内に帰還される信号量は、出力レ
ベルが0レベルから1レベルに変化した区間内に帰還さ
れる信号量、前後とも1レベルである区間内に帰還さ
れる信号量、出力レベルが1レベルから0レベルに変
化した区間内に帰還される信号量の3種類に分類でき
る。図5(1),(2) において、出力パターンが01110
0であれば、0リセット機能を有しない構成では総帰還
量は+++で表され、0リセット機能を有する
構成では総帰還量は+++++で表され
る。また、図5(3),(4) において、出力パターンが01
0110であれば、0リセット機能を有しない構成では
総帰還量は+++++で表され、0リセッ
ト機能を有する構成では総帰還量は++++
+で表される。FIG. 5 shows an output example of the D / A converter in the configuration having no 0 reset function and an output example of the D / A converter in the configuration having the 0 reset function as in the present invention. In FIG. 5, t r, when considering t f characteristic, 1 signal amount that is fed back into the conversion section, the signal quantity fed back to the interval in which the output level changes from 0 level to 1 level, before and after The signal amount can be classified into three types: a signal amount fed back in a section where both levels are 1 level, and a signal amount fed back in a section where the output level changes from 1 level to 0 level. 5 (1) and (2), the output pattern is 01110
If it is 0, the total feedback amount is represented by +++ in the configuration having no 0 reset function, and the total feedback amount is represented by +++++ in the configuration having the 0 reset function. 5 (3) and (4), the output pattern is 01
If it is 0110, the total feedback amount is represented by +++++ in the configuration having no 0 reset function, and the total feedback amount is +++++ in the configuration having the 0 reset function.
It is represented by +.
【0020】このように、0リセット動作しないD/A
変換器を用いた場合の総帰還量はビット出力パターンに
よって異なり、非線形性をもつことになる。一方、0リ
セット動作するD/A変換器を用いた場合には、出力パ
ターンが11となる場合に各D/A変換器で出力レベル
が10と01と変化し、それを合成したものであるので
1レベル出力回数分だけ+が帰還し、総帰還量はビ
ット出力パターンに依存しない。すなわち、高速動作さ
せる場合のtr ,tf 特性による影響を大幅に緩和する
ことができる。As described above, the D / A which does not perform the 0 reset operation
When the converter is used, the total feedback amount differs depending on the bit output pattern, and has a nonlinearity. On the other hand, when a D / A converter that performs a 0 reset operation is used, when the output pattern becomes 11, the output level changes to 10 and 01 in each D / A converter, and these are combined. Therefore, + is fed back by the number of times of one-level output, and the total feedback amount does not depend on the bit output pattern. That is, it is possible to greatly mitigate the effects of t r, t f characteristics when operated at high speed.
【0021】なお、D/A変換器161 ,162 を構成
するアンド回路361 ,362 は、ナンド回路,オア回
路あるいはノア回路に変更することも可能である。図3
において、オア回路によりD/A変換器161 ,162
を実現した実施例構成を図6に示す。図6において、オ
ア回路611 ,612 には、比較器351 ,352 の出
力をインバータ回路621 ,622 を介して取り込み、
その出力をインバータ回路631 ,632 を介して反転
する。また、クロック信号源17から出力されるクロッ
ク信号は、比較器351 およびオア回路612 にはその
まま入力させ、比較器352 およびオア回路611 には
インバータ回路642 ,641 を介して反転させて入力
する。このような構成により、図3に示すA/D変換回
路と同様に動作させることができる。[0021] Incidentally, the AND circuit 36 1, 36 2 constituting the D / A converter 16 1, 16 2, it is also possible to change the NAND circuit, an OR circuit or a NOR circuit. FIG.
, The D / A converters 16 1 , 16 2 by the OR circuit
FIG. 6 shows the configuration of an embodiment in which the above is realized. 6, the OR circuit 61 1, 61 2, receives the output of the comparator 35 1, 35 2 via the inverter circuits 62 1, 62 2,
The output through the inverter circuit 63 1, 63 2 is inverted. The clock signal output from the clock signal source 17, as it is input to the comparator 35 1 and an OR circuit 61 2, the comparator 35 2 and an OR circuit 61 1 via the inverter circuit 64 2, 64 1 Invert and enter. With such a configuration, operation can be performed in a manner similar to that of the A / D conversion circuit illustrated in FIG.
【0022】図7は、図3に示す実施例構成(N=2)
を一般化した実施例構成を示すブロック図である。本実
施例の特徴とするところは、1個の量子化器が量子化に
要する時間tを1周期とし、順次t/Nの位相差をもつ
N個のクロック信号C1 〜CN を各比較器351 〜35
N およびデコーダ71に取り込み、デコーダ71が各位
相差に対応する制御信号D1 〜DN を作成して各アンド
回路361 〜36N に供給する。ここで、クロック信号
C1 〜CNと制御信号D1 〜DN との関係を図8に示
す。FIG. 7 shows the configuration of the embodiment shown in FIG. 3 (N = 2).
FIG. 2 is a block diagram showing an example of a generalized configuration of FIG. The feature of the present embodiment is that the time t required for one quantizer to perform quantization is one cycle, and N clock signals C 1 to C N having a phase difference of t / N are sequentially compared. Vessels 35 1 to 35
Uptake in N and the decoder 71, supplied to the AND circuits 36 1 ~ 36 N to create a control signal D 1 to D N decoder 71 corresponding to each phase difference. Here, the relationship between the clock signals C 1 to C N and the control signals D 1 to D N is shown in FIG.
【0023】このような構成による各比較器351 〜3
5N およびアンド回路361 〜36 N の動作は、図3に
示す実施例と同様である。図9は、kビットの量子化分
解能を有する本発明のA/D変換回路において、図3に
示す実施例構成に対応する構成例を示すブロック図であ
る。図において、比較器351 ,352 、アンド回路3
61 ,362 、抵抗器37 1 ,372 、出力端子1
51 ,152 およびインバータ回路39から構成される
ブロックを1ビット対応の変換単位としてこのブロック
を2k 個並列に配置し、各ブロックに供給する比較電圧
を分圧抵抗器81を介して発生させることにより、kビ
ットの量子化分解能を実現することができる。Each comparator 35 having such a configuration1~ 3
5NAnd AND circuit 361~ 36 NThe operation of
This is the same as the embodiment shown. FIG. 9 shows the k-bit quantized component.
In the A / D conversion circuit of the present invention having a resolution, FIG.
FIG. 4 is a block diagram showing a configuration example corresponding to the embodiment configuration shown.
You. In the figure, a comparator 351, 35Two, And circuit 3
61, 36Two, Resistor 37 1, 37Two, Output terminal 1
51, 15TwoAnd an inverter circuit 39
This block is used as a conversion unit for 1 bit.
2kComparison voltage to be supplied to each block
Is generated via the voltage dividing resistor 81,
Quantization resolution can be realized.
【0024】[0024]
【発明の効果】以上説明したように本発明は、帰還ルー
プ上にあるD/A変換器に要求される速度性能が大幅に
緩和でき、かつD/A変換器のtr ,tf 特性の要求も
緩和可能となり、Δ−Σ形A/D変換回路の高速化およ
び高精度化を実現することができる。The present invention described above, according to the present invention, the speed performance required of the D / A converter that is on the feedback loop can be greatly relaxed, and D / A converter of t r, of t f characteristic The requirements can be relaxed, and the speed and accuracy of the Δ-Σ A / D converter can be increased.
【図1】1ビットの量子化分解能を有する本発明のA/
D変換回路の基本構成を示すブロック図である。FIG. 1 shows A / A of the present invention having a 1-bit quantization resolution.
FIG. 3 is a block diagram illustrating a basic configuration of a D conversion circuit.
【図2】本発明における動作タイミングを示す図であ
る。FIG. 2 is a diagram showing operation timing in the present invention.
【図3】本発明におけるN=2の場合の実施例構成を示
すブロック図である。FIG. 3 is a block diagram showing a configuration of an embodiment when N = 2 in the present invention.
【図4】図3に示す実施例の動作例を示すタイムチャー
トである。FIG. 4 is a time chart showing an operation example of the embodiment shown in FIG. 3;
【図5】tr ,tf 特性を考慮した場合のD/A変換器
出力例である。[5] t r, a D / A converter output example when considering t f characteristics.
【図6】図3に示す実施例において、オア回路を用いた
実施例構成を示すブロック図である。FIG. 6 is a block diagram showing an embodiment using an OR circuit in the embodiment shown in FIG. 3;
【図7】図3に示す実施例構成を一般化した実施例構成
を示すブロック図である。FIG. 7 is a block diagram showing an embodiment configuration obtained by generalizing the embodiment configuration shown in FIG. 3;
【図8】図7の実施例の動作を説明するタイムチャート
である。FIG. 8 is a time chart for explaining the operation of the embodiment in FIG. 7;
【図9】kビットの量子化分解能を有する本発明のA/
D変換回路において、図3に示す実施例構成に対応する
構成例を示すブロック図である。FIG. 9 shows the A / of the present invention with k-bit quantization resolution.
FIG. 4 is a block diagram showing a configuration example corresponding to the configuration of the embodiment shown in FIG. 3 in the D conversion circuit.
【図10】従来のΔ−Σ形A/D変換回路の構成例を示
すブロック図である。FIG. 10 is a block diagram showing a configuration example of a conventional Δ-Σ A / D conversion circuit.
【図11】Δ−Σ形A/D変換回路をZ関数で表現した
シグナルフローチャートを示す図である。FIG. 11 is a signal flowchart illustrating a Δ- し た type A / D conversion circuit expressed by a Z function.
11 入力端子 12 アナログ減算器 13 アナログ積分器 14 量子化器 15 出力端子 16 D/A変換器 17 変換動作制御手段 31 抵抗器 32 演算増幅器 33 コンデンサ 34 比較電圧源 35 比較器 36 アンド回路 37 抵抗器 38 クロック信号源 39 インバータ回路 61 オア回路 62,63,64 インバータ回路 71 デコーダ 81 分圧抵抗器 91 入力端子 92 アナログ減算器 93 アナログ積分器 94 量子化器 95 出力端子 96 D/A変換器 DESCRIPTION OF SYMBOLS 11 Input terminal 12 Analog subtracter 13 Analog integrator 14 Quantizer 15 Output terminal 16 D / A converter 17 Conversion operation control means 31 Resistor 32 Operational amplifier 33 Capacitor 34 Comparison voltage source 35 Comparator 36 AND circuit 37 Resistor Reference Signs List 38 Clock signal source 39 Inverter circuit 61 OR circuit 62, 63, 64 Inverter circuit 71 Decoder 81 Voltage dividing resistor 91 Input terminal 92 Analog subtractor 93 Analog integrator 94 Quantizer 95 Output terminal 96 D / A converter
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03M 3/02 Continuation of the front page (58) Field surveyed (Int.Cl. 7 , DB name) H03M 3/02
Claims (1)
積分器と、前記積分器の出力信号を量子化してディジタ
ル信号に変換する量子化器と、前記ディジタル信号をア
ナログ信号に再変換し、前記積分器の入力に帰還するD
/A変換器とを備えたA/D変換回路において、前記量
子化器は、前記積分器の出力信号を並列に取り込む複数
N個の量子化器で構成し、前記D/A変換器は、前記N
個の量子化器に対応するN個のD/A変換器で構成し、
1個の量子化器が量子化に要する時間tをN分割して各
量子化器の変換時刻を順次設定し、かつその変換時刻に
量子化器の出力を取り込むD/A変換器にはその変換時
刻からt/N時間だけ対応するアナログ信号を出力さ
せ、他のD/A変換器には0レベルを出力させる変換動
作制御手段を備えたことを特徴とするA/D変換回路。An integrator for inputting an analog signal to perform an integration process; a quantizer for quantizing an output signal of the integrator to convert the digital signal into a digital signal; reconverting the digital signal into an analog signal; D feedback to the input of the integrator
In the A / D conversion circuit including the / A converter, the quantizer includes a plurality of N quantizers that take in parallel the output signals of the integrator, and the D / A converter includes: The N
It is composed of N D / A converters corresponding to the quantizers,
The time t required for one quantizer to divide by N is divided into N, and the conversion time of each quantizer is sequentially set. An A / D conversion circuit comprising a conversion operation control means for outputting an analog signal corresponding to t / N time from a conversion time and outputting a 0 level to another D / A converter.
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