JP3047177B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3047177B2 JP3047177B2 JP10149936A JP14993698A JP3047177B2 JP 3047177 B2 JP3047177 B2 JP 3047177B2 JP 10149936 A JP10149936 A JP 10149936A JP 14993698 A JP14993698 A JP 14993698A JP 3047177 B2 JP3047177 B2 JP 3047177B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- type
- load
- mos transistor
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特にＭ
ＯＳ型トランジスタを用いたコンパレーター回路に関す
る。
ＯＳ型トランジスタを用いたコンパレーター回路に関す
る。
【０００２】
【従来の技術】従来、ＭＯＳ型トランジスタを用いたコ
ンパレーターは広く利用されているが、オフセット電圧
の小さいコンパレーターを得るためにはＭＯＳ型トラン
ジスタのチャネル幅及びチャネル長を大きくしたものが
知られていた。
ンパレーターは広く利用されているが、オフセット電圧
の小さいコンパレーターを得るためにはＭＯＳ型トラン
ジスタのチャネル幅及びチャネル長を大きくしたものが
知られていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳ型トランジスタを用いたコンパレーターは、オフ
セット電圧を小さくする為にＭＯＳ型トランジスタのチ
ャネル幅、チャネル長を長くする手段を用いているた
め、コンパレーターの占有面積が大きくなってしまうと
言う問題点を有していた。
ＭＯＳ型トランジスタを用いたコンパレーターは、オフ
セット電圧を小さくする為にＭＯＳ型トランジスタのチ
ャネル幅、チャネル長を長くする手段を用いているた
め、コンパレーターの占有面積が大きくなってしまうと
言う問題点を有していた。
【０００４】本発明は、従来のＭ０Ｓ型トランジスタを
用いたコンパレーターでは不可能であったオフセット電
圧の小さいコンパレーターを小さな占有面積で提供する
ことを目的とする。
用いたコンパレーターでは不可能であったオフセット電
圧の小さいコンパレーターを小さな占有面積で提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は次の手段を用いた。 （１）ＭＯＳ型トランジスタで構成するコンパレーター
において、負荷側のＭＯＳ型トランジスタの相互コンダ
クタンスｇｍを差動側のＭＯＳ型トランジスタの相互コ
ンダクタンスｇｍより小さくした。
に、本発明は次の手段を用いた。 （１）ＭＯＳ型トランジスタで構成するコンパレーター
において、負荷側のＭＯＳ型トランジスタの相互コンダ
クタンスｇｍを差動側のＭＯＳ型トランジスタの相互コ
ンダクタンスｇｍより小さくした。
【０００６】（２）そのコンパレーターにおいて、負荷
側のＭＯＳ型トランジスタの移動度を差動側の移動度よ
り小さくした。 （３）そのコンパレーターにおいて、負荷側のＭＯＳ型
トランジスタのチャネル領域の不純物濃度を差動側のＭ
ＯＳ型トランジスタの不純物濃度より濃くした。
側のＭＯＳ型トランジスタの移動度を差動側の移動度よ
り小さくした。 （３）そのコンパレーターにおいて、負荷側のＭＯＳ型
トランジスタのチャネル領域の不純物濃度を差動側のＭ
ＯＳ型トランジスタの不純物濃度より濃くした。
【０００７】（４）そのコンパレーターにおいて、負荷
側のＭＯＳ型トランジスタのしきい値電圧を差動側のＭ
ＯＳ型トランジスタのしきい値電圧より高くした。 （５）そのコンパレーターにおいて、負荷側のＭＯＳ型
トランジスタのゲ−ト酸化膜厚を差動側のＭＯＳ型トラ
ンジスタのゲ−ト酸化膜厚より厚くした。 （６）そのコンパレーターにおいて、負荷側のＭＯＳ型
トランジスタをＰ型トランジスタ、差動側のＭＯＳ型ト
ランジスタをＮ型トランジスタにした。
側のＭＯＳ型トランジスタのしきい値電圧を差動側のＭ
ＯＳ型トランジスタのしきい値電圧より高くした。 （５）そのコンパレーターにおいて、負荷側のＭＯＳ型
トランジスタのゲ−ト酸化膜厚を差動側のＭＯＳ型トラ
ンジスタのゲ−ト酸化膜厚より厚くした。 （６）そのコンパレーターにおいて、負荷側のＭＯＳ型
トランジスタをＰ型トランジスタ、差動側のＭＯＳ型ト
ランジスタをＮ型トランジスタにした。
【０００８】（７）そのコンパレーターにおいて、負荷
側のＭＯＳ型トランジスタをＮ型トランジスタ、差動側
のＭＯＳ型トランジスタをＰ型トランジスタにした。 （８）そのＭＯＳ型トランジスタのチャネル領域に導入
された不純物をリンにした。 （９）そのＭＯＳ型トランジスタのチャネル領域に導入
された不純物を砒素にした。
側のＭＯＳ型トランジスタをＮ型トランジスタ、差動側
のＭＯＳ型トランジスタをＰ型トランジスタにした。 （８）そのＭＯＳ型トランジスタのチャネル領域に導入
された不純物をリンにした。 （９）そのＭＯＳ型トランジスタのチャネル領域に導入
された不純物を砒素にした。
【０００９】（１０）そのＭＯＳ型トランジスタのチャ
ネル領域に導入された不純物をボロンにした。 （１１）そのＭＯＳ型トランジスタのチャネル領域に導
入された不純物をＢＦ２にした。 （１２）そのＭＯＳ型トランジスタのチャネル領域に導
入された不純物を二種類以上にした。
ネル領域に導入された不純物をボロンにした。 （１１）そのＭＯＳ型トランジスタのチャネル領域に導
入された不純物をＢＦ２にした。 （１２）そのＭＯＳ型トランジスタのチャネル領域に導
入された不純物を二種類以上にした。
【００１０】（１３）そのコンパレーターにおいて、負
荷側のＭＯＳ型トランジスタのみゲ−ト電極と基板中に
形成されるソ−ス拡散およびドレイン拡散とがオ−バ−
ラップしないようにした。 （１４）第一導電型のシリコン半導体基板中に第二導電
型のウェル領域を形成し、その第二導電型のウェル中に
その負荷側のＭＯＳ型トランジスタが、その第二導電型
のウェル領域外にその差動側のＭＯＳ型トランジスタを
形成した。
荷側のＭＯＳ型トランジスタのみゲ−ト電極と基板中に
形成されるソ−ス拡散およびドレイン拡散とがオ−バ−
ラップしないようにした。 （１４）第一導電型のシリコン半導体基板中に第二導電
型のウェル領域を形成し、その第二導電型のウェル中に
その負荷側のＭＯＳ型トランジスタが、その第二導電型
のウェル領域外にその差動側のＭＯＳ型トランジスタを
形成した。
【００１１】（１５）第一導電型のシリコン半導体基板
中に第二導電型のウェル領域を形成し、その第二導電型
のウェル中にその差動側のＭＯＳ型トランジスタが、そ
の第二導電型のウェル領域外にその負荷側のＭＯＳ型ト
ランジスタを形成した。 （１６）第一導電型のシリコン半導体基板中に第二導電
型及び第三導電型のウェル領域を形成し、それぞれのウ
ェル中に差動側及びの負荷側のＭＯＳ型トランジスタを
形成した。
中に第二導電型のウェル領域を形成し、その第二導電型
のウェル中にその差動側のＭＯＳ型トランジスタが、そ
の第二導電型のウェル領域外にその負荷側のＭＯＳ型ト
ランジスタを形成した。 （１６）第一導電型のシリコン半導体基板中に第二導電
型及び第三導電型のウェル領域を形成し、それぞれのウ
ェル中に差動側及びの負荷側のＭＯＳ型トランジスタを
形成した。
【００１２】
【発明の実施の形態】本発明の半導体装置は、小さな占
有面積でオフセット電圧を小さくした高精度なコンパレ
ーターをＭＯＳ型トランジスタを用いて実現する事がで
きる。以下、図面を参照して本発明の好適な実施例を説
明する。本発明にかかる半導体装置の第一実施例を示
す。図１の回路図に示したコンパレーターは２つのＰ型
トランジスタ１０２、１０３を負荷トランジスタとし、
２つのＮ型トランジスタ１０７、１０８を差動トランジ
スタとして構成され、電源端子１０１と出力端子１０４
と基準電圧端子１０５と入力端子１０６と接地端子１０
９からなる。ある一定の電位を基準電圧端子１０５に印
加する。その時入力端子１０６に印加された電位が基準
電圧端子１０５に印加されている電位より小さいと電源
端子１０１に印加されている電位が出力端子１０４より
出力される。一方、入力端子１０６に印加された電位が
基準電圧端子１０５に印加されている電位より大きいと
接地端子１０９に印加されている電位が出力端子１０４
より出力される。この出力が変化することを反転すると
いう。
有面積でオフセット電圧を小さくした高精度なコンパレ
ーターをＭＯＳ型トランジスタを用いて実現する事がで
きる。以下、図面を参照して本発明の好適な実施例を説
明する。本発明にかかる半導体装置の第一実施例を示
す。図１の回路図に示したコンパレーターは２つのＰ型
トランジスタ１０２、１０３を負荷トランジスタとし、
２つのＮ型トランジスタ１０７、１０８を差動トランジ
スタとして構成され、電源端子１０１と出力端子１０４
と基準電圧端子１０５と入力端子１０６と接地端子１０
９からなる。ある一定の電位を基準電圧端子１０５に印
加する。その時入力端子１０６に印加された電位が基準
電圧端子１０５に印加されている電位より小さいと電源
端子１０１に印加されている電位が出力端子１０４より
出力される。一方、入力端子１０６に印加された電位が
基準電圧端子１０５に印加されている電位より大きいと
接地端子１０９に印加されている電位が出力端子１０４
より出力される。この出力が変化することを反転すると
いう。
【００１３】負荷トランジスタとしたＰ型トランジスタ
１０２と１０３のサイズが等しく、差動トランジスタと
したＮ型トランジスタ１０７と１０８のサイズが等しい
場合には、基準電圧端子１０５に印加されている電位と
入力端子１０６に印加されている電位が等しい時、出力
が反転する。しかしながら、実際は加工精度その他の原
因により、基準電圧端子１０５に印加されている電位と
入力端子１０６に印加されている電位が等しくないとき
に反転が起こってしまう。この時の基準電圧端子１０５
に印加されている電位と入力端子１０６に印加されてい
る電位の差をオフセット電圧と言う。オフセット電圧は
次式で求められる。
１０２と１０３のサイズが等しく、差動トランジスタと
したＮ型トランジスタ１０７と１０８のサイズが等しい
場合には、基準電圧端子１０５に印加されている電位と
入力端子１０６に印加されている電位が等しい時、出力
が反転する。しかしながら、実際は加工精度その他の原
因により、基準電圧端子１０５に印加されている電位と
入力端子１０６に印加されている電位が等しくないとき
に反転が起こってしまう。この時の基準電圧端子１０５
に印加されている電位と入力端子１０６に印加されてい
る電位の差をオフセット電圧と言う。オフセット電圧は
次式で求められる。
【００１４】 Voff=△Vtn+√(αKp/βKn)×|△Vtp|+(√(α/β)-1)(Vref-Vb-Vtn) − 式においてVoffはオフセット電圧、△Vtnは差動トラ
ンジスタであるＮ型トランジスタ１０７と１０８のしき
い値電圧（以下、Ｖｔｈと略す。）の差、△Vtpは負荷
トランジスタであるＰ型トランジスタ１０２と１０３の
Ｖｔｈの差、Kｎは差動トランジスタであるＮ型トラン
ジスタ１０７、１０８の相互コンダクタンスｇｍ、Kpは
負荷トランジスタであるＰ型トランジスタ１０２、１０
３の相互コンダクタンスｇｍ、αは負荷トランジスタで
あるＰ型トランジスタ１０２と１０３の相互コンダクタ
ンスｇｍの比、βは差動トランジスタであるＮ型トラン
ジスタ１０７と１０８の相互コンダクタンスｇｍの比、
Vrefは基準電圧端子１０５に印加された電位（以下Vref
と略す）、Vaは電源電圧端子１０１に印加された電位、
Vbは接地端子１０９に印加された電位、Vtnは差動トラ
ンジスタであるＮ型トランジスタ１０７、１０８のＶｔ
ｈ、Vtpは負荷トランジスタであるＰ型トランジスタ１
０２、１０３のＶｔｈを示している。
ンジスタであるＮ型トランジスタ１０７と１０８のしき
い値電圧（以下、Ｖｔｈと略す。）の差、△Vtpは負荷
トランジスタであるＰ型トランジスタ１０２と１０３の
Ｖｔｈの差、Kｎは差動トランジスタであるＮ型トラン
ジスタ１０７、１０８の相互コンダクタンスｇｍ、Kpは
負荷トランジスタであるＰ型トランジスタ１０２、１０
３の相互コンダクタンスｇｍ、αは負荷トランジスタで
あるＰ型トランジスタ１０２と１０３の相互コンダクタ
ンスｇｍの比、βは差動トランジスタであるＮ型トラン
ジスタ１０７と１０８の相互コンダクタンスｇｍの比、
Vrefは基準電圧端子１０５に印加された電位（以下Vref
と略す）、Vaは電源電圧端子１０１に印加された電位、
Vbは接地端子１０９に印加された電位、Vtnは差動トラ
ンジスタであるＮ型トランジスタ１０７、１０８のＶｔ
ｈ、Vtpは負荷トランジスタであるＰ型トランジスタ１
０２、１０３のＶｔｈを示している。
【００１５】式は以下の様に求められる。図１におけ
る負荷トランジスタであるＰ型トランジスタ１０２、１
０３のチャネル幅、チャネル長、Ｖｔｈを互いに同じ
く、差動トランジスタであるＮ型トランジスタ１０７、
１０８のチャネル幅、チャネル長、Ｖｔｈを互いに同じ
くしておく。負荷トランジスタであるＰ型トランジスタ
１０２と差動トランジスタであるＮ型トランジスタ１０
７を経由する電流をＩ1とし、負荷トランジスタである
Ｐ型トランジスタ１０３と差動トランジスタであるＮ型
トランジスタ１０８を経由する電流をＩ２とすると次式
の様に表される。
る負荷トランジスタであるＰ型トランジスタ１０２、１
０３のチャネル幅、チャネル長、Ｖｔｈを互いに同じ
く、差動トランジスタであるＮ型トランジスタ１０７、
１０８のチャネル幅、チャネル長、Ｖｔｈを互いに同じ
くしておく。負荷トランジスタであるＰ型トランジスタ
１０２と差動トランジスタであるＮ型トランジスタ１０
７を経由する電流をＩ1とし、負荷トランジスタである
Ｐ型トランジスタ１０３と差動トランジスタであるＮ型
トランジスタ１０８を経由する電流をＩ２とすると次式
の様に表される。
【００１６】 Ｉ１＝Kp（Va−Vref−|Vtp｜)2＝Kn（Vref−Vb−Vtn）2− Ｉ２＝αKp｛Va−Vdd−｜Vtp−△Vtp｜｝2 ＝βKn｛Vin−Vb−（Vtn−△Vtn）｝2 − Vin＝Vref−Voff − 但し、Vinは入力端子１０６に印加される電位（以下Vin
と略す。） 本来、負荷トランジスタであるＰ型トランジスタ１０２
と１０３のチャネル幅、チャネル長、Ｖｔｈ、相互コン
ダクタンスｇｍが互いに等しく、差動トランジスタであ
るＮ型トランジスタ１０７と１０８のチャネル幅、チャ
ネル長、Ｖｔｈ、相互コンダクタンスｇｍが互いに等し
ければVin＝Vrefで反転する。しかしながら、オフセッ
ト電圧が生じると式の状態の時に反転する。反転する
とき、Ｉ１＝Ｉ２となるので式＝式となり、オフセ
ット電圧が生じていると仮定して式を代入する。上式
を解くと式が得られる。式からオフセット電圧を小
さくするには、負荷トランジスタの相互コンダクタンス
ｇｍを小さくし、差動トランジスタの相互コンダクタン
スｇｍを大きくすれば良いことが分かる。
と略す。） 本来、負荷トランジスタであるＰ型トランジスタ１０２
と１０３のチャネル幅、チャネル長、Ｖｔｈ、相互コン
ダクタンスｇｍが互いに等しく、差動トランジスタであ
るＮ型トランジスタ１０７と１０８のチャネル幅、チャ
ネル長、Ｖｔｈ、相互コンダクタンスｇｍが互いに等し
ければVin＝Vrefで反転する。しかしながら、オフセッ
ト電圧が生じると式の状態の時に反転する。反転する
とき、Ｉ１＝Ｉ２となるので式＝式となり、オフセ
ット電圧が生じていると仮定して式を代入する。上式
を解くと式が得られる。式からオフセット電圧を小
さくするには、負荷トランジスタの相互コンダクタンス
ｇｍを小さくし、差動トランジスタの相互コンダクタン
スｇｍを大きくすれば良いことが分かる。
【００１７】Ｐ型トランジスタの移動度は動作するキャ
リアが正孔のため、電子をキャリアとするＮ型トランジ
スタより1/２〜1/３になる。相互コンダクタンスｇｍは
移動度に比例することより、負荷側にＰ型トランジス
タ、差動側にＮ型トランジスタにすることで、負荷側に
Ｎ型トランジスタ、差動側にＰ型トランジスタで構成す
るコンパレータよりオフセット電圧を小さくできる。
リアが正孔のため、電子をキャリアとするＮ型トランジ
スタより1/２〜1/３になる。相互コンダクタンスｇｍは
移動度に比例することより、負荷側にＰ型トランジス
タ、差動側にＮ型トランジスタにすることで、負荷側に
Ｎ型トランジスタ、差動側にＰ型トランジスタで構成す
るコンパレータよりオフセット電圧を小さくできる。
【００１８】本発明にかかる半導体装置の第二実施例を
詳細に説明する。図３は本発明の半導体装置の負荷トラ
ンジスタであるＰ型トランジスタと差動トランジスタで
あるＮ型トランジスタの模式的断面図である。Ｎ型トラ
ンジスタは、Ｐ型シリコン半導体基板３０１上に形成す
るゲート酸化膜３１１及び多結晶シリコンゲート電極３
０５と、ゲート電極両端のシリコン基板表面に形成する
ソース・ドレインと呼ばれる高濃度のＮ＋型拡散層３０
４及びその間のチャネル領域３０７から成っている。ま
たＰ型トランジスタは、 シリコン基板上に形成するゲ
ート酸化膜３１１及び多結晶シリコンゲート電極３０５
と、ゲート電極両端のＮ−−型ウェル層３０２表面に形
成するソース・ドレインと呼ばれる高濃度のＰ＋型拡散
層３０３及びその間のチャネル領域３０６から成ってい
る。両素子の間に分離を目的としてフィールド酸化膜３
０８が形成される。
詳細に説明する。図３は本発明の半導体装置の負荷トラ
ンジスタであるＰ型トランジスタと差動トランジスタで
あるＮ型トランジスタの模式的断面図である。Ｎ型トラ
ンジスタは、Ｐ型シリコン半導体基板３０１上に形成す
るゲート酸化膜３１１及び多結晶シリコンゲート電極３
０５と、ゲート電極両端のシリコン基板表面に形成する
ソース・ドレインと呼ばれる高濃度のＮ＋型拡散層３０
４及びその間のチャネル領域３０７から成っている。ま
たＰ型トランジスタは、 シリコン基板上に形成するゲ
ート酸化膜３１１及び多結晶シリコンゲート電極３０５
と、ゲート電極両端のＮ−−型ウェル層３０２表面に形
成するソース・ドレインと呼ばれる高濃度のＰ＋型拡散
層３０３及びその間のチャネル領域３０６から成ってい
る。両素子の間に分離を目的としてフィールド酸化膜３
０８が形成される。
【００１９】ＭＯＳトランジスタのチャネル領域にはボ
ロンやＢＦ2などのＰ型の不純物または、Ａｓや燐など
のＮ型の不純物を導入する。多結晶シリコンゲ−ト電極
がＮ型のとき、エンハンス型及びディプレッション型Ｐ
チャネルＭＯＳトランジスタのチャネル領域にはボロン
やＢＦ2などのＰ型の不純物を導入する。ＮチャネルＭ
ＯＳトランジスタのチャネル領域には、エンハンス型の
場合ボロンやＢＦ2などのＰ型の不純物を、ディプレッ
ション型の場合Ａｓや燐などのＮ型の不純物を導入す
る。多結晶シリコンゲ−ト電極がＰ型のとき、Ｐチャネ
ルＭＯＳトランジスタのチャネル領域には、エンハンス
型の場合Ａｓや燐などのＮ型の不純物を、ディプレッシ
ョン型の場合ボロンやＢＦ2などのＰ型の不純物を導入
する。エンハンス型及びディプレッション型Ｎチャネル
ＭＯＳトランジスタのチャネル領域には、Ａｓや燐など
のＮ型の不純物を導入する。この時負荷側のチャネル領
域の不純物濃度は、差動側のチャネル領域よりも濃度を
濃くして移動度を小さくする。
ロンやＢＦ2などのＰ型の不純物または、Ａｓや燐など
のＮ型の不純物を導入する。多結晶シリコンゲ−ト電極
がＮ型のとき、エンハンス型及びディプレッション型Ｐ
チャネルＭＯＳトランジスタのチャネル領域にはボロン
やＢＦ2などのＰ型の不純物を導入する。ＮチャネルＭ
ＯＳトランジスタのチャネル領域には、エンハンス型の
場合ボロンやＢＦ2などのＰ型の不純物を、ディプレッ
ション型の場合Ａｓや燐などのＮ型の不純物を導入す
る。多結晶シリコンゲ−ト電極がＰ型のとき、Ｐチャネ
ルＭＯＳトランジスタのチャネル領域には、エンハンス
型の場合Ａｓや燐などのＮ型の不純物を、ディプレッシ
ョン型の場合ボロンやＢＦ2などのＰ型の不純物を導入
する。エンハンス型及びディプレッション型Ｎチャネル
ＭＯＳトランジスタのチャネル領域には、Ａｓや燐など
のＮ型の不純物を導入する。この時負荷側のチャネル領
域の不純物濃度は、差動側のチャネル領域よりも濃度を
濃くして移動度を小さくする。
【００２０】更に負荷側のＭＯＳトランジスタのチャネ
ル領域には二種類以上の不純物を導入することで移動度
を小さくすることもできる。この場合必ずＰ型の不純物
とＮ型の不純物を混合させる。例えば若干のＮ型不純物
を入れた後にＰ型不純物を導入する。Ｐ型とＮ型は電気
的には相殺するため、不純物量（Ｐ型）を多く導入して
も同じ特性（しきい値電圧）にすることができる。図４
にＶＴＰｖｓボロンチャネルド−ズ量を示す。例えばＶ
ＴＰ０．５ｖを作るには、チャネル不純物（ボロン）を
従来（標準）では7.47×1011 [atmos/cm2]、 燐を1×
1011[atmos/cm2]混在させると8.84×1011[atmos/cm2]、
燐を2×1011[atmos/cm2]混在させると9.57×1011[atmos
/cm2]、注入することになる。つまり異極の不純物を混
在させると同じＶＴＰでも不純物を多く導入することが
できる。図５はＶＴＮｖｓボロンチャネルド−ズ量を示
す。これも同様に燐などのＮ型の不純物が混在させると
同じＶＴＮでもＰ型不純物は多く導入することができ
る。例えばＶＴＮ０．５ｖを作るには、チャネル不純物
（ボロン）を従来（標準）では2.52×1011 [atmos/c
m2]、燐を1×1011[atmos/cm2]混在させると2.87×10
11[atmos/cm2]、燐を2×101 1[atmos/cm2]混在させると
3.40×1011[atmos/cm2]、注入することになる。
ル領域には二種類以上の不純物を導入することで移動度
を小さくすることもできる。この場合必ずＰ型の不純物
とＮ型の不純物を混合させる。例えば若干のＮ型不純物
を入れた後にＰ型不純物を導入する。Ｐ型とＮ型は電気
的には相殺するため、不純物量（Ｐ型）を多く導入して
も同じ特性（しきい値電圧）にすることができる。図４
にＶＴＰｖｓボロンチャネルド−ズ量を示す。例えばＶ
ＴＰ０．５ｖを作るには、チャネル不純物（ボロン）を
従来（標準）では7.47×1011 [atmos/cm2]、 燐を1×
1011[atmos/cm2]混在させると8.84×1011[atmos/cm2]、
燐を2×1011[atmos/cm2]混在させると9.57×1011[atmos
/cm2]、注入することになる。つまり異極の不純物を混
在させると同じＶＴＰでも不純物を多く導入することが
できる。図５はＶＴＮｖｓボロンチャネルド−ズ量を示
す。これも同様に燐などのＮ型の不純物が混在させると
同じＶＴＮでもＰ型不純物は多く導入することができ
る。例えばＶＴＮ０．５ｖを作るには、チャネル不純物
（ボロン）を従来（標準）では2.52×1011 [atmos/c
m2]、燐を1×1011[atmos/cm2]混在させると2.87×10
11[atmos/cm2]、燐を2×101 1[atmos/cm2]混在させると
3.40×1011[atmos/cm2]、注入することになる。
【００２１】次にＭＯＳ型トランジスタのチャネル領域
に不純物を導入したときの、移動度の変化について説明
する。図６にＰ型半導体基板のチャネル領域に、基板と
同導電型の不純物であるボロン及び逆導電型の不純物で
ある砒素を導入したときのドーズ量と移動度の関係を示
す。チャネルド−ズ量が増えると共に移動度が小さくな
っている。これよりチャネル領域に不純物を導入するこ
とにより、容易に移動度が変えられる事が分かる。この
ように負荷側のチャネル不純物濃度を差動側のチャネル
不純物濃度より濃くすることより、負荷側のＭＯＳ型ト
ランジスタの相互コンダクタンスｇｍが差動側のＭＯＳ
型トランジスタの相互コンダクタンスｇｍより小さくな
り、オフセット電圧を小さくできる。
に不純物を導入したときの、移動度の変化について説明
する。図６にＰ型半導体基板のチャネル領域に、基板と
同導電型の不純物であるボロン及び逆導電型の不純物で
ある砒素を導入したときのドーズ量と移動度の関係を示
す。チャネルド−ズ量が増えると共に移動度が小さくな
っている。これよりチャネル領域に不純物を導入するこ
とにより、容易に移動度が変えられる事が分かる。この
ように負荷側のチャネル不純物濃度を差動側のチャネル
不純物濃度より濃くすることより、負荷側のＭＯＳ型ト
ランジスタの相互コンダクタンスｇｍが差動側のＭＯＳ
型トランジスタの相互コンダクタンスｇｍより小さくな
り、オフセット電圧を小さくできる。
【００２２】本発明にかかる半導体装置の第三実施例を
詳細に説明する。負荷トランジスタであるＰ型トランジ
スタのしきい値電圧は、差動トランジスタであるＮ型ト
ランジスタのしきい値電圧より高くする。図７にＰ型ト
ランジスタｖｓチャネル不純物量、図８にＮ型トランジ
スタｖｓチャネル不純物量を示す。 Ｐ型トランジスタ
のしきい値電圧を例えば０．６ｖにする場合チャネル不
純物は6.62×1011[atmos/cm2]、Ｎ型トランジスタのし
きい値電圧を例えば０．５ｖにする場合チャネル不純物
は2.87×1011[atmos/cm2]必要になる。しきい値電圧が
高い方がチャネル不純物量は多くなっている。つまり負
荷側のＭＯＳ型トランジスタのしきい値電圧が差動側の
ＭＯＳ型トランジスタのしきい値電圧より高くすると、
オフセット電圧を小さくできる。更にＰ型トランジスタ
のしきい値電圧は高いほど良い。図９にＰ型トランジス
タｖｓ移動度を示す。しきい値電圧が高いほど移動小さ
くなっているのが分かる。
詳細に説明する。負荷トランジスタであるＰ型トランジ
スタのしきい値電圧は、差動トランジスタであるＮ型ト
ランジスタのしきい値電圧より高くする。図７にＰ型ト
ランジスタｖｓチャネル不純物量、図８にＮ型トランジ
スタｖｓチャネル不純物量を示す。 Ｐ型トランジスタ
のしきい値電圧を例えば０．６ｖにする場合チャネル不
純物は6.62×1011[atmos/cm2]、Ｎ型トランジスタのし
きい値電圧を例えば０．５ｖにする場合チャネル不純物
は2.87×1011[atmos/cm2]必要になる。しきい値電圧が
高い方がチャネル不純物量は多くなっている。つまり負
荷側のＭＯＳ型トランジスタのしきい値電圧が差動側の
ＭＯＳ型トランジスタのしきい値電圧より高くすると、
オフセット電圧を小さくできる。更にＰ型トランジスタ
のしきい値電圧は高いほど良い。図９にＰ型トランジス
タｖｓ移動度を示す。しきい値電圧が高いほど移動小さ
くなっているのが分かる。
【００２３】負荷トランジスタであるＰ型トランジスタ
のチャネル領域の不純物濃度を差動トランジスタである
Ｎ型トランジスタのチャネル領域の不純物濃度より更に
濃くするために、濃いＮ型ウェル領域中に負荷トランジ
スタであるＰ型トランジスタを作るのが効果的である。
図７に各Ｎウェル濃度ごとのＶＴＰｖｓチャネル不純物
量を示す。例えばＶＴＰ０．５ｖを作るには、チャネル
不純物（ボロン）はＮウェル2×1012[atmos/cm2]では6.
44×1011[atmos/cm2]、3×1012[atmos/cm2]では7.47×1
011[atmos/cm2]、6×1012[atmos/cm2]では9.57×1011[a
tmos/cm2]、必要になる。Ｎウェル濃度が濃いほどチャ
ネル不純物量が多くなっている。
のチャネル領域の不純物濃度を差動トランジスタである
Ｎ型トランジスタのチャネル領域の不純物濃度より更に
濃くするために、濃いＮ型ウェル領域中に負荷トランジ
スタであるＰ型トランジスタを作るのが効果的である。
図７に各Ｎウェル濃度ごとのＶＴＰｖｓチャネル不純物
量を示す。例えばＶＴＰ０．５ｖを作るには、チャネル
不純物（ボロン）はＮウェル2×1012[atmos/cm2]では6.
44×1011[atmos/cm2]、3×1012[atmos/cm2]では7.47×1
011[atmos/cm2]、6×1012[atmos/cm2]では9.57×1011[a
tmos/cm2]、必要になる。Ｎウェル濃度が濃いほどチャ
ネル不純物量が多くなっている。
【００２４】負荷トランジスタであるＰ型トランジスタ
の移動度が差動トランジスタであるＮ型トランジスタの
移動度より小さければ、負荷トランジスタであるＰ型ト
ランジスタと差動トランジスタであるＮ型トランジスタ
は共にウェル領域に作成することも可能である。この時
Ｎ型トランジスタのチャネル領域の不純物濃度をＰ型ト
ランジスタのチャネル領域の不純物濃度と大きく差をつ
けることができる。図８に各Ｐウェル濃度ごとのＶＴＮ
ｖｓチャネル不純物量を示す。例えばＶＴＮ０．４５ｖ
を作るときチャネル不純物量は、Ｐウェル4×1012[atmo
s/cm2]では2.34×1011[atmos/cm2]、6×1012[atmos/c
m2]では1.99×1011[atmos/cm2]、必要になる。この様に
Ｐウェル濃度が濃いほどチャネル不純物量を薄くするこ
とができ差が大きくなる。
の移動度が差動トランジスタであるＮ型トランジスタの
移動度より小さければ、負荷トランジスタであるＰ型ト
ランジスタと差動トランジスタであるＮ型トランジスタ
は共にウェル領域に作成することも可能である。この時
Ｎ型トランジスタのチャネル領域の不純物濃度をＰ型ト
ランジスタのチャネル領域の不純物濃度と大きく差をつ
けることができる。図８に各Ｐウェル濃度ごとのＶＴＮ
ｖｓチャネル不純物量を示す。例えばＶＴＮ０．４５ｖ
を作るときチャネル不純物量は、Ｐウェル4×1012[atmo
s/cm2]では2.34×1011[atmos/cm2]、6×1012[atmos/c
m2]では1.99×1011[atmos/cm2]、必要になる。この様に
Ｐウェル濃度が濃いほどチャネル不純物量を薄くするこ
とができ差が大きくなる。
【００２５】また、必ずしも負荷側のＭＯＳ型トランジ
スタをウェル領域に作る必要はない。Ｎ型基板を用い
て、Ｐ型ウェルを作り、Ｎ型シリコン半導体基板中に負
荷トランジスタとなるＰ型トランジスタを、Ｐ型ウェル
内に差動トランジスタとなるＮ型トランジスタを作って
も良い。その際も必ず負荷トランジスタとなるＰ型トラ
ンジスタのチャネル領域の不純物濃度を差動トランジス
タとなるＮ型トランジスタのチャネル領域より濃くす
る。
スタをウェル領域に作る必要はない。Ｎ型基板を用い
て、Ｐ型ウェルを作り、Ｎ型シリコン半導体基板中に負
荷トランジスタとなるＰ型トランジスタを、Ｐ型ウェル
内に差動トランジスタとなるＮ型トランジスタを作って
も良い。その際も必ず負荷トランジスタとなるＰ型トラ
ンジスタのチャネル領域の不純物濃度を差動トランジス
タとなるＮ型トランジスタのチャネル領域より濃くす
る。
【００２６】本発明にかかる半導体装置の第四実施例を
詳細に説明する。負荷側のＭＯＳ型トランジスタのゲ−
ト酸化膜厚は差動側のＭＯＳ型トランジスタより厚くし
てオフセット電圧を小さくする。相互コンダクタンスｇ
ｍはゲ−ト酸化膜厚に反比例する為、厚くすると相互コ
ンダクタンスｇｍは小さくなる。半導体基板全面に酸化
膜、例えば１５０Åを形成した後、差動側のＭＯＳ型ト
ランジスタができる領域の酸化膜のみを選択エッチング
し、再び基板全面酸化、例えば２００Åの酸化膜を形成
する。こうすると差動側のＭＯＳ型トランジスタのゲ−
ト酸化膜厚は最後に酸化した２００Åの膜厚となり、負
荷側のＭＯＳ型トランジスタは１５０＋２００Åとで３
００Å程度のゲ−ト酸化膜厚が形成され、負荷側のＭＯ
Ｓ型トランジスタの相互コンダクタンスｇｍを差動側よ
りも小さくすることができる。
詳細に説明する。負荷側のＭＯＳ型トランジスタのゲ−
ト酸化膜厚は差動側のＭＯＳ型トランジスタより厚くし
てオフセット電圧を小さくする。相互コンダクタンスｇ
ｍはゲ−ト酸化膜厚に反比例する為、厚くすると相互コ
ンダクタンスｇｍは小さくなる。半導体基板全面に酸化
膜、例えば１５０Åを形成した後、差動側のＭＯＳ型ト
ランジスタができる領域の酸化膜のみを選択エッチング
し、再び基板全面酸化、例えば２００Åの酸化膜を形成
する。こうすると差動側のＭＯＳ型トランジスタのゲ−
ト酸化膜厚は最後に酸化した２００Åの膜厚となり、負
荷側のＭＯＳ型トランジスタは１５０＋２００Åとで３
００Å程度のゲ−ト酸化膜厚が形成され、負荷側のＭＯ
Ｓ型トランジスタの相互コンダクタンスｇｍを差動側よ
りも小さくすることができる。
【００２７】本発明にかかる半導体装置の第五実施例を
詳細に説明する。図１０は電源ＩＣやＬＣＤコントロー
ラＩＣなどの内部にあるコンパレ−タ回路４０１を構成
するＭＯＳ型トランジスタとコンパレ−タ回路以外の回
路４０２のＭＯＳ型トランジスタの模式的断面図であ
る。このコンパレータ回路４０１は差動側がＮ型ＭＯＳ
トランジスタ、負荷側がＰ型ＭＯＳトランジスタで構成
している。差動側のＮ型ＭＯＳトランジスタ４０４はゲ
ート電極３０５の両端にサイドスペーサ４１２が形成さ
れ、シリコン基板中にはサイドスペーサ下に低濃度拡散
層（Ｎ−ＬＤＤ）４０９、その横にソース・ドレインと
呼ばれる高濃度拡散層（Ｎ＋拡散層）３０４が形成され
ている。所謂Ｎ型ＬＤＤトランジスタである。コンパレ
ータ回路以外の回路のＮ型ＭＯＳトランジスタ４０６も
同じＬＤＤトランジスタとなっている。
詳細に説明する。図１０は電源ＩＣやＬＣＤコントロー
ラＩＣなどの内部にあるコンパレ−タ回路４０１を構成
するＭＯＳ型トランジスタとコンパレ−タ回路以外の回
路４０２のＭＯＳ型トランジスタの模式的断面図であ
る。このコンパレータ回路４０１は差動側がＮ型ＭＯＳ
トランジスタ、負荷側がＰ型ＭＯＳトランジスタで構成
している。差動側のＮ型ＭＯＳトランジスタ４０４はゲ
ート電極３０５の両端にサイドスペーサ４１２が形成さ
れ、シリコン基板中にはサイドスペーサ下に低濃度拡散
層（Ｎ−ＬＤＤ）４０９、その横にソース・ドレインと
呼ばれる高濃度拡散層（Ｎ＋拡散層）３０４が形成され
ている。所謂Ｎ型ＬＤＤトランジスタである。コンパレ
ータ回路以外の回路のＮ型ＭＯＳトランジスタ４０６も
同じＬＤＤトランジスタとなっている。
【００２８】負荷側のＰ型ＭＯＳトランジスタ４０３
は、同様にゲート電極の両端にサイドスペーサ４１２が
形成されているが、シリコン基板中にはサイドスペーサ
下の低濃度拡散層（ＬＤＤ）がなく、ソース・ドレイン
と呼ばれる高濃度拡散層（Ｐ＋拡散層）３０３がゲ−ト
電極とオ−バ−ラップせずに形成されている。この様に
するとＰ型ＭＯＳトランジスタを動作させた時、ＬＤＤ
の部分が抵抗として働き、トランジスタサイズを大きく
することなく相互コンダクタンスｇｍを小さくできる。
これに対しコンパレータ回路以外のＰ型ＭＯＳトランジ
スタ４０５は、ＬＤＤ４０８を形成していて動作スピー
ド（相互コンダクタンスｇｍ）は小さくなることはな
い。このようにＩＣ中のコンパレ−タ回路の負荷側のＭ
ＯＳ型トランジスタのみ相互コンダクタンスｇｍを小さ
くし、他の回路の特性を低下させることなくオフセット
電圧を低減することができる。
は、同様にゲート電極の両端にサイドスペーサ４１２が
形成されているが、シリコン基板中にはサイドスペーサ
下の低濃度拡散層（ＬＤＤ）がなく、ソース・ドレイン
と呼ばれる高濃度拡散層（Ｐ＋拡散層）３０３がゲ−ト
電極とオ−バ−ラップせずに形成されている。この様に
するとＰ型ＭＯＳトランジスタを動作させた時、ＬＤＤ
の部分が抵抗として働き、トランジスタサイズを大きく
することなく相互コンダクタンスｇｍを小さくできる。
これに対しコンパレータ回路以外のＰ型ＭＯＳトランジ
スタ４０５は、ＬＤＤ４０８を形成していて動作スピー
ド（相互コンダクタンスｇｍ）は小さくなることはな
い。このようにＩＣ中のコンパレ−タ回路の負荷側のＭ
ＯＳ型トランジスタのみ相互コンダクタンスｇｍを小さ
くし、他の回路の特性を低下させることなくオフセット
電圧を低減することができる。
【００２９】本発明にかかる半導体装置の第六実施例を
詳細に説明する。これまでは負荷側をＰ型トランジス
タ、差動側をＮ型トランジスタで述べてきたが、以下に
Ｐ型トランジスタを差動トランジスタ、Ｎ型トランジス
タを負荷トランジスタとしたコンパレーター回路の例を
示す。図２に示したコンパレーターは２つのＮ型トラン
ジスタ２０３、２０４を負荷トランジスタとし、２つの
Ｐ型トランジスタ２０１、２０２を差動トランジスタと
して構成され、その他の部分に対する説明は、図１と同
一の符号を添記することで省略する。図２も図１同様に
オフセット電圧を求めると次式の様に表せる、 Voff=|△Vtp|+√(βKn/αKp)*△Vtn+(√(β/α)-1)(Va−Vref-|Vtp|) − 但し、Vtpは差動トランジスタであるＰ型トランジスタ
２０１のVth、Vtnは負荷トランジスタであるＮ型トラン
ジスタ２０３のVth、△Vtpは差動トランジスタであるＰ
型トランジスタ２０１と２０２のVthの差、△Vtnは負荷
トランジスタであるＮ型トランジスタ２０３と２０４の
Vthの差、Kpは差動トランジスタであるＰ型トランジス
タ２０１の相互コンダクタンスｇｍ、Knは負荷トランジ
スタであるＮ型トランジスタ２０３の相互コンダクタン
スｇｍ、αは差動トランジスタであるＰ型トランジスタ
２０１、２０２の相互コンダクタンスｇｍの比、βは負
荷トランジスタであるＮ型トランジスタ２０３、２０４
の相互コンダクタンスｇｍの比を示している。式から
オフセット電圧を小さくするには、負荷トランジスタの
相互コンダクタンスｇｍを小さくし、差動トランジスタ
の相互コンダクタンスｇｍを大きくすれば良いことが分
かる。従ってこの様な回路でもオフセット電圧を小さく
するには、上記で述べた負荷トランジスタであるＮ型ト
ランジスタの相互コンダクタンスｇｍを小さくする手段
を取れば良い。
詳細に説明する。これまでは負荷側をＰ型トランジス
タ、差動側をＮ型トランジスタで述べてきたが、以下に
Ｐ型トランジスタを差動トランジスタ、Ｎ型トランジス
タを負荷トランジスタとしたコンパレーター回路の例を
示す。図２に示したコンパレーターは２つのＮ型トラン
ジスタ２０３、２０４を負荷トランジスタとし、２つの
Ｐ型トランジスタ２０１、２０２を差動トランジスタと
して構成され、その他の部分に対する説明は、図１と同
一の符号を添記することで省略する。図２も図１同様に
オフセット電圧を求めると次式の様に表せる、 Voff=|△Vtp|+√(βKn/αKp)*△Vtn+(√(β/α)-1)(Va−Vref-|Vtp|) − 但し、Vtpは差動トランジスタであるＰ型トランジスタ
２０１のVth、Vtnは負荷トランジスタであるＮ型トラン
ジスタ２０３のVth、△Vtpは差動トランジスタであるＰ
型トランジスタ２０１と２０２のVthの差、△Vtnは負荷
トランジスタであるＮ型トランジスタ２０３と２０４の
Vthの差、Kpは差動トランジスタであるＰ型トランジス
タ２０１の相互コンダクタンスｇｍ、Knは負荷トランジ
スタであるＮ型トランジスタ２０３の相互コンダクタン
スｇｍ、αは差動トランジスタであるＰ型トランジスタ
２０１、２０２の相互コンダクタンスｇｍの比、βは負
荷トランジスタであるＮ型トランジスタ２０３、２０４
の相互コンダクタンスｇｍの比を示している。式から
オフセット電圧を小さくするには、負荷トランジスタの
相互コンダクタンスｇｍを小さくし、差動トランジスタ
の相互コンダクタンスｇｍを大きくすれば良いことが分
かる。従ってこの様な回路でもオフセット電圧を小さく
するには、上記で述べた負荷トランジスタであるＮ型ト
ランジスタの相互コンダクタンスｇｍを小さくする手段
を取れば良い。
【００３０】
【発明の効果】上述したように本発明によれば、ＭＯＳ
型トランジスタを用いたコンパレーターにおいて、差動
側のＭＯＳ型トランジスタの相互コンダクタンスｇｍよ
り負荷側のＭＯＳ型トランジスタの相互コンダクタンス
ｇｍを小さくすると、トランジスタサイズを大きくする
ことなくオフセット電圧を小さくすることができる。こ
れより従来のコンパレーターでは不可能であったオフセ
ット電圧の小さいコンパレーターを小さな占有面積で提
供することが可能となる。更にコストダウンが可能とな
る他、チップサイズに制約のあるＩＣにも適用できるな
ど、多くのＩＣにおいて多大な効果が得られる。
型トランジスタを用いたコンパレーターにおいて、差動
側のＭＯＳ型トランジスタの相互コンダクタンスｇｍよ
り負荷側のＭＯＳ型トランジスタの相互コンダクタンス
ｇｍを小さくすると、トランジスタサイズを大きくする
ことなくオフセット電圧を小さくすることができる。こ
れより従来のコンパレーターでは不可能であったオフセ
ット電圧の小さいコンパレーターを小さな占有面積で提
供することが可能となる。更にコストダウンが可能とな
る他、チップサイズに制約のあるＩＣにも適用できるな
ど、多くのＩＣにおいて多大な効果が得られる。
【図１】図１は、本発明の半導体装置の第一実施例を示
すＮ型トランジスタを差動トランジスタとし、Ｐ型トラ
ンジスタを負荷トランジスタとしたコンパレーターの回
路図である。
すＮ型トランジスタを差動トランジスタとし、Ｐ型トラ
ンジスタを負荷トランジスタとしたコンパレーターの回
路図である。
【図２】図２は、本発明の半導体装置の第六実施例を示
すＰ型トランジスタを負荷トランジスタとし、Ｎ型トラ
ンジスタを差動トランジスタとしたコンパレーターの回
路図である。
すＰ型トランジスタを負荷トランジスタとし、Ｎ型トラ
ンジスタを差動トランジスタとしたコンパレーターの回
路図である。
【図３】図３は、本発明の半導体装置の第一実施例で示
したコンパレータ回路のＭＯＳトランジスタの模式的断
面図である。
したコンパレータ回路のＭＯＳトランジスタの模式的断
面図である。
【図４】図４は、チャネル不純物が二種類以上のＶＴＰ
とボロンチャネルドーズ量の関係を示す図である。
とボロンチャネルドーズ量の関係を示す図である。
【図５】図５は、チャネル不純物が二種類以上のＶＴＮ
とボロンチャネルドーズ量の関係を示す図である。
とボロンチャネルドーズ量の関係を示す図である。
【図６】図６は、チャネルドーズ量と移動度の関係を示
す図である。
す図である。
【図７】図７は、各Ｎウェル濃度ごとのＶＴＰとＢＦ２
チャネルドーズ量の関係を示す図である。
チャネルドーズ量の関係を示す図である。
【図８】図８は、各Ｐウェル濃度ごとのＶＴＮとＢＦ２
チャネルドーズ量の関係を示す図である。
チャネルドーズ量の関係を示す図である。
【図９】図９は、各温度ごとの非飽和ＶＴＰと移動度の
関係を示す図である。
関係を示す図である。
【図１０】図１０は、本発明の半導体装置の第五実施例
を示すコンパレータ回路とコンパレータ回路以外の回路
のＭＯＳトランジスタの模式的断面図である。
を示すコンパレータ回路とコンパレータ回路以外の回路
のＭＯＳトランジスタの模式的断面図である。
１０１ 電源端子 １０２ 負荷トランジスタであるＰ型トランジスタ １０３ 負荷トランジスタであるＰ型トランジスタ １０４ 出力端子 １０５ 基準電圧端子 １０６ 入力端子 １０７ 差動トランジスタであるＮ型トランジスタ １０８ 差動トランジスタであるＮ型トランジスタ １０９ 接地端子 ２０１ 負荷トランジスタであるＮ型トランジスタ ２０２ 負荷トランジスタであるＮ型トランジスタ ２０３ 差動トランジスタであるＰ型トランジスタ ２０４ 差動トランジスタであるＰ型トランジスタ ３０１ Ｐ−−型シリコン半導体基板 ３０２ Ｎ−−型ウェル層 ３０３ Ｐ＋型拡散層 ３０４ Ｎ＋型拡散層 ３０５ 多結晶シリコンゲート電極 ３０６ Ｎ−−型ウェル層とは逆導電型であるチャネル
領域 ３０７ Ｐ−−型シリコン半導体基板と同導電型である
チャネル領域 ３０８ フィールド酸化膜 ３０９ Ｐ型ＭＯＳトランジスタ ３１０ Ｎ型ＭＯＳトランジスタ ３１１ ゲート酸化膜 ４０１ コンパレータ回路の一部の模式的断面図 ４０２ コンパレータ回路以外の模式的断面図 ４０３ コンパレータ回路を構成するＰ型ＭＯＳトラン
ジスタ ４０４ コンパレータ回路を構成するＮ型ＭＯＳトラン
ジスタ ４０５ コンパレータ回路以外を構成するＰ型ＭＯＳト
ランジスタ ４０６ コンパレータ回路以外を構成するＮ型ＭＯＳト
ランジスタ ４０７ Ｐ−−型ウェル層 ４０８ Ｐ−ＬＤＤ層 ４０９ Ｎ−ＬＤＤ層 ４１０ Ｎ±チャネルストッパ層 ４１１ Ｐ±チャネルストッパ層 ４１２ サイドスペーサ
領域 ３０７ Ｐ−−型シリコン半導体基板と同導電型である
チャネル領域 ３０８ フィールド酸化膜 ３０９ Ｐ型ＭＯＳトランジスタ ３１０ Ｎ型ＭＯＳトランジスタ ３１１ ゲート酸化膜 ４０１ コンパレータ回路の一部の模式的断面図 ４０２ コンパレータ回路以外の模式的断面図 ４０３ コンパレータ回路を構成するＰ型ＭＯＳトラン
ジスタ ４０４ コンパレータ回路を構成するＮ型ＭＯＳトラン
ジスタ ４０５ コンパレータ回路以外を構成するＰ型ＭＯＳト
ランジスタ ４０６ コンパレータ回路以外を構成するＮ型ＭＯＳト
ランジスタ ４０７ Ｐ−−型ウェル層 ４０８ Ｐ−ＬＤＤ層 ４０９ Ｎ−ＬＤＤ層 ４１０ Ｎ±チャネルストッパ層 ４１１ Ｐ±チャネルストッパ層 ４１２ サイドスペーサ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−360307（ＪＰ，Ａ) 特開 昭59−214311（ＪＰ，Ａ) 特開 昭59−155966（ＪＰ，Ａ) 特開 昭60−7179（ＪＰ，Ａ) 特開 平１−217962（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/088 - 27/092 H03F 3/347 H03F 3/45
Claims (2)
- 【請求項１】 負荷側のＭＯＳ型トランジスタと差動側
のＭＯＳ型トランジスタとからなるコンパレータを含む
半導体装置において、前記負荷側のＭＯＳ型トランジス
タの相互コンダクタンスｇｍが前記差動側ＭＯＳ型トラ
ンジスタの相互コンダクタンスｇｍより小さく、前記負
荷側のＭＯＳ型トランジスタのみゲート電極と基板中に
形成されるソース拡散およびドレイン拡散とが、前記ゲ
ート電極の側壁に形成されたサイドスペーサの幅部だけ
実質的にオーバーラップしていなく、その他のＭＯＳ型
トランジスタはゲート電極と基板中に形成されるソース
拡散およびドレイン拡散の低濃度拡散層とが実質的にオ
ーバーラップしていることを特徴とする半導体装置。 - 【請求項２】 第一導電型のシリコン半導体基板中に第
二導電型のウエル領域を形成し前記第二導電型のウエル
領域中に前記負荷側のＭＯＳトランジスタが、前記第二
導電型のウエル領域外に前記差動側のＭＯＳトランジス
タ形成した請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10149936A JP3047177B2 (ja) | 1998-02-17 | 1998-05-29 | 半導体装置 |
| US09/323,503 US6184558B1 (en) | 1998-05-29 | 1999-06-01 | Comparator having reduced offset voltage |
| TW88109713A TW415074B (en) | 1998-02-17 | 1999-06-10 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3472898 | 1998-02-17 | ||
| JP10-34728 | 1998-02-17 | ||
| JP10149936A JP3047177B2 (ja) | 1998-02-17 | 1998-05-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307650A JPH11307650A (ja) | 1999-11-05 |
| JP3047177B2 true JP3047177B2 (ja) | 2000-05-29 |
Family
ID=26373573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10149936A Expired - Fee Related JP3047177B2 (ja) | 1998-02-17 | 1998-05-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3047177B2 (ja) |
| TW (1) | TW415074B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3090132U (ja) | 2002-05-21 | 2002-11-29 | 船井電機株式会社 | Ｍｏｓ型トランジスタおよびスイッチング電源 |
| JP2007158105A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 集積回路およびその製造方法 |
-
1998
- 1998-05-29 JP JP10149936A patent/JP3047177B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-10 TW TW88109713A patent/TW415074B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11307650A (ja) | 1999-11-05 |
| TW415074B (en) | 2000-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6211555B1 (en) | Semiconductor device with a pair of transistors having dual work function gate electrodes | |
| KR930006737B1 (ko) | 반도체장치 | |
| JP2002170886A (ja) | 基準電圧用半導体装置とその製造方法 | |
| US7728386B2 (en) | Semiconductor integrated circuit device | |
| JP3101515B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JP2002170889A (ja) | 半導体装置およびその製造方法 | |
| JP3047177B2 (ja) | 半導体装置 | |
| US6184558B1 (en) | Comparator having reduced offset voltage | |
| JP3957117B2 (ja) | 半導体装置 | |
| JPS6170748A (ja) | 半導体装置 | |
| JPH02142178A (ja) | 半導体装置の製造方法 | |
| JP2002261273A (ja) | 半導体装置、基準電圧発生回路及び電源回路 | |
| KR960039345A (ko) | 입력 보호 회로 및 반도체 집적 회로의 제조 방법 | |
| US6921949B2 (en) | Semiconductor integrated circuit device | |
| Yuan et al. | Effect of SiGe channel on pFET variability in 32 nm technology | |
| US6492687B2 (en) | Merged semiconductor device and method | |
| KR940001895B1 (ko) | 스태틱형 랜덤액세스메모리 | |
| JP3272272B2 (ja) | 半導体集積回路の製造方法 | |
| JPH09219522A (ja) | Ｍｉｓ型半導体装置とその形成方法 | |
| JPS6235667A (ja) | 半導体装置の製造方法 | |
| JPH09181587A (ja) | 自由コレクタ端子を備えたバイポーラトランジスタ回路 | |
| JP2557846B2 (ja) | 半導体集積回路 | |
| JP3316425B2 (ja) | 半導体集積回路とその製造方法 | |
| Adriaensen et al. | Analysis of the thin-film SOI lateral bipolar transistor and optimization of its output characteristics for high-temperature applications | |
| KR100257064B1 (ko) | 반도체장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 11 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120324 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120324 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130324 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140324 Year of fee payment: 14 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |