JP2002170889A - 半導体装置およびその製造方法 - Google Patents
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Abstract
るCMOSFETのトータルの動作電流を増加すること
で、CMOSFETの動作性能を向上することが可能な
半導体装置およびその製造方法を提供する。 【解決手段】 CMOSFETを構成するPMOSFE
Tのゲート絶縁膜105中に含まれる正の固定電荷の電
荷量が、NMOSFETのゲート絶縁膜106中に含ま
れる正の固定電荷の電荷量よりも多い構成とする。PM
OSFETのゲート絶縁膜105中に存在する正の固定
電荷によってPMOSFETのチャネル不純物濃度を減
らすことができ、動作電流を増大することができる。一
方、NMOSFETにおいてはゲート絶縁膜106中の
正の固定電荷によってチャネル不純物濃度を高くするこ
とになり、動作電流を減少させることになる。PMOS
FETの動作電流の増加の程度は、NMOSFETの動
作電流の減少の程度よりも数倍大きいため、結果として
CMOSFETのトータルの動作電流は増加し、CMO
SFETの駆動性能が向上することになる。
Description
補型MOS電界効果トランジスタ)を含む半導体装置に
関し、特にCMOS回路の動作性能の向上を図った半導
体装置とその製造方法に関するものである。
うに、PMOSFET(Pチャネル型MOS電界効果ト
ランジスタ)1とNMOSFET(Nチャネル型MOS
電界効果トランジスタ)1のソース・ドレインを縦列接
続して電源VDDとグランドGNDとの間に接続し、両
MOSトランジスタのゲートを相互に接続して入力端I
Nとし、両MOSFETのソース・ドレインの接続点を
出力端としてインバータ構造のCMOSFET1として
構成する。また、この例では同様にPMOSFET2と
NMOSFET2とでCMOSFET2を構成して、前
記CMOSFET1の後段に接続した2段構造としてい
る。このようなCMOS回路では、前段のCMOSFE
T1の入力端INに矩形信号を入力すると、その出力段
には反転した矩形信号が出力されて後段のCMOSFE
T2に入力され、後段のCMOSFET2の出力端OU
TからはVDDをピーク電圧とする非反転の矩形信号が
出力される。このようなCMOS回路では、前段のCM
OSFET1についてみると、入力信号の立ち上がりで
PMOSFET1がオフ、NMOSFET1がオンし、
出力が立ち下がる。また、入力信号の立ち下がりでPM
OSFET1がオンし、NMOSFET1がオフし、出
力が立ち上がる。したがって、出力の立ち下がりと立ち
上がりはNMOSFET1のオン動作と、PMOSFE
T1のオン動作の速度、換言すれば各MOSFETの動
作電流を大きくすることに依存することになり、各MO
SFETの動作電流が大きい方がCMOSFETの高速
性、すなわち駆動性能が向上し、CMOS回路全体の駆
動性能が向上することになる。
電流は基板のチャネル領域の不純物濃度に相関を有して
おり、チャネル領域の不純物濃度を下げると動作電流が
増加することが知られている。これは、チャネル領域で
のキャリアが不純物原子に散乱され、キャリアの移動速
度が低下しているからである。しかしながら、基板のチ
ャネル領域の不純物濃度は、トランジスタのしきい値電
圧Vthを決定する主要因であるため、不純物濃度を下
げるとNMOSFETでは正電圧のVthが下がり(負
電圧側にシフトする)、PMOSFETでは負電圧のV
thが下がる(正電圧側にシフトする)という現象が生
じてしまう。なお、以降はVthの絶対値が増加するこ
とを上げると称し、絶対値が下がることを下げると称す
る。
MOSFETに入力される信号電圧によって規定される
設計事項である。したがって、チャネル不純物濃度は動
作電流の向上から規定されるのではなく、この所望Vt
h実現のためにある範囲内で規定されてしまうのが実際
である。つまり、動作電流を増大させるためにチャネル
不純物濃度を下げたいのであるが、設計事項であるVt
hに影響が出てしまう。言い換えれば、Vthが下がっ
てしまうためにそれが出来ないのである。所望のVth
を維持しつつ、CMOSFETの動作性能を向上するこ
とは難しいのである。したがって、チャネル不純物濃度
とは独立にVthを制御する技術を用い、Vthを下げ
ることなるチャネル不純物濃度を下げることが要求され
ることになる。
荷にも依存する。チャネル不純物濃度を一定と仮定し、
ゲート絶縁膜中に正の電荷が存在するとVthは負電圧
に変化し、ゲート絶縁膜中に負の電荷が存在するとVt
hは正電圧に変化する。言い換えると、所望のVthを
実現するとき、ゲート絶縁膜中に正の電荷が存在する
と、チャネル不純物濃度はPMOSFETで低くするこ
とができるが、NMOSFETでは逆に高くせざるを得
ないのである。一方、ゲート絶縁膜中に負の電荷が存在
すると、チャネル不純物濃度はNMOSFETで低くす
ることができるが、PMOSFETでは逆に高くせざる
を得ないのである。したがって、CMOSFETの場合
にゲート絶縁膜に正、または負の固定電荷が存在する
と、PMOSFETとNMOSFETの一方ではチャネ
ル不純物濃度を下げることができるが、他方はチャネル
不純物濃度が上がることになり、結果してCMOSFE
Tのトータルの動作電流を増加することは困難であり、
CMOSFETの動作性能を向上させることは難しい。
ルの動作電流を増加することで、CMOSFETの動作
性能を向上することが可能な半導体装置およびその製造
方法を提供するものである。
CMOSFETを構成するPMOSFETのゲート絶縁
膜中に含まれる正の固定電荷の電荷量が、NMOSFE
Tのゲート絶縁膜中に含まれる正の固定電荷の電荷量よ
りも多いことを特徴とする。例えば、PMOSFETの
ゲート絶縁膜中に含まれる正の固定電荷の電荷量は、N
MOSFETのゲート絶縁膜中に含まれる正の固定電荷
の3〜4倍であることが好ましい。また、この場合、P
MOSFET及びNMOSFETの各ゲート絶縁膜はシ
リコン酸窒化膜で構成される。
FETのゲート絶縁膜中に存在する正の固定電荷によっ
てPMOSFETのチャネル不純物濃度を減らすことが
でき、動作電流を増大することができる。一方、NMO
SFETにおいては、ゲート絶縁膜中に存在する正の固
定電荷によってNMOSFETのチャネル不純物濃度を
高くすることになり、動作電流を減少させることにな
る。しかしながら、PMOSFETの動作電流の増加の
程度は、NMOSFETの動作電流の減少の程度よりも
数倍大きいため、結果としてCMOSFETのトータル
の動作電流は増加し、CMOSFETの駆動性能が向上
する。
ETのゲート絶縁膜中に正の固定電荷が含まれ、前記N
MOSFETのゲート絶縁膜中には固定電荷が含まれて
いないことを特徴とする。あるいは、NMOSFETの
ゲート絶縁膜中に負の固定電荷が含まれ、PMOSFE
Tのゲート絶縁膜中には固定電荷が含まれていないこと
を特徴とする。さらには、PMOSFETのゲート絶縁
膜中に正の固定電荷が含まれ、NMOSFETのゲート
絶縁膜中に負の固定電荷が含まれていることを特徴とす
る。
は、NMOSFETのゲート絶縁膜中には正の固定電荷
が存在しない構成とすることで、NMOSFETの動作
電流が減少することなく、PMOSFETの動作電流の
みが増大してCMOSFETの駆動性能が向上する。あ
るいは、NMOSFETのゲート絶縁膜中にのみ負の固
定電荷が存在することにより、NMOSFETの動作電
流のみが増大してCMOSFETの駆動性能が向上す
る。さらに、PMOSFETのゲート絶縁膜中に正の固
定電荷が存在し、NMOSFETのゲート絶縁膜中に負
の固定電荷が存在することで、PMOSFETとNMO
SFETのそれぞれの動作電流が増大し、CMOSFE
Tの駆動性能が顕著に向上する。
の製造方法は、半導体基板上にPMOSFETの形成領
域とNMOSFETの形成領域を区画形成した後、前記
各形成領域にゲート絶縁膜としてシリコン酸窒化膜を形
成する工程と、前記ゲート絶縁膜を高温アニールする工
程と、前記ゲート絶縁膜上にゲート電極を形成する工程
と、前記各MOSFETの形成領域にそれぞれP型、N
型の不純物を導入してソース・ドレイン領域を形成する
工程とを含むことを特徴とする。この場合、前記高温ア
ニールは、PMOSFETのゲート絶縁膜中の正の固定
電荷の電荷量がNMOSFETのゲート絶縁膜中の正の
固定電荷の電荷量の3〜4倍となるように、そのアニー
ル温度を1000〜1100℃、アニール時間を1分な
いし1分に近い時間としてもよい。
板上にPMOSFETの形成領域とNMOSFETの形
成領域を区画形成した後、前記各形成領域にゲート絶縁
膜としてシリコン酸化膜を形成する工程と、前記ゲート
絶縁膜上に多結晶シリコン膜を形成する工程と、前記P
MOSFETの形成領域の前記多結晶シリコン膜にのみ
窒素イオンを注入する工程と、前記多結晶シリコン膜か
ら前記PMOSFETの形成領域の前記ゲート絶縁膜に
前記窒素イオンを拡散するアニール工程と、前記多結晶
シリコン膜により前記PMOSFETの形成領域と前記
NMOSFETの形成領域にそれぞれゲート電極を形成
する工程と、前記各MOSFETの形成領域にそれぞれ
P型、N型の不純物を導入してソース・ドレイン領域を
形成する工程とを含むことを特徴とする。
は、半導体基板上にPMOSFETの形成領域とNMO
SFETの形成領域を区画形成した後、前記各形成領域
にゲート絶縁膜としてシリコン酸化膜を形成する工程
と、前記ゲート絶縁膜上に多結晶シリコン膜を形成する
工程と、前記NMOSFETの形成領域の前記多結晶シ
リコン膜にのみフッ素イオンを注入する工程と、前記多
結晶シリコン膜から前記NMOSFETの形成領域の前
記ゲート絶縁膜に前記フッ素イオンを拡散するアニール
工程と、前記多結晶シリコン膜により前記PMOSFE
Tの形成領域と前記NMOSFETの形成領域にそれぞ
れゲート電極を形成する工程と、前記各MOSFETの
形成領域にそれぞれP型、N型の不純物を導入してソー
ス・ドレイン領域を形成する工程とを含むことを特徴と
する。
上にPMOSFETの形成領域とNMOSFETの形成
領域を区画形成した後、前記各形成領域にゲート絶縁膜
としてシリコン酸化膜を形成する工程と、前記ゲート絶
縁膜上に多結晶シリコン膜を形成する工程と、前記PM
OSFETの形成領域の前記多結晶シリコン膜にのみ窒
素イオンを注入する工程と、前記NMOSFETの形成
領域の前記多結晶シリコン膜にのみフッ素イオンを注入
する工程と、前記多結晶シリコン膜から前記PMOSF
ETの形成領域の前記ゲート絶縁膜に前記窒素イオンを
拡散するとともに前記NMOSFETの形成領域の前記
ゲート絶縁膜に前記フッ素イオンを拡散するアニール工
程と、前記多結晶シリコン膜により前記PMOSFET
の形成領域と前記NMOSFETの形成領域にそれぞれ
ゲート電極を形成する工程と、前記各MOSFETの形
成領域にそれぞれP型、N型の不純物を導入してソース
・ドレイン領域を形成する工程とを含むことを特徴とす
る。
は、ゲート絶縁膜にフッ素を導入する技術が記載されて
いるが、この技術はホットキャリア耐性を向上するため
の技術であり、結果的にNMOSFETのゲート絶縁膜
中に負の固定電荷が存在することになるが、この場合に
はPMOSFETのゲート絶縁膜中にも負の固定電荷が
存在することになり、CMOSFETの全体としての動
作電流を増大してCMOSFETの駆動性能を向上する
ことは困難である。また、特開2000−124455
号公報にはゲート絶縁膜中の固定正電荷を消滅ないし減
少する技術が記載されており、結果的にNMOSFET
のゲート絶縁膜中の固定正電荷を減少させることになる
が、この公報においてもPMOSFETのゲート絶縁膜
中の固定正電荷も減少されることになり、CMOSFE
Tの動作電流の増大、駆動性能の向上を実現することは
困難である。
参照して説明する。図1は本発明にかかるCMOSFE
Tの断面図である。シリコン基板101の表面に設けた
素子分離絶縁膜102でPMOSFETの形成領域とN
MOSFETの形成領域が区画形成されており、前記P
MOSFETの形成領域にはPMOSFETが、前記N
MOSFETの形成領域にはNMOSFETがそれぞれ
形成されている。前記PMOSFETの形成領域にはN
ウェル103が形成され、その表面にはシリコン酸窒化
膜からなるゲート絶縁膜105と、多結晶シリコンから
なるゲート電極107が形成され、さらに前記ゲート電
極107の側面にはシリコン酸化膜からなるサイドウォ
ール109が形成されている。また、前記Nウェル10
3にはP型不純物を低濃度に注入したLDD領域111
と、P型不純物を高濃度に注入したP型ソース・ドレイ
ン領域113が形成され、これにより前記PMOSFE
Tが構成されている。また、前記NMOSFETの形成
領域にはPウェル104が形成され、その表面にはシリ
コン酸窒化膜からなるゲート絶縁膜106と、多結晶シ
リコンからなるゲート電極108が形成され、さらに前
記ゲート電極108の側面にはシリコン酸化膜からなる
サイドウォール110が形成されている。また、前記P
ウェル104にはN型不純物を低濃度に注入したLDD
領域112と、N型不純物を高濃度に注入したN型ソー
ス・ドレイン領域114が形成され、これより前記NM
OSFETが構成されている。その上で、全面に層間絶
縁膜115が形成され、かつ前記層間絶縁膜に開口され
たコンタクトホール116を通してアルミニウム等の配
線117が接続され、例えば、図16に示したCMOS
FET1,2ないしCMOS回路が形成されている。
FETの各ゲート絶縁膜105,106はそれぞれシリ
コン酸窒化膜で構成されており、これらのゲート絶縁膜
105,106中には正の固定電荷が存在しているが、
その正の固定電荷の電荷量は、PMOSFETのゲート
絶縁膜105中の電荷量が、NMOSFETのゲート絶
縁膜106中の電荷量よりも数倍多く存在している。例
えば、PMOSFETのゲート絶縁膜105中の電荷量
はNMOSFETのゲート絶縁膜106中の電荷量の3
〜4倍程度となっている。このように、PMOSFET
のゲート絶縁膜105中に正の固定電荷が存在すると、
その固定電荷によってチャネル領域に正のバイアスが加
えられることになり、それ自身Vthを負の方向に変化
させる。言い換えるとVthを上げる効果がある。Vt
hは規定値であるから、その分チャネル不純物濃度を下
げる(Vthを下げる効果)ことができるのである。一
方、NMOSFETにおいても、ゲート絶縁膜106中
の正の固定電荷はVthを負の方向に変化させる効果が
あるが、この場合にはVthを下げる効果となる。した
がって、Vthは規定値であるから、その分チャネル不
純物濃度を上げる(Vthを上げる効果)ことになる。
ために、チャネル不純物濃度を一定とした実験条件下
で、前記ゲート絶縁膜105,106が本実施形態のよ
うにシリコン酸窒化膜で構成されている場合と、従来の
一般的な材料であるシリコン酸化膜で構成されている場
合の、PMOSFETとNMOSFETのそれぞれのV
thを示している。同図からわかるように、PMOSF
ETのVthの増加量は、NMOSFETのVthの減
少量よりも数倍大きくなっている。実際の半導体装置で
は、Vthは規定値であるので、膜中電荷量の違いを相
殺するようにチャネル不純物量を変えることになる。つ
まり、PMOSFETではチャネル不純物量が減少する
ためPMOSFETの動作電流は増大するが、NMOS
FETではチャネル不純物量が増大するため、NMOS
FETの動作電流は減少する。しかしながら、図3にゲ
ート絶縁膜がシリコン酸化膜で形成されている場合(同
図破線)と、シリコン酸窒化膜で形成されている場合
(同図実線)のそれぞれにおいて、チャネル不純物濃度
を変化パラメータとした場合のVthと動作電流との相
関を示すように、図1の構成のCMOSFETでは、P
MOSFETのゲート絶縁膜105中の正の固定電荷
は、NMOSFETのゲート絶縁膜106中の固定電荷
の3〜4倍程度多く形成されているため、同じVthで
比較した場合、PMOSFETの動作電流の増加量+Δ
Ipは、NMOSFETの動作電流の減少量−ΔInよ
りも大きくなり、結果としてCMOSFETのトータル
の動作電流は増加し、CMOSFETの駆動性能が向上
することになる。
Tの製造方法について説明する。先ず、図4(a)のよ
うに、シリコン基板101の表面を選択酸化したシリコ
ン酸化膜により素子分離絶縁膜102を形成し、PMO
SFETの形成領域とNMOSFETの形成領域を区画
形成する。そして、PMOSFETの形成領域にはP
(リン)、As(砒素)等のN型不純物を導入してNウ
ェル103を形成し、NMOSFETの形成領域にはB
(ボロン)等のP型不純物を導入してPウェル104を
形成する。その後、Vthを制御するため、PMOSF
ETの形成領域にはP型不純物を追加導入し、NMOS
FETの形成領域にはN型不純物を追加導入する。この
ときの追加導入量は、所望Vthが達成できるように、
膜中電荷量を考慮して決定される。次いで、前記シリコ
ン基板101の表面を清浄化した後、O2 ガス雰囲気で
の900℃、30秒の酸化処理を行って表面にシリコン
酸化膜を形成し、続いてNOガス雰囲気での900℃、
15秒の窒化処理を行って前記シリコン酸化膜を窒化処
理し、それぞれ厚さ20Aのシリコン酸窒化膜からなる
ゲート絶縁膜105,106を形成する。
絶縁膜105,106に対してN2ガス雰囲気で、10
50〜1100℃、5分以内での高温アニールを実行す
る。この高温アニールは、前記ゲート絶縁膜105,1
06の膜中に存在する正の固定電荷の量を制御するため
に有効であり、アニール時間を長くすると、これに伴っ
て正の固定電荷の電荷量を減少方向に制御することが可
能になる。なお、制御しようとする電荷量の値、および
前記ゲート絶縁膜105,106を製造する際の酸化処
理、窒化処理の条件如何によっては、この高温アニール
を省略し、あるいはアニール時間を実質的に殆ど行わな
い、すなわち0に近い時間に設定することも可能であ
る。また、図1に示した第1の実施形態の場合には、こ
の高温アニール時間を0に近い時間に設定しており、そ
の結果として、PMOSFETのゲート絶縁膜105中
の正の固定電荷の電荷量は、NMOSFETのゲート絶
縁膜106の電荷量の3〜4倍程度に制御されることに
なる。次いで、以降の処理は従来のCMOSFETの製
造工程とほぼ同様であるが、図4(c)のように、LP
CVD法(低圧化学気相成長法)により多結晶シリコン
膜201を1500A程度の厚さに成長する。続いて、
前記多結晶シリコン膜201をフォトリソグラフィ技術
によりパターニングし、図4(d)のように、PMOS
FETとNMOSFETの各形成領域にゲート電極10
7,108を形成する。
SFETの形成領域をフォトレジスト202で覆った状
態でNMOSFETの形成領域にAsを10keV、1
014/cm2 でイオン注入し、N型LDD領域112を
形成する。次いで今度は、図5(b)のように、前記N
MOSFETの形成領域をフォトレジスト203で覆っ
た状態でPMOSFETの形成領域にBF2 を10ke
V、1014/cm2 でイオン注入し、P型LDD領域1
11を形成する。次いで、図5(c)のように、LPC
VD法により全面にシリコン酸化膜204を100Aの
厚さに形成する。そして、前記シリコン酸化膜204を
異方性エッチングし、図5(d)のように、前記ゲート
電極107,108の各側面にのみ残し、サイドウォー
ル109,110を形成する。
SFETの形成領域をフォトレジスト205で覆った状
態でNMOS領域にAsを50keV、5×1015/c
m2でイオン注入し、N型ソース・ドレイン領域114
を形成する。次いで今度は、図6(b)のように、前記
NMOSFETの形成領域をフォトレジスト206で覆
った状態でPMOS領域にBを10keV、5×1015
/cm2 でイオン注入し、P型ソース・ドレイン領域1
13を形成する。しかる後、図6(c)のように、N2
ガス雰囲気で1000℃、60秒の活性化アニールを行
い、前記各イオン注入した不純物を活性化する。その
後、図6(d)のように、全面に層間絶縁膜115を形
成する。その後は、図1に示したように、前記層間絶縁
膜115にコンタクトホール116を開口し、アルミニ
ウム配線117を形成してCMOSFETを製造する。
SFET及びNMOSFETの各ゲート絶縁膜105,
106としてシリコン酸窒化膜を形成した後に、高温ア
ニールを極短時間、ないしは殆ど行わない製造工程とす
ることで、PMOSFETのゲート絶縁膜105中の正
の固定電荷の電荷量をNMOSFETのゲート絶縁膜1
06中の電荷量の3〜4倍程度に制御する。これによ
り、図3に示したように、同じVthのトランジスタを
作成した場合、NMOSFETの動作電流の減少分以上
にPMOSFETの動作電流を大幅に増加させることが
でき、CMOSFETのトータルの動作電流を増大して
駆動性能を高めた図1のCMOSFETが製造可能にな
る。
おいて、前記PMOSFET及びNMOSFETの各ゲ
ート絶縁膜105,106を形成した後の高温アニール
を適宜の時間に制御することで、PMOSFET及びN
MOSFETの各ゲート絶縁膜(ゲート酸窒化膜)10
5,106中の正の固定電荷を前記第1の実施形態の場
合よりも減少させることができる。例えば、PMOSF
ETのゲート絶縁膜105中の電荷量をNMOSFET
のゲート絶縁膜106中の電荷量の1〜2倍程度となる
ように制御する。この構成を本発明の第2の実施形態と
すると、この第2の実施形態では、チャネル不純物量を
一定とした実験結果である図2を参照すると、前記高温
アニールによりPMOSFETのVthは前記第1の実
施形態よりも若干下がり、NMOSFETのVthは前
記第1の実施形態の場合よりも若干上がる。これによ
り、図7に示すように、所望のVthを実現するように
チャネル不純物で調整すると、つまり、同じVthで動
作電流を比較すると、PMOSFETの動作電流は若干
低下するが、NMOSFETの動作電流は第1の実施形
態の場合よりも増加され、NMOSFETの駆動性能は
改善されることになる。したがって、PMOSFETの
動作電流の増加がNMOSFETの動作電流の減少より
も勝っている条件の下では、CMOSFETのトータル
の動作電流は増加されていることになり、CMOSFE
Tの駆動性能は改善されることになる。
明する。第3の実施形態のCMOSFETの断面構造
は、ゲート絶縁膜の構造が図1に示した第1の実施形態
と異なるのみであり、他の部分は同様な構成であるの
で、図1を参照すると、第3の実施形態において図1と
異なる構成は、PMOSFETとNMOSFETの各ゲ
ート絶縁膜がシリコン酸化膜で形成されていることであ
る。したがって、各MOSFETのゲート絶縁膜の符号
を105A,106Aとする。そして、PMOSFET
の前記ゲート絶縁膜(シリコン酸化膜)105A中にの
み、正の固定電荷を存在させている。また、NMOSF
ETのゲート絶縁膜106A中には、正または負の固定
電荷は存在していない。
造方法を説明する。先ず、図8(a)のように、シリコ
ン基板101の表面を選択酸化したシリコン酸化膜によ
り素子分離絶縁膜102を形成し、PMOSFETの形
成領域とNMOSFETの形成領域を区画形成する。そ
して、PMOSFETの形成領域にはP、As等のN型
不純物を導入してNウェル103を形成し、NMOSF
ETの形成領域にはB等のP型不純物を導入してPウェ
ル104を形成する。その後、Vthを制御するため、
PMOSFETの形成領域にはP型不純物を追加導入
し、NMOSFETの形成領域にはN型不純物を追加導
入する。このときの追加導入量は、所望Vthが達成で
きるように、膜中電荷量を考慮して決定される。次い
で、前記シリコン基板101の表面を清浄化した後、O
2 ガス雰囲気での900℃、60秒の酸化処理を行って
各MOSFETの形成領域の表面に厚さ20Aのシリコ
ン酸化膜からなるゲート絶縁膜105A,106Aを形
成する。
法により多結晶シリコン膜211を1500A程度の厚
さに成長する。そして、図8(c)のように、NMOS
FETの形成領域に所要の厚さのフォトレジスト212
を選択的に形成した上で、前記フォトレジスト212を
マスクにして、PMOSFETの形成領域の前記多結晶
シリコン膜211にのみN(窒素)イオンをイオン注入
する。このイオン注入は、例えば、10〜30keV、
0.5〜1×1015/cm2 である。しかる後、図9
(a)のように、N2 ガス雰囲気で900℃、10分の
アニールを行い、Nイオンを前記多結晶シリコン膜21
1に拡散し、さらにゲート絶縁膜105A中に拡散す
る。これにより、PMOSFETのゲート絶縁膜105
A中にはNイオンの拡散に伴い正の固定電荷が誘起され
る。次いで、図9(b)のように、前記多結晶シリコン
膜211をフォトリソグラフィ技術によりパターニング
し、各MOSFETの形成領域にそれぞれゲート電極1
07,108を形成する。
び図6と同様であるので、これらの図を参照して説明す
る。図5(a)のように、前記PMOSFETの形成領
域をフォトレジスト202で覆った状態でNMOSFE
Tの形成領域にAsをイオン注入し、N型LDD領域1
12を形成する。次いで今度は、図5(b)のように、
前記NMOSFETの形成領域をフォトレジスト203
で覆った状態でPMOSFETの形成領域にBF2 をイ
オン注入し、P型LDD領域111を形成する。次い
で、図5(c)のように、LPCVD法により全面にシ
リコン酸化膜204を100Aの厚さに形成し、これを
異方性エッチングして図5(d)のように、前記ゲート
電極107,108の側面にのみ残し、サイドウォール
109,110を形成する。
S領域をフォトレジスト205で覆った状態でNMOS
FETの形成領域にAsをイオン注入し、N型ソース・
ドレイン領域114を形成する。次いで今度は、図6
(b)のように、前記NMOSFETの形成領域をフォ
トレジスト206で覆った状態でPMOSFETの形成
領域にBをイオン注入し、P型ソース・ドレイン領域1
13を形成する。なお、前記LDD領域111,112
及びソース・ドレイン領域113,114の各イオン注
入の条件は第1の実施形態と同様である。しかる後、図
6(c)のように、活性化アニールを行い、前記各イオ
ン注入した不純物を活性化する。その後、図6(d)の
ように、全面に層間絶縁膜115を形成した後、図1の
ようにコンタクトホール116を開口し、アルミニウム
配線117を形成してCMOSFETを製造する。
縁膜105A,106Aを形成した後、上層に多結晶シ
リコン膜211を形成し、この多結晶シリコン膜211
にはPMOSFETの形成領域にのみNイオンを注入
し、さらに注入したNイオンを多結晶シリコン膜211
からPMOSFETのゲート絶縁膜105Aに拡散する
ことで、PMOSFETのゲート絶縁膜105A中にの
み正の固定電荷を誘起させることができ、第3の実施形
態のCMOSFETが製造可能となる。
のゲート絶縁膜105A中に存在する正の固定電荷によ
り、所望のVthを得るためのチャネル不純物濃度を下
げることができる。一方、NMOSFETではゲート絶
縁膜106A中に固定電荷が存在しないため、NMOS
FETのチャネル不純物濃度に変化はない。したがっ
て、図10に示すように、PMOSFETのの同じVt
hで比較すると、PMOSFETの動作電流が増加され
る。一方、NMOSFETには膜中電荷の変化がないた
め、NMOSFETは所定の動作電流となる。これによ
り、PMOSFETの動作電流が増加した分だけ、CM
OSFETのトータルの動作電流が増加し、CMOSF
ETの駆動性能が向上されることになる。
明する。第4の実施形態のCMOSFETの断面構造
も、ゲート絶縁膜の構造が図1に示した第1の実施形態
と異なるのみであり、他の部分は同様な構成であるの
で、図1を参照すると、この第4の実施形態において図
1と異なる構成は、シリコン酸化膜で構成されているP
MOSFETとNMOSFETの各ゲート絶縁膜のう
ち、NMOSFETの前記ゲート絶縁膜中にのみ、負の
固定電荷を存在させていることである。また、PMOS
FETのゲート絶縁膜中には、正または負の固定電荷は
存在していない。したがって、各MOSFETのゲート
絶縁膜の符号を105B,106Bとする。
造方法を説明する。先ず、図11(a)のように、シリ
コン基板101の表面を選択酸化したシリコン酸化膜に
より素子分離絶縁膜102を形成し、PMOSFETの
形成領域とNMOSFETの形成領域を区画形成する。
そして、PMOSFETの形成領域にはP、As等のN
型不純物を導入してNウェル103を形成し、NMOS
FETの形成領域にはB等のP型不純物を導入してPウ
ェル104を形成する。次いで、前記シリコン基板10
1の表面を清浄化した後、O2 ガス雰囲気での900
℃、60秒の酸化処理を行って各MOSFETの形成領
域の表面に厚さ20Aのシリコン酸化膜からなるゲート
絶縁膜105B,106Bを形成する。
D法により多結晶シリコン膜221を1500A程度の
厚さに成長する。さらに、図11(c)のように、PM
OS領域に所要の厚さのフォトレジスト222を選択的
に形成する。そして、前記フォトレジスト222をマス
クにして、NMOSFETの形成領域の前記多結晶シリ
コン膜221にのみF(フッ素)イオンをイオン注入す
る。このイオン注入は、例えば、10〜30keV、
0.5〜1×1014/cm2 である。次いで、第3の実
施形態の図9(a)と同様にアニールを行う。なお、以
降は符号を図11の符号に基づいて読み換える。このア
ニールは、N2 ガス雰囲気で900℃、10分のアニ
ールを行い、Fイオンを多結晶シリコン膜221に拡散
し、さらにゲート絶縁膜106B中に拡散する。これに
より、NMOSFETのゲート絶縁膜106B中にはF
イオンの拡散に伴い負の固定電荷が誘起される。次い
で、図9(b)において、前記多結晶シリコン膜221
をフォトリソグラフィ技術によりパターニングし、各M
OSFETのそれぞれのゲート電極107,108を形
成する。
と同様に、図5(a)において、前記PMOSFETの
形成領域をフォトレジスト202で覆った状態でNMO
SFETの形成領域にAsをイオン注入し、N型LDD
領域112を形成する。次いで今度は、図5(b)のよ
うに、前記NMOSFETの形成領域をフォトレジスト
203で覆った状態でPMOSFETの形成領域にBF
2 をイオン注入し、P型LDD領域111を形成する。
次いで、図5(c)のように、LPCVD法により全面
にシリコン酸化膜204を100Aの厚さに形成し、さ
らに図5(d)のように、シリコン酸化膜204を異方
性エッチングして前記ゲート電極107,108の側面
にのみ残し、サイドウォール109,110を形成す
る。そして、図6(a)のように、前記PMOSFET
の形成領域をフォトレジスト205で覆った状態でNM
OSFETの形成領域にAsをイオン注入し、N型ソー
ス・ドレイン領域114を形成する。次いで今度は、図
6(b)のように、前記NMOSFETの形成領域をフ
ォトレジスト206で覆った状態でPMOSFETの形
成領域にBをイオン注入し、P型ソース・ドレイン領域
113を形成する。なお、前記LDD領域111,11
2及びソース・ドレイン領域113,114の各イオン
注入の条件は第1の実施形態と同様である。しかる後、
図6(c)のように、活性化アニールを行い、前記各イ
オン注入した不純物を活性化する。次いで、図6(d)
のように、全面に層間絶縁膜115を形成する。その後
は前記各実施形態と同様であり、図1のようにCMOS
FETを製造する。
縁膜105B,106Bを形成した後、上層に多結晶シ
リコン膜221を形成し、この多結晶シリコン膜221
にはNMOSFET領域にのみFイオンを注入し、さら
に注入したFイオンを多結晶シリコン膜221からゲー
ト絶縁膜106Bに拡散することで、NMOSFETの
ゲート絶縁膜106B中にのみ負の固定電荷を誘起させ
ることができ、第4の実施形態のCMOSFETが製造
可能となる。
のゲート絶縁膜106B中に存在する負の固定電荷によ
り、所望のVthを得るためのチャネル不純物濃度を下
げることができる。一方、PMOSFETではゲート絶
縁膜105B中に固定電荷が存在しないため、PMOS
FETのチャネル不純物濃度に変化はない。したがっ
て、図12に示すように、NMOSFETの同じVth
で比較すると、NMOSFETの動作電流が増加され
る。一方、NMOSFETは膜中電荷の変化がないた
め、PMOSFETは所定の動作電流となる。これによ
り、NMOSFETの動作電流が増加した分だけ、CM
OSFETのトータルの動作電流が増加し、CMOSF
ETの駆動性能が向上されることになる。
明する。第5の実施形態のCMOSFETの断面構造は
図1に示した第1の実施形態とゲート絶縁膜が異なるの
みであり他の部分は同様な構成であるので、図1を参照
すると、この第5の実施形態において図1と異なる構成
は、シリコン酸化膜で構成されているPMOSFETと
NMOSFETの各ゲート絶縁膜では、PMOSFET
のゲート絶縁膜中に正の固定電荷を存在させる一方、N
MOSFETのゲート絶縁膜中に負の固定電荷を存在さ
せていることである。したがって、各MOSFETのゲ
ート絶縁膜の符号を105C,106Cとする。
造方法を説明する。先ず、図13(a)のように、シリ
コン基板101の表面を選択酸化したシリコン酸化膜に
より素子分離絶縁膜102を形成し、PMOSFETの
形成領域とNMOSFETの形成領域を区画形成する。
そして、PMOSFETの形成領域にはP、As等のN
型不純物を導入してNウェル103を形成し、NMOS
FETの形成領域にはB等のP型不純物を導入してPウ
ェル104を形成する。次いで、前記シリコン基板10
1の表面を清浄化した後、O2 ガス雰囲気での900
℃、60秒の酸化処理を行って各MOSFETの形成領
域の表面に厚さ20Aのシリコン酸化膜からなるゲート
絶縁膜105C,106Cを形成する。
D法により多結晶シリコン膜231を1500A程度の
厚さに成長する。そして、図13(c)のように、PM
OSFETの形成領域に所要の厚さのフォトレジスト2
32を選択的に形成する。そして、前記フォトレジスト
232をマスクにして、NMOSFETの形成領域の前
記多結晶シリコン膜231にのみFイオンをイオン注入
する。このイオン注入は、例えば、10〜30keV、
0.5〜1×1014/cm2 である。次いで、図13
(d)のように、NMOSFETの形成領域に所要の厚
さのフォトレジスト233を選択的に形成する。そし
て、前記フォトレジスト233をマスクにして、PMO
SFETの形成領域の前記多結晶シリコン膜231にの
みNイオンをイオン注入する。このイオン注入は、例え
ば、10〜30keV、0.5〜1×1015/cm2 で
ある。
様にアニールを行う。なお、以降は符号を図13の符号
に基づいて読み換える。このアニールでは、N2 ガス雰
囲気で900℃、10分のアニールを行い、NMOSF
ETの形成領域ではFイオンを前記多結晶シリコン膜2
31に拡散し、PMOSFETの形成領域ではNイオン
を同じく前記多結晶シリコン膜231に拡散する。さら
に、前記各多結晶シリコン膜231からそれぞれのゲー
ト絶縁膜105C,106C中にFイオン、Nイオンを
それぞれ拡散する。これにより、NMOSFETのゲー
ト絶縁膜106C中にはFイオンの拡散に伴い負の固定
電荷が誘起され、PMOSFETのゲート絶縁膜105
C中にはNイオンの拡散に伴い正の固定電荷が誘起され
る。次いで、図9(b)のように、前記多結晶シリコン
膜231をフォトリソグラフィ技術によりパターニング
し、各MOSFETの形成領域にゲート電極107,1
08を形成する。
と同様に、図5(a)において、前記PMOSFETの
形成領域をフォトレジスト202で覆った状態でNMO
SFETの形成領域にAsをイオン注入し、N型LDD
領域112を形成する。次いで今度は、図5(b)のよ
うに、前記NMOSFETの形成領域をフォトレジスト
203で覆った状態でPMOSFETの形成領域にBF
2 をイオン注入し、P型LDD領域111を形成する。
次いで、図5(c)のように、LPCVD法により全面
にシリコン酸化膜204を100Aの厚さに形成し、図
5(d)のように、前記シリコン酸化膜204を異方性
エッチングして前記ゲート電極107,108の側面に
のみ残し、サイドウォール109,110を形成する。
そして、図6(a)のように、前記PMOSFETの形
成領域をフォトレジスト205で覆った状態でNMOS
FETの形成領域にAsをイオン注入し、N型ソース・
ドレイン領域114を形成する。次いで今度は、図6
(b)のように、前記NMOSFETの形成領域をフォ
トレジスト206で覆った状態でPMOSFETの形成
領域にBをイオン注入し、P型ソース・ドレイン領域1
13を形成する。なお、前記LDD領域111,112
及びソース・ドレイン領域113,114の各イオン注
入の条件は第1の実施形態と同様である。しかる後、図
6(c)のように、活性化アニールを行い、前記各イオ
ン注入した不純物を活性化する。その後、図6(d)の
ように、全面に層間絶縁膜115を形成する。その後、
前記各実施形態と同様に図1のCMOSFETを製造す
る。
縁膜105C,106Cを形成した後、上層に多結晶シ
リコン膜231を形成し、この多結晶シリコン膜231
にはNMOSFET領域ではFイオンを注入し、PMO
SFET領域ではNイオンを注入し、さらに注入したF
イオンとNイオンをそれぞれ多結晶シリコン膜231か
らゲート絶縁膜106C,105Cに拡散することで、
NMOSFETのゲート絶縁膜106C中に負の固定電
荷を誘起させ、PMOSFETのゲート絶縁膜105C
中に正の固定電荷を誘起させることができ、第5の実施
形態のCMOSFETが製造可能となる。
のゲート絶縁膜105C中に存在する正の固定電荷によ
り、所望のVthを得るためのチャネル不純物濃度を下
げることができる。一方、NMOSFETのゲート絶縁
膜106C中に存在する負の固定電荷により、所望のV
thを得るためのチャネル不純物濃度を下げることがで
きる。したがって、図14に示すように、PMOSFE
Tの同じVthで比較すると、PMOSFETの動作電
流が増加される。一方、NMOSFETの同じVthで
比較すると、NMOSFETの動作電流が増加される。
これにより、PMOSFETの動作電流とNMOSFE
Tの動作電流が共に増加することになり、CMOSFE
Tのトータルの動作電流が大幅に増加し、CMOSFE
Tの駆動性能が向上されることになる。
形態では、PMOSFETのゲート絶縁膜中にNイオン
を拡散して正の固定電荷を誘起しているので、拡散した
Nイオンにより、PMOSFETで問題となるゲート電
極からのボロン拡散を防止し、いわゆるボロンの突き抜
け現象を防止することも可能になる。
定としたときの、膜中電荷量とVth変化量と膜厚の関
係を示したものである。本発明の膜中電荷量は、概ね1
E−8〜1E−6C/cm2 の範囲であることを示して
いる。
FETを構成するPMOSFETのゲート絶縁膜中に含
まれる正の固定電荷の電荷量が、NMOSFETのゲー
ト絶縁膜中に含まれる正の固定電荷の電荷量よりも多く
した構成とすることで、PMOSFETのゲート絶縁膜
中に存在する正の固定電荷によってPMOSFETのチ
ャネル不純物濃度を減らすことができ、動作電流を増大
することができる。一方、NMOSFETにおいては、
ゲート絶縁膜中に存在する正の固定電荷によってNMO
SFETのチャネル不純物濃度を高くすることになり、
動作電流を減少することができる。しかしながら、PM
OSFETの動作電流の増加の程度は、NMOSFET
の動作電流の減少の程度よりも数倍大きいため、結果と
してCMOSFETのトータルの動作電流は増加し、C
MOSFETの駆動性能を向上することができる。
例と比較して示す図である。
OSFETの各Vthを示す図である。
図のその1である。
図のその2である。
図のその3である。
OSFETの各Vthを示す図である。
に示す断面図のその1である。
に示す断面図のその2である。
MOSFETの各Vthを示す図である。
順に示す断面図である。
MOSFETの各Vthを示す図である。
順に示す断面図である。
MOSFETの各Vthを示す図である。
thの変動量を示す図である。
路の一例である。
絶縁膜 106,106A〜106C NMOSFETのゲート
絶縁膜 107,108 ゲート電極 109,110 サイドウォール 111 P型LDD領域 112 N型LDD領域 113 P型ソース・ドレイン領域 114 N型ソース・ドレイン領域 201 多結晶シリコン膜 202,203 フォトレジスト 204 シリコン酸化膜 205,206 フォトレジスト 211 多結晶シリコン膜 212 フォトレジスト 221 多結晶シリコン膜 222 フォトレジスト 231 多結晶シリコン膜 232,233 フォトレジスト
Claims (14)
- 【請求項1】 PMOSFET(Pチャネル型MOS電
界効果トランジスタ)とNMOSFET(Nチャネル型
MOS電界効果トランジスタ)とで構成されるCMOS
FET(相補型MOS電界効果トランジスタ)を備える
半導体装置であって、前記PMOSFETのゲート絶縁
膜中に含まれる正の固定電荷の電荷量が、前記NMOS
FETのゲート絶縁膜中に含まれる正の固定電荷の電荷
量よりも多いことを特徴とする半導体装置。 - 【請求項2】 前記PMOSFETのゲート絶縁膜中に
含まれる正の固定電荷の電荷量は、前記NMOSFET
のゲート絶縁膜中に含まれる正の固定電荷の3〜4倍で
あることを特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記PMOSFET及びNMOSFET
の前記各ゲート絶縁膜はシリコン酸窒化膜であることを
特徴とする請求項1または2に記載の半導体装置。 - 【請求項4】 PMOSFETとNMOSFETとで構
成されるCMOSFETを備える半導体装置であって、
前記PMOSFETのゲート絶縁膜中に正の固定電荷が
含まれ、前記NMOSFETのゲート絶縁膜中には固定
電荷が含まれていないことを特徴とする半導体装置。 - 【請求項5】 PMOSFETとNMOSFETとで構
成されるCMOSFETを備える半導体装置であって、
前記NMOSFETのゲート絶縁膜中に負の固定電荷が
含まれ、前記PMOSFETのゲート絶縁膜中には固定
電荷が含まれていないことを特徴とする半導体装置。 - 【請求項6】 PMOSFETとNMOSFETとで構
成されるCMOSFETを備える半導体装置であって、
前記PMOSFETのゲート絶縁膜中に正の固定電荷が
含まれ、前記NMOSFETのゲート絶縁膜中に負の固
定電荷が含まれていることを特徴とする半導体装置。 - 【請求項7】 前記PMOSFET及び前記NMOSF
ETの前記各ゲート絶縁膜はシリコン酸化膜であること
を特徴とする請求項4ないし6のいずれかに記載の半導
体装置。 - 【請求項8】 前記正の固定電荷は窒素イオンにより誘
起される固定電荷であることを特徴とする請求項1,
2,3,4,6または7に記載の半導体装置。 - 【請求項9】 前記負の固定電荷はフッ素イオンにより
誘起される固定電荷であることを特徴とする請求項5,
6または7に記載の半導体装置。 - 【請求項10】 半導体基板上にPMOSFETの形成
領域とNMOSFETの形成領域を区画形成した後、前
記各形成領域にゲート絶縁膜としてシリコン酸窒化膜を
形成する工程と、前記ゲート絶縁膜を高温アニールする
工程と、前記ゲート絶縁膜上にゲート電極を形成する工
程と、前記各MOSFETの形成領域にそれぞれP型、
N型の不純物を導入してソース・ドレイン領域を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項11】 前記高温アニールは、前記PMOSF
ETのゲート絶縁膜中の正の固定電荷の電荷量が前記N
MOSFETのゲート絶縁膜中の正の固定電荷の電荷量
の3〜4倍となるように、そのアニール温度を1000
〜1100℃、アニール時間を1分ないし1分に近い時
間とすることを特徴とする請求項10に記載の半導体装
置の製造方法。 - 【請求項12】 半導体基板上にPMOSFETの形成
領域とNMOSFETの形成領域を区画形成した後、前
記各形成領域にゲート絶縁膜としてシリコン酸化膜を形
成する工程と、前記ゲート絶縁膜上に多結晶シリコン膜
を形成する工程と、前記PMOSFETの形成領域の前
記多結晶シリコン膜にのみ窒素イオンを注入する工程
と、前記多結晶シリコン膜から前記PMOSFETの形
成領域の前記ゲート絶縁膜に前記窒素イオンを拡散する
アニール工程と、前記多結晶シリコン膜により前記PM
OSFETの形成領域と前記NMOSFETの形成領域
にそれぞれゲート電極を形成する工程と、前記各MOS
FETの形成領域にそれぞれP型、N型の不純物を導入
してソース・ドレイン領域を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項13】 半導体基板上にPMOSFETの形成
領域とNMOSFETの形成領域を区画形成した後、前
記各形成領域にゲート絶縁膜としてシリコン酸化膜を形
成する工程と、前記ゲート絶縁膜上に多結晶シリコン膜
を形成する工程と、前記NMOSFETの形成領域の前
記多結晶シリコン膜にのみフッ素イオンを注入する工程
と、前記多結晶シリコン膜から前記NMOSFETの形
成領域の前記ゲート絶縁膜に前記フッ素イオンを拡散す
るアニール工程と、前記多結晶シリコン膜により前記P
MOSFETの形成領域と前記NMOSFETの形成領
域にそれぞれゲート電極を形成する工程と、前記各MO
SFETの形成領域にそれぞれP型、N型の不純物を導
入してソース・ドレイン領域を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項14】 半導体基板上にPMOSFETの形成
領域とNMOSFETの形成領域を区画形成した後、前
記各形成領域にゲート絶縁膜としてシリコン酸化膜を形
成する工程と、前記ゲート絶縁膜上に多結晶シリコン膜
を形成する工程と、前記PMOSFETの形成領域の前
記多結晶シリコン膜にのみ窒素イオンを注入する工程
と、前記NMOSFETの形成領域の前記多結晶シリコ
ン膜にのみフッ素イオンを注入する工程と、前記多結晶
シリコン膜から前記PMOSFETの形成領域の前記ゲ
ート絶縁膜に前記窒素イオンを拡散するとともに前記N
MOSFETの形成領域の前記ゲート絶縁膜に前記フッ
素イオンを拡散するアニール工程と、前記多結晶シリコ
ン膜により前記PMOSFETの形成領域と前記NMO
SFETの形成領域にそれぞれゲート電極を形成する工
程と、前記各MOSFETの形成領域にそれぞれP型、
N型の不純物を導入してソース・ドレイン領域を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
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