JP2002261273A

JP2002261273A - 半導体装置、基準電圧発生回路及び電源回路

Info

Publication number: JP2002261273A
Application number: JP2001054248A
Authority: JP
Inventors: Takaaki Negoro; 宝昭根来
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-02-28
Filing date: 2001-02-28
Publication date: 2002-09-13

Abstract

(57)【要約】【課題】製造工程を大幅には増加させることなく、か
つＭＩＳＦＥＴについて同じ温度特性をもたせつつ、し
きい値電圧Ｖthを容易することができる半導体装置を提
供する。【解決手段】Ｐ型半導体基板１に、ＬＯＣＯＳ酸化膜
３、Ｎ型ウエル領域５、ゲート酸化膜９、ゲート電極１
１並びにソース及びドレイン領域１３が形成されてい
る。ゲート電極１１は、ゲート電極１１の長手方向中央
部に延びるＮ型領域１１ａと、ゲート電極１１の長手方
向の両端部にＮ型領域１１ａに隣接して延びる２つのＰ
型領域１１ｂにより構成される。ゲート電極１１にはＬ
ＯＣＯＳ酸化膜３上でＮ型領域１１ａ及びＰ型領域１１
ｂに跨ってオーミックコンタクト領域１５が形成されて
いる。このＰｃｈトランジスタのしきい値電圧Ｖthを変
更する際、チャネル領域７上でＮ型領域１１ａが締める
面積とＰ型領域１１ｂが占める面積の割合を変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、半導体基板に形成されたチャネル領域上にゲ
ート絶縁膜を介してゲート電極が形成されたＭＩＳＦＥ
Ｔ（絶縁ゲート電界効果型トランジスタ）を備えた半導
体装置に関するものである。ＭＩＳＦＥＴの代表例とし
て、ポリシリコンからなるゲート電極とシリコン酸化膜
からなるゲート絶縁膜を備えたＭＯＳトランジスタがあ
る。以下では、ＭＯＳトランジスタを例にとって説明す
る。

【０００２】

【従来の技術】従来、ＭＯＳトランジスタにおいて、色
々なしきい値電圧Ｖthを有するものを同じ半導体基板上
に形成する場合、ゲート酸化膜（シリコン酸化膜からな
るゲート絶縁膜）の膜厚を異ならせたり、ゲート酸化膜
直下のチャネル領域へのチャネルドープ量を変えてチャ
ネル領域の不純物濃度を異ならせたりすることにより、
しきい値電圧Ｖthを異ならせている。

【０００３】複数の素子形成領域（ＭＯＳトランジスタ
を形成する領域）でゲート酸化膜の膜厚を異ならせる方
法の一例（従来技術１）を説明すると、半導体基板表面
にシリコン酸化膜を形成し、素子形成領域のシリコン酸
化膜上にシリコン窒化膜を形成した後、ＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法により素子分離膜を形成
する。第１のゲート酸化膜を形成する素子形成領域に対
応して開口を有するレジスト膜を形成し、これをマスク
として開口内のシリコン窒化膜及びシリコン酸化膜を除
去した後、熱酸化により第１のゲート酸化膜を選択的に
形成する。第２のゲート酸化膜を形成する素子形成領域
におけるシリコン窒化膜およびシリコン酸化膜を除去し
たのち、第１のゲート酸化膜とは異なる膜厚の第２のゲ
ート酸化膜を熱酸化により選択的に形成する（特開平１
０−１７８１０２号公報参照）。

【０００４】一方、複数の素子形成領域でチャネル領域
へのチャネルドープ量を変えてチャネル領域の不純物濃
度を異ならせる方法の一例（従来技術２）を説明する
と、各素子形成領域に、Ｐ型の半導体基板の表面濃度で
決まる第１の不純物濃度のチャネル領域と、不純物導入
用マスクのパターンによって選択された領域に不純物を
イオン打込みなどで導入することによって決定される第
２の不純物濃度のチャネル領域を設ける。さらに第１の
不純物濃度のチャネル領域と第２の不純物濃度のチャネ
ル領域は複数の平面的形状に分割する。第２の不純物濃
度のチャネル領域を形成するためのイオン打込みに用い
る不純物導入用マスクにおいて、複数の素子形成領域で
パターンを変えることにより、第１の不純物濃度のチャ
ネル領域と第２の不純物濃度のチャネル領域の平面的な
面積比を変え、ひいてはチャネル領域へのチャネルドー
プ量を変えている（特開平８−２７４３３０号公報参
照）。

【０００５】しきい値電圧Ｖthが異なる２つ以上のＭＯ
Ｓトランジスタを用い、ゲートとソースを接続したデプ
レッション型ＭＯＳトランジスタを定電流源とする基準
電圧発生回路が知られている（従来技術３、特公平４−
６５５４６号公報参照）。

【０００６】そこでは、図５に示されるように、デプレ
ッション型ＭＯＳトランジスタＱ１のゲートとソースを
接続してその定電流性を利用する。そして、ゲートとド
レインが接続されたエンハンスメント型ＭＯＳトランジ
スタＱ１２とＱ１３をその定電流で動作するように直列
に接続して、それらのＭＯＳトランジスタＱ１２，Ｑ１
３に発生する電圧を基準電圧として取り出すものであ
る。ここでは、いずれのＭＯＳトランジスタＱ１，Ｑ１
２，Ｑ１３もＮチャネル型である。ＭＯＳトランジスタ
Ｑ１２のゲートとソース間の電圧ＶgsはＶ₀12、ＭＯＳ
トランジスタＱ１３のＶgsはＶ₀13である。ＭＯＳトラ
ンジスタＱ１２、Ｑ１３は１個のみでもよく、図５のよ
うに２個、又は３個以上でもよい。

【０００７】ゲートとソースを接続したデプレッション
型ＭＯＳトランジスタを定電流源とする基準電圧発生回
路としては、他に図６に示されるものが考えられる。図
６では、Ｑ１は図５のものと同じくデプレッション型Ｍ
ＯＳトランジスタ、Ｑ２はしきい値電圧Ｖthの低い側の
エンハンスメント型ＭＯＳトランジスタ（しきい値電圧
Ｖth_l）、Ｑ３はしきい値電圧Ｖthの高い側のエンハン
スメント型ＭＯＳトランジスタ（しきい値電圧Ｖth_h）
を示す。基準電圧ＶREFとしてはエンハンスメント型Ｍ
ＯＳトランジスタＱ３、Ｑ２のしきい値電圧Ｖthの差分
が出力される。

【０００８】図７に図６の基準電圧発生回路におけるＭ
ＯＳトランジスタＱ１，Ｑ２，Ｑ３のＶgs対(Ｉds)^1/2
波形（ただしドレイン電圧は飽和条件）を示す。ただし
Ｑ１，Ｑ２，Ｑ３のコンダクタンスファクタ（Ｋ）は同
一とする。Ｖgsはゲートとソース間の電圧、Ｉdsはドレ
イン電流である。

【０００９】ＭＯＳトランジスタＱ１はＶgsが０Ｖで固
定されているため、図７のＱ１の波形からＩconstなる
定電流を流す。したがって、Ｉds＝ＩconstとなるＭＯ
ＳトランジスタＱ２，Ｑ３のＶgsがそれぞれＶo2，Ｖo3
となる。基準電圧ＶREFはこの差分で表わされるのでＶREF ＝Ｖo3 − Ｖo2 ＝Ｖth_h − Ｖth_l となり、基準電圧ＶREFが２つのＭＯＳトランジスタＱ
３，Ｑ２のしきい値電圧Ｖth_hとＶth_lの差分で表わさ
れることがわかる。

【００１０】アナログデバイスでは色々な電圧で比較演
算処理をするための色々な基準電圧が必要になってきて
おり、同じ回路構成でしきい値電圧Ｖthを変えることに
より色々な基準電圧を発生することが求められている。
例えば図６に示す基準電圧発生回路では、エンハンスメ
ント型トランジスタＱ２とＱ３のしきい値電圧Ｖthを互
いに異ならせたり、デプレッション型ＭＯＳトランジス
タＱ１とエンハンスメント型ＭＯＳトランジスタＱ２，
Ｑ３との間でしきい値電圧Ｖthを異ならせたりすること
により、色々な基準電圧を発生することができる。

【００１１】従来技術３では、エンハンスメント型トラ
ンジスタＱ１２とＱ１３のしきい値電圧Ｖthを互いに異
ならせることについては触れられていないが、デプレッ
ション型ＭＯＳトランジスタＱ１とエンハンスメント型
ＭＯＳトランジスタＱ１２，Ｑ１３との間でしきい値電
圧Ｖthを異ならせる方法として、基板の不純物濃度又は
チャネル領域の不純物濃度を変化させる方法が実施例と
して挙げられている。その方法は、いずれもイオン注入
時の注入量を変えることである。

【００１２】

【発明が解決しようとする課題】従来技術１では、第１
のゲート酸化膜と第２のゲート酸化膜を別々の工程で形
成しており、ゲート酸化膜を形成するために２回の熱酸
化処理を行なう必要があるので、製造工程が大幅に増加
するという問題があった。また、しきい値電圧Ｖthの異
なる複数種類のＭＯＳトランジスタを得る方法としてゲ
ート電極の材料を変えるという方法が思い浮かぶ。しか
し、材料が異なる２種類以上のゲート電極を形成するた
めには、異なる材料をそれぞれ堆積する必要があるの
で、製造工程が大幅に増加するという欠点がある。

【００１３】従来技術２では、第１の不純物濃度のチャ
ネル領域と第２の不純物濃度のチャネル領域の平面的な
面積比を異ならせるための、第２の不純物濃度のチャネ
ル領域を形成するためのイオン打込みは同じ工程で行な
うので、工程数が増加することはない。しかし、チャネ
ルドープ領域の不純物濃度を変えた場合、半導体基板内
の不純物濃度が変化している部分があるので、温度依存
があるバルク・フェルミ準位Φ_Fの値が変化する。

【００１４】一般的にＭＯＳトランジスタのしきい値電
圧Ｖthは、Ｖth＝Φ_MS＋Ｑ_SS/Ｃ_OX＋２Φ_F＋(２ε_Sε₀ｑＮ_a)^1/2/Ｃ_OX(Ｖ_BS＋２Φ_F)^1/2 …（１）で表される。ここで、Φ_MS：金属・半導体仕事関数の
差、Ｑ_SS：ゲート酸化膜界面電荷密度、Ｃ_OX：ゲート酸
化膜の単位面積当りの容量、Φ_F：バルク・フェルミ準
位、ε_S：半導体の誘電率、ε₀：真空誘電率、ｑ：電子
電荷、Ｎ_a：基板濃度、Ｖ_BS：基板−ソース間の電圧で
ある。

【００１５】式（１）からわかるように、バルク・フェ
ルミ準位Φ_Fが変化すると、しきい値電圧Ｖthも変化す
る。すなわち、従来技術２のように、チャネル領域の不
純物濃度を変えることによってしきい値電圧Ｖthの異な
る複数種類のＭＯＳトランジスタを得る場合、それらの
ＭＯＳトランジスタに同じ温度特性をもたせるために
は、第１の不純物濃度のチャネル領域と第２の不純物濃
度のチャネル領域の平面的な面積比率を変える毎にトラ
ンジスタサイズの変更が必要となる。このような不具合
は従来技術３のＭＯＳトランジスタでも同様である。特
に、しきい値電圧Ｖthが異なる２つ以上のＭＯＳトラン
ジスタを基準電圧発生回路として使用する回路では、Ｍ
ＯＳトランジスタの温度特性に起因する電圧変動を少な
くする必要がある。

【００１６】そこで本発明は、製造工程を大幅には増加
させることなく、かつＭＩＳＦＥＴについて同じ温度特
性をもたせつつ、しきい値電圧Ｖthを容易することがで
きる半導体装置を提供することを目的とするものであ
る。

【００１７】

【課題を解決するための手段】本発明は、半導体基板に
形成されたチャネル領域上にゲート絶縁膜を介してゲー
ト電極が形成されたＭＩＳＦＥＴを備えた半導体装置で
あって、ゲート電極は１つのＭＩＳＦＥＴ内でＰ型領域
とＮ型領域をもつものである。

【００１８】Ｐ型不純物が導入されたＰ型ゲート電極と
Ｎ型不純物が導入されたＮ型ゲート電極とでは、しきい
値電圧Ｖthが１.１Ｖ程度変化することが知られてい
る。本発明の半導体装置では、チャネル領域上のゲート
電極をＰ型領域とＮ型領域に分けて形成することによ
り、金属・半導体仕事関数の差（以下単に仕事関数差と
呼ぶ）Φ_MSを変化させる。具体的にはＰ型領域とＮ型領
域とでは仕事関数差Φ_MSが異なるので、このＭＩＳＦＥ
Ｔ全体の仕事関数差Φ_MSはＰ型領域とＮ型領域の面積比
率で決まる。Ｐ型領域とＮ型領域の面積比を変更すると
両領域の仕事関数差Φ_MSが変化し、両領域の仕事関数差
Φ_MSが平均化され独自の仕事関数差Φ_MSとなるので、チ
ャネル領域の不純物濃度を変更することなしに、しきい
値電圧Ｖthを所望する値に変更することができる。ここ
で、仕事関数差Φ_MSは温度依存性がないので、ＭＩＳＦ
ＥＴの温度特性を変化させることなく、しきい値電圧Ｖ
thを変更することができる。なお、ＭＩＳＦＥＴのトラ
ンジスタサイズを変更しなくてもよいのはいうまでもな
い。

【００１９】チャネル領域上のゲート電極をＰ型領域と
Ｎ型領域に分けて形成するためにはそれぞれの領域に不
純物を導入する必要があるが、不純物を注入する工程は
レジストマスクの形成工程及びイオン注入工程のみで行
なうことができるので、工程数が大幅に増加することは
ない。さらに、ＣＭＯＳ（Complementary MOS）を形成
する製造工程であれば、Ｐチャネル型ＭＯＳトランジス
タの拡散領域へのイオン注入時にゲート電極のＰ型領域
へのイオン注入も行ない、Ｎチャネル型ＭＯＳトランジ
スタの拡散領域へのイオン注入時にゲート電極のＮ型領
域へのイオン注入も行なうことができるので、工程数を
増加させることなく本発明の半導体装置を製造すること
ができる。さらに、ＭＯＳトランジスタのチャネル型と
は逆導電型の不純物を予め注入したゲート電極用のポリ
シリコン膜を堆積し、拡散領域へのイオン注入時にゲー
ト電極のいずれかの導電型の領域にイオン注入を行なう
ようにすれば、工程数を増加させることなく、本発明の
半導体装置を製造することができる。

【００２０】本発明の基準電圧発生回路は、ゲートとソ
ースを接続したデプレッション型ＭＩＳＦＥＴを定電流
源とし、そのデプレッション型ＭＩＳＦＥＴに、１又は
複数のエンハンスメント型ＭＩＳＦＥＴが直列に接続さ
れて構成される基準電圧発生回路であって、デプレッシ
ョン型ＭＩＳＦＥＴ及びエンハンスメント型ＭＩＳＦＥ
Ｔのうち少なくとも１つのＭＩＳＦＥＴは、１つのＭＩ
ＳＦＥＴ内でＰ型領域とＮ型領域をもつゲート電極を備
えている本発明の半導体装置を構成するＭＩＳＦＥＴに
より構成されているものである。

【００２１】デプレッション型ＭＩＳＦＥＴ及びエンハ
ンスメント型ＭＩＳＦＥＴのうちいずれかのＭＩＳＦＥ
Ｔのゲート電極のＰ型領域とＮ型領域の面積比率を変更
することにより、回路構成及びトランジスタサイズを変
更することなくしきい値電圧Ｖthを変更することがで
き、発生させる基準電圧の大きさを変更することができ
る。さらに、基準電圧発生回路を構成するＭＩＳＦＥ
Ｔ、特に、複数のエンハンスメント型ＭＩＳＦＥＴを備
えた場合にそれらのエンハンスメント型ＭＩＳＦＥＴに
ついて、チャネルドープ領域の不純物濃度を同じにし
て、同じ温度特性をもたせることができる。

【００２２】本発明の電源回路は、供給する電源電圧を
基準電圧と比較することによって電源電圧を検出する検
出回路を備えた電源回路であって、基準電圧を発生する
回路として本発明の基準電圧発生回路を備えたものであ
る。

【００２３】

【発明の実施の形態】本発明の半導体装置の一態様で
は、ゲート電極のＰ型領域とＮ型領域がチャネル幅方向
に沿って分割されている。

【００２４】本発明の半導体装置の他の態様では、ゲー
ト電極のＰ型領域とＮ型領域がチャネル長方向に沿って
分割されている。

【００２５】本発明の半導体装置のさらに他の態様で
は、ゲート電極のＰ型領域とＮ型領域の両方にオーミッ
クコンタクトが設けられている。単純にＰ型領域及びＮ
型領域を形成しても、両領域でオーミックコンタクトが
取れていないと、ＰＮ接合の逆バイアスがかかりうまく
電圧が伝わらない可能性があるが、この態様により、ゲ
ート電極のＰ型領域とＮ型領域の両方に電圧を確実に印
加することができる。

【００２６】本発明のさらに他の態様では、チャネル領
域上でＰ型領域が占める面積とＮ型領域が占める面積の
比率が異なる複数種類のＭＩＳＦＥＴを備えている。そ
の結果、同じ温度特性をもち、かつしきい値電圧Ｖthが
異なる複数種類のＭＩＳＦＥＴを同じ半導体基板上に備
えることができる。ここで、複数種類のＭＩＳＦＥＴと
しては、Ｐ型領域とＮ型領域からなるゲート電極を備え
たＭＩＳＦＥＴに加えて、チャネル領域上でのＰ型領域
とＮ型領域の面積の比率が０％と１００％、すなわちＰ
型領域のみ又はＮ型領域のみのゲート電極を備えたＭＩ
ＳＦＥＴも含んでいてもよい。

【００２７】

【実施例】図１は一実施例を示す図であり、（Ａ）は断
面図、（Ｂ）は平面図である。この実施例はゲート電極
のＰ型領域とＮ型領域をチャネル幅方向に沿って分割し
たものである。Ｐ型半導体基板１の表面に素子形成領域
を分離するためのＬＯＣＯＳ酸化膜３が形成されてい
る。半導体基板１の素子形成領域にＮ型ウエル領域５が
形成されている。Ｎ型ウエル領域５表面部のチャネル領
域７上にシリコン酸化膜からなるゲート酸化膜９が形成
されている。ゲート酸化膜９上には、ＬＯＣＯＳ酸化膜
３に跨ってポリシリコンからなる帯状のゲート電極１１
が形成されている。Ｎ型ウエル領域５表面部のチャネル
領域７の両側に、Ｐ型不純物が注入されたソース及びド
レイン領域１３が形成されている。

【００２８】ゲート電極１１は、ゲート電極１１の長手
方向（チャネル幅方向）に延びるゲート電極１１の中央
部にＮ型不純物が導入されてなるＮ型領域１１ａと、ゲ
ート電極１１の長手方向にＮ型領域１１ａに隣接して延
びるゲート電極１１の両端部にＰ型不純物が導入されて
なる２つのＰ型領域１１ｂにより構成されている。ゲー
ト電極１１にはＬＯＣＯＳ酸化膜３上でＮ型領域１１ａ
及びＰ型領域１１ｂに跨ってオーミックコンタクト領域
１５が形成されている。図１に示すＭＯＳトランジスタ
はＰチャネル型ＭＯＳトランジスタ（以下、Ｐｃｈトラ
ンジスタという）である。

【００２９】図２は、この実施例の製造方法の一例を示
す工程断面図である。（Ａ）半導体基板１表面に、通常のＬＯＣＯＳ酸化法に
より、ＬＯＣＯＳ酸化膜３を形成して素子形成領域を分
離する。素子形成領域にＮ型ウエル領域５を形成する。
Ｎチャネル型ＭＯＳトランジスタ（以下、Ｎｃｈトラン
ジスタといい、図示は省略する）のＮ型ウエル領域５の
表面部にＰ型ウエル領域を形成する。Ｎ型ウエル領域５
及びＰ型ウエル領域の表面にシリコン酸化膜９を例えば
３０ｎｍ（ナノメートル）の膜厚で形成する。半導体基
板１上全面に不純物を導入していないポリシリコン膜を
例えば５００ｎｍの膜厚で堆積し、そのポリシリコン膜
をパターニングして、素子形成領域上及びＬＯＣＯＳ酸
化膜３上にポリシリコンからなるＰｃｈトランジスタの
ゲート電極１１及びＮｃｈトランジスタのゲート電極を
形成する。Ｐｃｈトランジスタの素子形成領域では、ゲ
ート電極１１下に対応するＮ型ウエル領域５がチャネル
領域７となる。

【００３０】（Ｂ）Ｐｃｈトランジスタのゲート電極１
１の長手方向に延びるゲート電極１１の中央部の領域上
に開口部をもち、かつＮｃｈトランジスタの素子形成領
域上に開口部をもつレジストパターン１７を半導体基板
１上全面に形成する。レジストパターン１７をマスクに
して、Ｐｃｈトランジスタのゲート電極１１の中央部、
Ｎｃｈトランジスタのソース及びドレイン領域となるＰ
型ウエルの表面部、並びにＮｃｈトランジスタのゲート
電極に例えば５０ＫｅＶ、４×１０¹⁵ｃｍ^-2程度の条件
でヒ素又はリン（図中では記号「−」で示す）の注入を
行なう。

【００３１】（Ｃ）レジストパターン１７を除去した
後、半導体基板１上全面に、Ｐｃｈトランジスタのソー
ス及びドレイン領域となるＮ型ウエル５上、並びに工程
（Ｂ）でヒ素又はリンが注入されたゲート電極１１の中
央部の領域を除くゲート電極の両端部の領域上に開口部
をもちレジストパターン１９を形成する。ヒ素又はリン
が注入されたゲート電極１１の中央部の領域上にはレジ
ストパターン１９が形成される。レジストパターン１９
をマスクにして、Ｐｃｈトランジスタのゲート電極１１
の両端部、並びにソース及びドレイン領域となるＮ型ウ
エル５の表面部に例えば３０ＫｅＶ、２×１０¹⁵ｃｍ^-2
程度の条件でボロン（図中では記号「＋」で示す）の注
入を行なう。

【００３２】（Ｄ）レジストパターン１９を除去した
後、例えば９２０℃、１時間程度の条件で熱処理を行な
い、Ｐｃｈトランジスタのゲート電極１１のヒ素又はリ
ンが注入された中央部の領域にＮ型領域１１ａを形成
し、ゲート電極１１のボロンが注入された両端部の領域
にＰ型領域１１ｂを形成し、Ｎ型ウエル領域５のボロン
が注入された領域にソース及びドレイン領域１３を形成
する。同時に、Ｎｃｈトランジスタのゲート電極並びに
ソース及びドレイン領域も形成する。半導体基板１上全
面に層間絶縁膜を形成した後、その層間絶縁膜のＬＯＣ
ＯＳ酸化膜３上でゲート電極１１のＮ型領域１１ａ及び
Ｐ型領域１１ｂに跨がる領域にオーミックコンタクト領
域１５を形成する（図１参照）。

【００３３】図１及び図２に示すＰｃｈトランジスタの
しきい値電圧Ｖthは、チャネル領域７上でＮ型領域１１
ａが占める面積とＰ型領域１１ｂが占める面積の比率の
影響を受ける。Ｎ型領域１１ａとＰ型領域１１ｂの面積
比率を変更すれば、Ｐｃｈトランジスタ全体の仕事関数
差Φ_MSが変わるので、しきい値電圧Ｖthを変更すること
ができる。

【００３４】Ｎ型領域１１ａとＰ型領域１１ｂの面積比
率を変更する際、図２に示す工程（Ｂ）及び（Ｃ）で、
レジストパターン１７，１９を形成するための写真製版
でのマスクのパターンをそれぞれ変更するだけで実現す
ることができる。さらに、複数のＰｃｈトランジスタ
で、Ｎ型領域１１ａとＰ型領域１１ｂの面積比率を異な
らせてしきい値電圧Ｖthを異ならせる場合、チャネル領
域７の不純物濃度構成は同じであるので、複数のＰｃｈ
トランジスタに同じ温度特性をもたせることができる。

【００３５】さらに、図２を用いて説明した製造方法例
のように、同じ半導体基板上にＰｃｈトランジスタとＮ
ｃｈトランジスタを形成する場合、ゲート電極１１のＮ
型領域１１ａ用のイオン注入をＮｃｈトランジスタのソ
ース及びドレイン領域用のイオン注入と同時に行ない、
Ｐ型領域１１ｂ用のイオン注入をＰｃｈトランジスタの
ソース及びドレイン領域１３用のイオン注入と同時に行
なうようにすれば、工程数を増加させることなく、ゲー
ト電極１１のＮ型領域１１ａ及びＰ型領域１１ｂを形成
することができる。

【００３６】図２の製造方法例では、工程（Ａ）で不純
物を導入していない状態のゲート電極１１を形成してい
るが、ゲート電極１１をパターニングする前に、例えば
３０ＫｅＶ、５×１０¹⁴ｃｍ^-2の条件でリンを注入して
からゲート電極１１をパターニングして予めＮ型領域１
１ａを形成しておき、さらに工程（Ｂ）でのゲート電極
中央部へのイオン注入は行なわず、工程（Ｃ）でのボロ
ン注入でゲート電極の両端部にボロンを注入してＰ型領
域１１ｂを形成するようにすれば、レジストパターンを
用いたＮ型領域１１ａへのイオン注入を行なわずにＰ型
領域１１ｂを自由に定義できるという利点がある。

【００３７】図１の実施例及び図２の製造方法例ではＰ
ｃｈトランジスタについて示しているが、Ｎｃｈトラン
ジスタについても、図２の製造方法例の導電型を読みか
えて同様にしてゲート電極にＰ型領域及びＮ型領域を形
成することができる。また、図１及び図２に示す実施例
では、ゲート電極１１の中央部がＮ型領域、両端部がＰ
型領域であるが、本発明はこれに限定されるものではな
く、中央部がＰ型領域、両端部がＮ型領域であってもよ
い。また、上記の実施例で示した寸法及びイオン注入方
法は一例であり、本発明はこれに限定されるものではな
く、特許請求の範囲に記載された本発明の範囲内で種々
の変更が可能である。

【００３８】図１及び図２に示す実施例では、ゲート電
極を中央部と両端部に分けてＰ型領域及びＮ型領域を形
成しているが、本発明はこれに限定されるものではな
く、ゲート電極のＮ型領域とＰ型領域の配置は種々の変
更が可能である。例えば、図３に示すように、ゲート電
極１１を長手方向（チャネル幅方向）に２つに分けてＮ
型領域１１ａとＰ型領域１１ｂを形成するようにしても
よい。この実施例はゲート電極１１のＮ型領域１１ａと
Ｐ型領域１１ｂをチャネル幅方向に沿って分割したもの
である。

【００３９】図３では、例えばＮ型領域１１ａの不純物
濃度が薄い場合、オーミックコンタクト領域１５での電
気的接続性を向上させるために、オーミックコンタクト
領域１５及びその周辺の領域にＮ型不純物を高濃度に注
入した高濃度領域１１ｃを形成している。このような高
濃度領域は図３のＮ型領域１１ａに限らず、図１及び後
述する図４のＮ型領域１１ａ及びＰ型領域１１ｂにおい
ても不純物濃度に応じて形成することが好ましい。

【００４０】また、ゲート電極のＮ型領域とＰ型領域の
配置は、図４に示すように、チャネル領域７上にＮ型領
域１１ａ及びＰ型領域１１ｂが位置するように、ゲート
電極１１の長手方向の一端側にＮ型領域１１ａを形成
し、他端側にＰ型領域を形成するようにしてもよい。こ
の実施例はゲート電極１１のＮ型領域１１ａとＰ型領域
１１ｂをチャネル長方向に沿って分割したものである。
この場合、Ｎ型領域１１ａ及びＰ型領域１１ｂにそれぞ
れオーミックコンタクト領域１５を設ける必要がある。
また、ゲート電極１１ａを長手方向（チャネル幅方向）
に沿って４本以上に分割して交互にＮ型領域とＰ型領域
を配置するようにしてもよい。

【００４１】図５に示す構成の基準電圧発生回路を備え
た半導体装置の実施例では、デプレッション型ＭＯＳト
ランジスタＱ１及びエンハンスメント型ＭＯＳトランジ
スタＱ１２，Ｑ１３のうちの少なくとも１つに、Ｐ型領
域とＮ型領域をもつゲート電極を備えたＭＯＳトランジ
スタを用いる。また、図６に示す構成の基準電圧発生回
路を備えた半導体装置の実施例では、デプレッション型
ＭＯＳトランジスタＱ１及びエンハンスメント型ＭＯＳ
トランジスタＱ２，Ｑ３のうちの少なくとも１つに、Ｐ
型領域とＮ型領域をもつゲート電極を備えたＭＯＳトラ
ンジスタを用いる。

【００４２】これらの基準電圧発生回路において、発生
させる基準電圧の大きさを変更する際、Ｐ型領域とＮ型
領域をもつゲート電極を備えたＭＯＳトランジスタのＰ
型領域とＮ型領域のチャネル領域上での面積比率を変更
して、そのＭＯＳトランジスタのしきい値電圧Ｖthを変
更することにより、基準電圧発生回路の回路構成、並び
にＭＯＳトランジスタのトランジスタサイズ及び温度特
性を変化させることなく、発生させる基準電圧の大きさ
を変更することができる。

【００４３】図５及び図６では、デプレッション型ＭＯ
Ｓトランジスタに直列に接続されるエンハンスメント型
ＭＯＳトランジスタは２つであるが、本発明はこれに限
定されるものではなく、エンハンスメント型ＭＯＳトラ
ンジスタの個数は１個のみでもよいし、３個以上でもよ
い。また、図５及び図６の基準電圧発生回路は、Ｎｃｈ
ＭＯＳトランジスタを用いたものであるが、本発明はこ
れに限定されるものではなく、ＰｃｈＭＯＳトランジス
タを用い、デプレッション型ＭＯＳトランジスタに１又
は複数のエンハンスメント型ＭＯＳトランジスタが直列
に接続されて構成される基準電圧発生回路にも適用する
ことができる。

【００４４】図８は本発明の基準電圧発生回路を備えた
定電圧電源回路の一実施例を示す回路図である。電源２
１からの電源を負荷２３に安定して供給するために定電
圧回路２５が設けられている。定電圧回路２５は、電源
２１が接続される入力端子（Ｖbat）２７、基準電圧発
生回路（Ｖref）２９、オペアンプ（ＯＰＡＭＰ）３
１、ＰチャネルＭＯＳトランジスタからなる出力トラン
ジスタ（ＤＲＶ）３３、分圧抵抗Ｒ１，Ｒ２及び出力端
子（Ｖout）３５を備えている。

【００４５】定電圧回路２５のオペアンプ３１では、出
力端子が出力トランジスタ３３のゲート電極に接続さ
れ、反転入力端子に基準電圧発生回路２９から基準電圧
Ｖrefが印加され、非反転入力端子に出力電圧Ｖoutを抵
抗Ｒ１とＲ２で分圧した電圧が印加され、出力電圧Ｖou
tが抵抗Ｒ１とＲ２により分圧された電圧が基準電圧に
等しくなるように制御される。本発明による基準電圧発
生回路２９が発生する基準電圧Ｖrefを変更することに
より、出力電圧を変更することができるようになる。本
発明の基準電圧発生回路が適用される装置や機器は、上
に示した電源装置に限らず、安定した基準電圧が必要と
されるものであればすべて適用することができる。

【００４６】

【発明の効果】請求項１、２及び３に記載の半導体装置
では、チャネル領域上にＰ型領域とＮ型領域をもつゲー
ト電極を備えたＭＩＳＦＥＴを備えているようにしたの
で、製造工程を大幅には増加させることなく、かつＭＩ
ＳＦＥＴについて同じ温度特性をもたせつつ、しきい値
電圧Ｖthを容易に変更することができる。

【００４７】請求項４に記載の半導体装置では、チャネ
ル領域上にＰ型領域とＮ型領域をもつゲート電極を備え
たＭＩＳＦＥＴについて、ゲート電極のＰ型領域とＮ型
領域の両方にオーミックコンタクトが設けられているよ
うにしたので、ゲート電極のＰ型領域とＮ型領域の両方
に電圧を確実に印加することができる。

【００４８】請求項５に記載の半導体装置では、チャネ
ル領域上にＰ型領域とＮ型領域をもつゲート電極を備え
た複数のＭＩＳＦＥＴを備え、チャネル領域上でＰ型領
域が占める面積とＮ型領域が占める面積の比率が異なる
複数種類のＭＩＳＦＥＴを備えているようにしたので、
同じ温度特性をもち、かつしきい値電圧Ｖthが異なる複
数種類のＭＩＳＦＥＴを同じ半導体基板上に備えること
ができる。

【００４９】請求項６に記載の基準電圧発生回路では、
ゲートとソースを接続したデプレッション型ＭＩＳＦＥ
Ｔを定電流源とし、そのデプレッション型ＭＩＳＦＥＴ
に１又は複数のエンハンスメント型ＭＩＳＦＥＴが直列
に接続されて構成される基準電圧発生回路であって、デ
プレッション型ＭＩＳＦＥＴ及びエンハンスメント型Ｍ
ＩＳＦＥＴのうち少なくとも１つのＭＩＳＦＥＴは、１
つのＭＩＳＦＥＴ内にＰ型領域とＮ型領域をもつゲート
電極を備えている請求項１から５のいずれかに記載のＭ
ＩＳＦＥＴにより構成されているようにしたので、ゲー
ト電極のＰ型領域とＮ型領域の面積比率を変更すること
により、回路構成及びトランジスタサイズを変更するこ
となくしきい値電圧Ｖthを変更することができ、発生さ
せる基準電圧の大きさを変更することができる。

【００５０】請求項７に記載の電源回路では、請求項６
に記載の基準電圧発生回路を備えているようにしたの
で、基準電圧発生回路を構成するＭＩＳＦＥＴのゲート
電極のＰ型領域とＮ型領域の面積比率を変更することに
より、回路構成及びトランジスタサイズを変更すること
なくしきい値電圧Ｖthを変更することができ、発生させ
る基準電圧の大きさを変更することができる。

【図面の簡単な説明】

【図１】一実施例を示す図であり、（Ａ）は断面図、
（Ｂ）は平面図である。

【図２】製造方法の製造方法の一例を示す工程断面図で
ある。

【図３】他の実施例を示す平面図である。

【図４】さらに他の実施例を示す平面図である。

【図５】デプレッション型ＭＯＳトランジスタを定電流
源とする基準電圧発生回路の一例を示す回路図であり、
本発明が適用される回路図の一例である。

【図６】デプレッション型ＭＯＳトランジスタを定電流
源とする基準電圧発生回路の他の例を示す回路図であ
り、本発明が適用される回路図の一例である。

【図７】ドレイン電圧が飽和条件を満たしているＭＯＳ
トランジスタのＶgs対(Ｉds)^1/ ²波形を示す図である。

【図８】本発明の基準電圧発生回路を備えた定電圧電源
回路の一実施例を示す回路図である。

【符号の説明】

１Ｐ型半導体基板３ＬＯＣＯＳ酸化膜５Ｎ型ウエル７チャネル領域９ゲート酸化膜１１ゲート電極１１ａＮ型領域１１ｂＰ型領域１３ソース及びドレイン領域１５オーミックコンタクト領域

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8238 27/092 Ｆターム(参考） 5F038 AV06 BB02 CA02 EZ13 EZ20 5F048 AB08 AC02 AC03 BA01 BB06 BB07 BB14 BF15 BG12 5F140 AA04 AA40 AB02 AB03 AC01 BF01 BF04 BF37 BF51 BF58 BG43 BG44 BG46 BK13 BK21 CB01 CB08 CF07

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成されたチャネル領域上
にゲート絶縁膜を介してゲート電極が形成されたＭＩＳ
ＦＥＴを備えた半導体装置において、前記ゲート電極は１つのＭＩＳＦＥＴ内でＰ型領域とＮ
型領域をもつことを特徴とする半導体装置。
【請求項２】前記ゲート電極のＰ型領域とＮ型領域は
チャネル幅方向に沿って分割されている請求項１に記載
の半導体装置。
【請求項３】前記ゲート電極のＰ型領域とＮ型領域は
チャネル長方向に沿って分割されている請求項１に記載
の半導体装置。
【請求項４】前記ゲート電極のＰ型領域とＮ型領域の
両方にオーミックコンタクトが設けられている請求項
１、２又は３のいずれかに記載の半導体装置。
【請求項５】チャネル領域上でＰ型領域が占める面積
とＮ型領域が占める面積の比率が異なる複数種類のＭＩ
ＳＦＥＴを備えている請求項１から４のいずれかに記載
の半導体装置。
【請求項６】ゲートとソースを接続したデプレッショ
ン型ＭＩＳＦＥＴを定電流源とし、そのデプレッション
型ＭＩＳＦＥＴに１又は複数のエンハンスメント型ＭＩ
ＳＦＥＴが直列に接続されて構成される基準電圧発生回
路において、前記デプレッション型ＭＩＳＦＥＴ及び前記エンハンス
メント型ＭＩＳＦＥＴのうち少なくとも１つのＭＩＳＦ
ＥＴは、１つのＭＩＳＦＥＴ内にＰ型領域とＮ型領域を
もつゲート電極を備えている請求項１から５のいずれか
に記載のＭＩＳＦＥＴにより構成されていることを特徴
とする基準電圧発生回路。
【請求項７】供給する電源電圧を基準電圧と比較する
ことによって電源電圧を検出する検出回路を備えた電源
回路において、前記基準電圧を発生する回路として請求項６に記載の基
準電圧発生回路を備えたことを特徴とする電源回路。