JP3039028B2 - 波形変換回路 - Google Patents
波形変換回路Info
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- JP3039028B2 JP3039028B2 JP3222096A JP22209691A JP3039028B2 JP 3039028 B2 JP3039028 B2 JP 3039028B2 JP 3222096 A JP3222096 A JP 3222096A JP 22209691 A JP22209691 A JP 22209691A JP 3039028 B2 JP3039028 B2 JP 3039028B2
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- Japan
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Description
【０００１】
【技術分野】本発明は波形変換回路に関し、特にディプ
レッション型電界効果トランジスタを用いた論理回路用
の波形変換回路に関するものである。
レッション型電界効果トランジスタを用いた論理回路用
の波形変換回路に関するものである。
【０００２】
【従来技術】従来のこの種の波形変換回路の例を図３及
び図４に示す。図に示すように２つのディプレッション
型の電界効果型トランジスタ（以下ＦＥＴと略す）１，
２のドレイン電極を共通に接続し、そのドレインの共通
接続点とバイアス電源ＶDDとの間に負荷抵抗６を接続す
るか（図３）、あるいはこの負荷抵抗の代りに、ゲート
電極とソース電極とを共通に接続したディプレッション
型ＦＥＴ３を接続する構成となっている（図４）。そし
て、これ等ＦＥＴ１，２の夫々のゲート電極に信号が入
力され否定論理和出力が得られるようになっている。
び図４に示す。図に示すように２つのディプレッション
型の電界効果型トランジスタ（以下ＦＥＴと略す）１，
２のドレイン電極を共通に接続し、そのドレインの共通
接続点とバイアス電源ＶDDとの間に負荷抵抗６を接続す
るか（図３）、あるいはこの負荷抵抗の代りに、ゲート
電極とソース電極とを共通に接続したディプレッション
型ＦＥＴ３を接続する構成となっている（図４）。そし
て、これ等ＦＥＴ１，２の夫々のゲート電極に信号が入
力され否定論理和出力が得られるようになっている。
【０００３】尚、１５は直流カット用コンデンサを示
し、７，８はＦＥＴ１，２のゲートバイアス用抵抗を示
している。
し、７，８はＦＥＴ１，２のゲートバイアス用抵抗を示
している。
【０００４】この様な従来の論理回路では、出力におけ
るパルスのデューティ比を任意に調整することができな
いという欠点がある。
るパルスのデューティ比を任意に調整することができな
いという欠点がある。
【０００５】
【発明の目的】本発明の目的は、出力パルスのデューテ
ィ比を任意に調整することができる波形変換回路を提供
することである。
ィ比を任意に調整することができる波形変換回路を提供
することである。
【０００６】
【発明の構成】本発明による波形変換回路は、互いのド
レインが共通接続された一対のディプレッション型電界
効果トランジスタと、前記トランジスタの各々のゲート
入力信号に対して位相差を付加する遅延手段と、前記ド
レインの共通接続点とバイアス電位点との間に接続され
た負荷素子と、前記負荷素子による出力信号を所定レベ
ルでスライスして回路出力信号として導出するスライス
回路とを含むことを特徴とする。
レインが共通接続された一対のディプレッション型電界
効果トランジスタと、前記トランジスタの各々のゲート
入力信号に対して位相差を付加する遅延手段と、前記ド
レインの共通接続点とバイアス電位点との間に接続され
た負荷素子と、前記負荷素子による出力信号を所定レベ
ルでスライスして回路出力信号として導出するスライス
回路とを含むことを特徴とする。
【０００７】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳述する。
つつ詳述する。
【０００８】尚、本発明に用いるディプレッション型Ｆ
ＥＴは、ゲートソース間電圧によりドレイン電流を制御
する機能素子であり、特にディプレッション型とは、ゲ
ートソース間電圧が負の一定電圧Ｖp （ピンチオフ電
圧）より小さいとき、ドレイン電流が零となり、Ｖp よ
り大きくなるに従ってドレイン電流が増加するタイプで
ある。
ＥＴは、ゲートソース間電圧によりドレイン電流を制御
する機能素子であり、特にディプレッション型とは、ゲ
ートソース間電圧が負の一定電圧Ｖp （ピンチオフ電
圧）より小さいとき、ドレイン電流が零となり、Ｖp よ
り大きくなるに従ってドレイン電流が増加するタイプで
ある。
【０００９】本発明では、この様なタイプのＦＥＴを用
いて図１の如き回路を得ている。すなわち、２つのディ
プレッション型ＦＥＴ１，２のドレインを共通接続し、
夫々のソースは接地する。
いて図１の如き回路を得ている。すなわち、２つのディ
プレッション型ＦＥＴ１，２のドレインを共通接続し、
夫々のソースは接地する。
【００１０】そして、共通ドレインと正電源ＶDDとの間
に、負荷素子として、ディプレッション型ＦＥＴ３と抵
抗６との直列回路を接続する。このＦＥＴ３のゲートと
ソースとは抵抗５を介して接続する。
に、負荷素子として、ディプレッション型ＦＥＴ３と抵
抗６との直列回路を接続する。このＦＥＴ３のゲートと
ソースとは抵抗５を介して接続する。
【００１１】この直列回路の負荷素子による出力Ｃは直
流カット用コンデンサ１５を介してスライス回路１２へ
入力され、このスライス出力が回路出力Ｄとなる。
流カット用コンデンサ１５を介してスライス回路１２へ
入力され、このスライス出力が回路出力Ｄとなる。
【００１２】このスライス回路１２は、インバータ用デ
ィプレッション型ＦＥＴ４と、ドレイン抵抗１０と、ゲ
ートバイアス抵抗９とからなり、所定閾値を有するイン
バータとなっている。
ィプレッション型ＦＥＴ４と、ドレイン抵抗１０と、ゲ
ートバイアス抵抗９とからなり、所定閾値を有するイン
バータとなっている。
【００１３】各ＦＥＴ１，２のゲート入力Ａ，Ｂとして
は、２つの論理入力信号（ＩＮ1 ，ＩＮ2 ）を夫々遅延
するディレーライン１３，１４の出力が用いられてい
る。尚、７，８は各ＦＥＴ１，２のゲートバイアス用抵
抗である。
は、２つの論理入力信号（ＩＮ1 ，ＩＮ2 ）を夫々遅延
するディレーライン１３，１４の出力が用いられてい
る。尚、７，８は各ＦＥＴ１，２のゲートバイアス用抵
抗である。
【００１４】図２は図１の回路の動作波形例を示してお
り、（Ａ）〜（Ｄ）は図１の回路の各部信号Ａ〜Ｄと夫
々対応した波形である。
り、（Ａ）〜（Ｄ）は図１の回路の各部信号Ａ〜Ｄと夫
々対応した波形である。
【００１５】２つの論理入力信号（ＩＮ1 ，ＩＮ2 ）を
各ディレーラインを通すことにより、図２（Ａ）〜
（Ｂ）の各波形が得られてこれ等が対応するＦＥＴ１，
２の各ゲート入力となる。両ゲート入力信号Ａ，Ｂのレ
ベルが共にピンチオフ電圧ＶP よりも低い−Ｖであれ
ば、両ＦＥＴ１，２共にオフであるから、信号Ｃのレベ
ルはＶDDとなる。
各ディレーラインを通すことにより、図２（Ａ）〜
（Ｂ）の各波形が得られてこれ等が対応するＦＥＴ１，
２の各ゲート入力となる。両ゲート入力信号Ａ，Ｂのレ
ベルが共にピンチオフ電圧ＶP よりも低い−Ｖであれ
ば、両ＦＥＴ１，２共にオフであるから、信号Ｃのレベ
ルはＶDDとなる。
【００１６】また、両ゲート入力信号Ａ，Ｂのレベルが
共にグランドレベルであれば、両ＦＥＴ１，２共にオン
となり、よって、信号Ｃのレベルは負荷ＦＥＴ３、負荷
抵抗６、更にはＦＥＴ１，２のオン抵抗により定まる低
レベル−Ｖ2 となる。
共にグランドレベルであれば、両ＦＥＴ１，２共にオン
となり、よって、信号Ｃのレベルは負荷ＦＥＴ３、負荷
抵抗６、更にはＦＥＴ１，２のオン抵抗により定まる低
レベル−Ｖ2 となる。
【００１７】両ゲート入力信号Ａ，Ｂのうち一方のレベ
ルがグランドレベルで、他方のレベルが−Ｖであれば、
ゲート入力信号がグランドレベルのＦＥＴのみがオンと
なる。よって、信号Ｃのレベルは、負荷ＦＥＴ３、負荷
抵抗６及びオンＦＥＴ（１，２のうちいずれか）のオン
抵抗により定まる中間レベル−Ｖ1 となる。
ルがグランドレベルで、他方のレベルが−Ｖであれば、
ゲート入力信号がグランドレベルのＦＥＴのみがオンと
なる。よって、信号Ｃのレベルは、負荷ＦＥＴ３、負荷
抵抗６及びオンＦＥＴ（１，２のうちいずれか）のオン
抵抗により定まる中間レベル−Ｖ1 となる。
【００１８】そこで、スライス回路１２のスライスレベ
ルを図２（Ｃ）に示すＶT レベルとすると、インバータ
作用を有するスライス回路１２の出力Ｄは図２（Ｄ）の
波形となり、論理和出力が得られる。
ルを図２（Ｃ）に示すＶT レベルとすると、インバータ
作用を有するスライス回路１２の出力Ｄは図２（Ｄ）の
波形となり、論理和出力が得られる。
【００１９】このとき、各ＦＥＴ１，２のゲート入力に
あるディレーライン１３，１４の各遅延量を調整すれ
ば、回路出力Ｄのデューティ比がそれに応じて変化する
ことは明らかである。
あるディレーライン１３，１４の各遅延量を調整すれ
ば、回路出力Ｄのデューティ比がそれに応じて変化する
ことは明らかである。
【００２０】尚、上記において、スライス回路１２はイ
ンバータ機能を有する様にしたが、ソースフォロワ機能
として否定論理和出力を得ても良いものである。
ンバータ機能を有する様にしたが、ソースフォロワ機能
として否定論理和出力を得ても良いものである。
【００２１】図１のＦＥＴ３のゲート抵抗５はＦＥＴ３
の安定動作のために挿入れさており、実際の回路におい
ては発振の可能性があり、これを防ぐためである。ま
た、抵抗６は信号Ｃのレベル−Ｖ1 ，−Ｖ2 を決定する
ための抵抗である。
の安定動作のために挿入れさており、実際の回路におい
ては発振の可能性があり、これを防ぐためである。ま
た、抵抗６は信号Ｃのレベル−Ｖ1 ，−Ｖ2 を決定する
ための抵抗である。
【００２２】
【発明の効果】以上述べた如く、本発明によれば、論理
入力用ＦＥＴのゲート入力に、信号の位相を制御するデ
ィレーラインを設け、両信号に位相差を付加することに
より、出力波形のデューティ比を制御することができる
という効果がある。
入力用ＦＥＴのゲート入力に、信号の位相を制御するデ
ィレーラインを設け、両信号に位相差を付加することに
より、出力波形のデューティ比を制御することができる
という効果がある。
【図１】本発明の実施例の回路図である。
【図２】図１の回路の動作波形図である。
【図３】従来の波形変換回路の例を示す図である。
【図４】従来の波形変換回路の他の例を示す図である。
１〜４ ディプレッション型ＦＥＴ １２ スライス回路 １３，１４ ディレーライン
Claims (1)
- 【請求項１】 互いのドレインが共通接続された一対の
ディプレッション型電界効果トランジスタと、前記トラ
ンジスタの各々のゲート入力信号に対して位相差を付加
する遅延手段と、前記ドレインの共通接続点とバイアス
電位点との間に接続された負荷素子と、前記負荷素子に
よる出力信号を所定レベルでスライスして回路出力信号
として導出するスライス回路とを含むことを特徴とする
波形変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222096A JP3039028B2 (ja) | 1991-08-07 | 1991-08-07 | 波形変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222096A JP3039028B2 (ja) | 1991-08-07 | 1991-08-07 | 波形変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548412A JPH0548412A (ja) | 1993-02-26 |
| JP3039028B2 true JP3039028B2 (ja) | 2000-05-08 |
Family
ID=16777076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3222096A Expired - Lifetime JP3039028B2 (ja) | 1991-08-07 | 1991-08-07 | 波形変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039028B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8426668B2 (en) | 2003-11-28 | 2013-04-23 | Colopast A/S | Dressing product |
-
1991
- 1991-08-07 JP JP3222096A patent/JP3039028B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8426668B2 (en) | 2003-11-28 | 2013-04-23 | Colopast A/S | Dressing product |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548412A (ja) | 1993-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |