JP3039028B2 - Waveform conversion circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【技術分野】本発明は波形変換回路に関し、特にディプ
レッション型電界効果トランジスタを用いた論理回路用
の波形変換回路に関するものである。The present invention relates to a waveform conversion circuit, and more particularly to a waveform conversion circuit for a logic circuit using a depletion type field effect transistor.

【０００２】[0002]

【従来技術】従来のこの種の波形変換回路の例を図３及
び図４に示す。図に示すように２つのディプレッション
型の電界効果型トランジスタ（以下ＦＥＴと略す）１，
２のドレイン電極を共通に接続し、そのドレインの共通
接続点とバイアス電源ＶDDとの間に負荷抵抗６を接続す
るか（図３）、あるいはこの負荷抵抗の代りに、ゲート
電極とソース電極とを共通に接続したディプレッション
型ＦＥＴ３を接続する構成となっている（図４）。そし
て、これ等ＦＥＴ１，２の夫々のゲート電極に信号が入
力され否定論理和出力が得られるようになっている。2. Description of the Related Art FIGS. 3 and 4 show examples of such a conventional waveform conversion circuit. As shown in the figure, two depletion type field effect transistors (hereinafter abbreviated as FET) 1
2 are connected in common, and a load resistor 6 is connected between the common connection point of the drains and the bias power supply VDD (FIG. 3). Alternatively, instead of the load resistor, a gate electrode and a source electrode are connected. Are connected to a depletion-type FET 3 commonly connected (FIG. 4). A signal is input to each of the gate electrodes of the FETs 1 and 2 to obtain a NOR output.

【０００３】尚、１５は直流カット用コンデンサを示
し、７，８はＦＥＴ１，２のゲートバイアス用抵抗を示
している。Reference numeral 15 denotes a DC cut capacitor, and reference numerals 7 and 8 denote gate bias resistors of the FETs 1 and 2.

【０００４】この様な従来の論理回路では、出力におけ
るパルスのデューティ比を任意に調整することができな
いという欠点がある。Such a conventional logic circuit has a disadvantage that the duty ratio of the pulse at the output cannot be arbitrarily adjusted.

【０００５】[0005]

【発明の目的】本発明の目的は、出力パルスのデューテ
ィ比を任意に調整することができる波形変換回路を提供
することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a waveform conversion circuit capable of arbitrarily adjusting the duty ratio of an output pulse.

【０００６】[0006]

【発明の構成】本発明による波形変換回路は、互いのド
レインが共通接続された一対のディプレッション型電界
効果トランジスタと、前記トランジスタの各々のゲート
入力信号に対して位相差を付加する遅延手段と、前記ド
レインの共通接続点とバイアス電位点との間に接続され
た負荷素子と、前記負荷素子による出力信号を所定レベ
ルでスライスして回路出力信号として導出するスライス
回路とを含むことを特徴とする。According to the present invention, there is provided a waveform conversion circuit comprising: a pair of depletion type field effect transistors whose drains are commonly connected; delay means for adding a phase difference to each gate input signal of the transistors; A load element connected between a common connection point of the drains and a bias potential point; and a slice circuit for slicing an output signal from the load element at a predetermined level to derive a circuit output signal. .

【０００７】[0007]

【実施例】以下、本発明の実施例について図面を参照し
つつ詳述する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【０００８】尚、本発明に用いるディプレッション型Ｆ
ＥＴは、ゲートソース間電圧によりドレイン電流を制御
する機能素子であり、特にディプレッション型とは、ゲ
ートソース間電圧が負の一定電圧Ｖp （ピンチオフ電
圧）より小さいとき、ドレイン電流が零となり、Ｖp よ
り大きくなるに従ってドレイン電流が増加するタイプで
ある。The depletion type F used in the present invention
ET is a functional element that controls the drain current by the gate-source voltage. In particular, the depletion type is such that when the gate-source voltage is smaller than a constant negative voltage Vp (pinch-off voltage), the drain current becomes zero, and In this type, the drain current increases as the size increases.

【０００９】本発明では、この様なタイプのＦＥＴを用
いて図１の如き回路を得ている。すなわち、２つのディ
プレッション型ＦＥＴ１，２のドレインを共通接続し、
夫々のソースは接地する。In the present invention, such a type of FET is used to obtain a circuit as shown in FIG. That is, the drains of the two depletion type FETs 1 and 2 are connected in common,
Each source is grounded.

【００１０】そして、共通ドレインと正電源ＶDDとの間
に、負荷素子として、ディプレッション型ＦＥＴ３と抵
抗６との直列回路を接続する。このＦＥＴ３のゲートと
ソースとは抵抗５を介して接続する。Then, a series circuit of a depletion-type FET 3 and a resistor 6 is connected as a load element between the common drain and the positive power supply VDD. The gate and source of the FET 3 are connected via a resistor 5.

【００１１】この直列回路の負荷素子による出力Ｃは直
流カット用コンデンサ１５を介してスライス回路１２へ
入力され、このスライス出力が回路出力Ｄとなる。The output C from the load element of the series circuit is input to the slice circuit 12 via the DC cut capacitor 15, and the slice output becomes the circuit output D.

【００１２】このスライス回路１２は、インバータ用デ
ィプレッション型ＦＥＴ４と、ドレイン抵抗１０と、ゲ
ートバイアス抵抗９とからなり、所定閾値を有するイン
バータとなっている。The slice circuit 12 comprises an inverter depletion-type FET 4, a drain resistor 10, and a gate bias resistor 9, and is an inverter having a predetermined threshold.

【００１３】各ＦＥＴ１，２のゲート入力Ａ，Ｂとして
は、２つの論理入力信号（ＩＮ1 ，ＩＮ2 ）を夫々遅延
するディレーライン１３，１４の出力が用いられてい
る。尚、７，８は各ＦＥＴ１，２のゲートバイアス用抵
抗である。As the gate inputs A and B of the FETs 1 and 2, the outputs of delay lines 13 and 14 for delaying two logic input signals (IN1 and IN2) are used. Reference numerals 7 and 8 denote gate bias resistors of the FETs 1 and 2, respectively.

【００１４】図２は図１の回路の動作波形例を示してお
り、（Ａ）〜（Ｄ）は図１の回路の各部信号Ａ〜Ｄと夫
々対応した波形である。FIG. 2 shows an example of operation waveforms of the circuit of FIG. 1. FIGS. 2A to 2D show waveforms corresponding to signals A to D of the circuit of FIG.

【００１５】２つの論理入力信号（ＩＮ1 ，ＩＮ2 ）を
各ディレーラインを通すことにより、図２（Ａ）〜
（Ｂ）の各波形が得られてこれ等が対応するＦＥＴ１，
２の各ゲート入力となる。両ゲート入力信号Ａ，Ｂのレ
ベルが共にピンチオフ電圧ＶP よりも低い−Ｖであれ
ば、両ＦＥＴ１，２共にオフであるから、信号Ｃのレベ
ルはＶDDとなる。By passing the two logic input signals (IN1, IN2) through the respective delay lines, the signals shown in FIGS.
(B) are obtained, and these correspond to the corresponding FET1,
2 gate inputs. If the level of both gate input signals A and B is -V lower than the pinch-off voltage VP, both FETs 1 and 2 are off and the level of signal C is VDD.

【００１６】また、両ゲート入力信号Ａ，Ｂのレベルが
共にグランドレベルであれば、両ＦＥＴ１，２共にオン
となり、よって、信号Ｃのレベルは負荷ＦＥＴ３、負荷
抵抗６、更にはＦＥＴ１，２のオン抵抗により定まる低
レベル−Ｖ2 となる。If the levels of the gate input signals A and B are both at the ground level, both FETs 1 and 2 are turned on. Therefore, the level of the signal C is equal to the load FET 3, the load resistor 6, and the FETs 1 and 2. It becomes low level -V2 determined by the on-resistance.

【００１７】両ゲート入力信号Ａ，Ｂのうち一方のレベ
ルがグランドレベルで、他方のレベルが−Ｖであれば、
ゲート入力信号がグランドレベルのＦＥＴのみがオンと
なる。よって、信号Ｃのレベルは、負荷ＦＥＴ３、負荷
抵抗６及びオンＦＥＴ（１，２のうちいずれか）のオン
抵抗により定まる中間レベル−Ｖ1 となる。If one of the two gate input signals A and B is at ground level and the other is at -V,
Only the FET whose gate input signal is at the ground level is turned on. Therefore, the level of the signal C is an intermediate level -V1 determined by the load FET 3, the load resistance 6, and the ON resistance of the ON FET (one of 1, 2).

【００１８】そこで、スライス回路１２のスライスレベ
ルを図２（Ｃ）に示すＶT レベルとすると、インバータ
作用を有するスライス回路１２の出力Ｄは図２（Ｄ）の
波形となり、論理和出力が得られる。Therefore, when the slice level of the slice circuit 12 is set to the VT level shown in FIG. 2C, the output D of the slice circuit 12 having the inverter function has the waveform of FIG. 2D, and a logical sum output is obtained. .

【００１９】このとき、各ＦＥＴ１，２のゲート入力に
あるディレーライン１３，１４の各遅延量を調整すれ
ば、回路出力Ｄのデューティ比がそれに応じて変化する
ことは明らかである。At this time, if the delay amounts of the delay lines 13 and 14 at the gate inputs of the FETs 1 and 2 are adjusted, it is clear that the duty ratio of the circuit output D changes accordingly.

【００２０】尚、上記において、スライス回路１２はイ
ンバータ機能を有する様にしたが、ソースフォロワ機能
として否定論理和出力を得ても良いものである。In the above description, the slice circuit 12 has an inverter function. However, a NOR circuit output may be obtained as a source follower function.

【００２１】図１のＦＥＴ３のゲート抵抗５はＦＥＴ３
の安定動作のために挿入れさており、実際の回路におい
ては発振の可能性があり、これを防ぐためである。ま
た、抵抗６は信号Ｃのレベル−Ｖ1 ，−Ｖ2 を決定する
ための抵抗である。The gate resistance 5 of the FET 3 shown in FIG.
Is inserted for the stable operation of the device, and there is a possibility of oscillation in an actual circuit, and this is to prevent this. The resistor 6 is a resistor for determining the levels -V1 and -V2 of the signal C.

【００２２】[0022]

【発明の効果】以上述べた如く、本発明によれば、論理
入力用ＦＥＴのゲート入力に、信号の位相を制御するデ
ィレーラインを設け、両信号に位相差を付加することに
より、出力波形のデューティ比を制御することができる
という効果がある。As described above, according to the present invention, a delay line for controlling the phase of a signal is provided at the gate input of the FET for logic input, and a phase difference is added to both signals, so that an output waveform of the output signal can be obtained. There is an effect that the duty ratio can be controlled.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.

【図２】図１の回路の動作波形図である。FIG. 2 is an operation waveform diagram of the circuit of FIG.

【図３】従来の波形変換回路の例を示す図である。FIG. 3 is a diagram illustrating an example of a conventional waveform conversion circuit.

【図４】従来の波形変換回路の他の例を示す図である。FIG. 4 is a diagram illustrating another example of a conventional waveform conversion circuit.

【符号の説明】[Explanation of symbols]

１〜４ ディプレッション型ＦＥＴ １２ スライス回路 １３，１４ ディレーライン 1-4 Depletion type FET 12 Slice circuit 13, 14 Delay line

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 互いのドレインが共通接続された一対の
ディプレッション型電界効果トランジスタと、前記トラ
ンジスタの各々のゲート入力信号に対して位相差を付加
する遅延手段と、前記ドレインの共通接続点とバイアス
電位点との間に接続された負荷素子と、前記負荷素子に
よる出力信号を所定レベルでスライスして回路出力信号
として導出するスライス回路とを含むことを特徴とする
波形変換回路。A pair of depletion-type field-effect transistors whose drains are connected in common; delay means for adding a phase difference to a gate input signal of each of the transistors; a common connection point of the drains and a bias; A waveform conversion circuit, comprising: a load element connected between a potential point; and a slice circuit that slices an output signal from the load element at a predetermined level and derives the signal as a circuit output signal.