JP3038891B2 - Semiconductor integrated circuit device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、外部の負荷を駆動するための駆動回路を有
する半導体集積回路装置に関し、特に、その駆動能力を
変化させることにより、駆動回路の動作時に発生する雑
音を抑制するための回路構成に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device having a driving circuit for driving an external load, and more particularly, to a driving circuit for a driving circuit by changing its driving capability. The present invention relates to a circuit configuration for suppressing noise generated during operation.
従来のこの種の駆動回路（以下出力バッファと記す）
の一例を第８図に示す。Conventional drive circuit of this type (hereinafter referred to as output buffer)
An example is shown in FIG.
この出力バッファは、第８図に示すように、縦続接続
した２つのインバータ10及び11と、２入力のNANDゲート
12と、２入力のNORゲート13と、高位側電源端子１と出
力端子２の間に接続されたＰチャンネルMOSトランジス
タQ11と、出力端子２と接地端子３との間に接続された
ＮチャンネルMOSトランジスタQ12とからなる。As shown in FIG. 8, the output buffer comprises two cascaded inverters 10 and 11 and a two-input NAND gate.
12, a NOR gate 13 having two inputs, a P-channel MOS transistor Q 11 connected between the high-potential power supply terminal 1 and the output terminal 2, connected N-channel between the output terminal 2 and the ground terminal 3 consisting of MOS transistor Q 12 Metropolitan.
この出力バッファの前段の回路（図示せず）からの内
部信号Ｉはインバータ10に入力され、インバータ11の出
力は出力端子２に出力される。An internal signal I from a circuit (not shown) at the preceding stage of the output buffer is input to the inverter 10, and the output of the inverter 11 is output to the output terminal 2.
そして、この出力端子２からの出力信号がNANDゲート
12及びNORゲート13の一方の入力に入力される。The output signal from the output terminal 2 is a NAND gate
12 and one of the inputs of the NOR gate 13.
一方、NANDゲート12およびNORゲート13の他方の入力
には、内部信号Ｉが直接入力されている。On the other hand, an internal signal I is directly input to the other inputs of the NAND gate 12 and the NOR gate 13.
NANDゲート12の出力はＰチャンネルMOSトランジスタQ
11のゲートに入力され、又、NORゲート13からの出力は
ＮチャンネルMOSトランジスタQ12のゲートに入力され
る。The output of the NAND gate 12 is a P-channel MOS transistor Q
It is input to the gate 11, and the output from the NOR gate 13 is input to the gate of N-channel MOS transistor Q 12.
尚、出力端子２と接地端子３との間に接続された容量
CLは負荷としての容量を表す。Note that the capacitance connected between the output terminal 2 and the ground terminal 3
C L represents the capacitance of the load.
この種の出力バッファの例としては、アイ・イー・イ
ー・イー1988プロシーディング・オブ・カスタム・イン
テグレーテッドサーキッツ・カンファレンス（IEEE 19
88 the Proceeding of CUSTOM INTEGRATED CIRCU
ITS CONFERENCE）の「コントロールド・スルーレート
・アウトプット・バッファ（CONTOROLED SLEW RATE
OUTPUT BUFFER）」に記載されたものがある。An example of this type of output buffer is the IEEE 1988 Proceeding of Custom Integrated Circuits Conference (IEEE 19
88 the Proceeding of CUSTOM INTEGRATED CIRCU
ITS CONFERENCE 「Controlled slew rate output buffer （CONTOROLED SLEW RATE
OUTPUT BUFFER) ".
上記のような出力バッファは、以下のようにして動作
する。The output buffer as described above operates as follows.
内部信号Ｉのレベルが、第９図第１段目に示すように
ロウ→ハイ→ロウと変化すると、出力端子２の電位も、
第９図第２段目に示すようにロウ→ハイ→ロウと変化す
る。When the level of the internal signal I changes from low to high to low as shown in the first stage of FIG. 9, the potential of the output terminal 2 also becomes
As shown in the second row of FIG. 9, the state changes from low to high to low.
この時、NANDゲート12においては、一方の入力（内部
信号Ｉ）のレベルが直ちに変化するのに対して、他方の
入力（出力端子２からの信号）はこれより遅れて変化す
るので、このNANDゲート12の出力のレベルは、第９図第
３段目に示すように、内部信号Ｉの立ち上りでは変化せ
ず出力端子２のレベルの立ち上り時間に応じて変化す
る。At this time, in the NAND gate 12, while the level of one input (the internal signal I) changes immediately, the other input (the signal from the output terminal 2) changes later, so that the NAND gate 12 changes its level. The output level of the gate 12 does not change at the rise of the internal signal I and changes according to the rise time of the level of the output terminal 2 as shown in the third row of FIG.
更に、ＰチャンネルMOSトランジスタQ11も、NANDゲー
ト12の変化時間に応じて導通抵抗が変化する。Further, P-channel MOS transistor Q 11 is also conduction resistance changes according to a change time of the NAND gate 12.
そして、これらのレベルの変化の速さは、負荷容量CL
の大きさによって決り、負荷容量CLが大きい程ゆるやか
に変化する。The speed of change of these levels depends on the load capacity C L
Determined by the size of the gently changes as the load capacitance C L is large.
従って、負荷容量CLへの充電電流によって電源配線に
発生する電源雑音は、第９図第６段目に示すように、負
荷容量CLが大きいほど波形のピークが抑えられ、時間方
向に伸びた波形になる。Therefore, the power supply noise generated in the power supply wiring by the charging current to the load capacitor C L, as shown in the sixth row Figure 9, the load capacitance C L is large enough peak of the waveform is suppressed, extending the time direction Waveform.
同様に、NORゲート13の出力のレベルは、第９図第４
段目に示すように、出力端子２のレベルの立ち下り時間
に応じて変化する。Similarly, the output level of the NOR gate 13 is
As shown at the top, the level changes according to the fall time of the level of the output terminal 2.
従って、ＮチャンネルMOSトランジスタQ12の導通抵抗
もNORゲート13の立ち下り時間に応じて変る。Accordingly, the conduction resistance of the N-channel MOS transistor Q 12 also vary depending on the fall time of the NOR gate 13.
そしてこの場合には、負荷容量CLからの放電電流によ
って接地配線に生ずる接地雑音は、第９図第５段目に示
すように、負荷容量CLが大きくてもその波形のピークが
抑えられることになる。And in this case, the ground noise generated in the ground line by the discharge current from the load capacitance C L, as shown in the fifth row FIG. 9, the peak of the waveform is suppressed even larger load capacitance C L is Will be.
以上のように、この出力バッファを使うことにより、
半導体集積回路装置の配線に寄生的に存在する抵抗やイ
ンダクタンスに電流が流れることにより生ずる雑音を抑
制することが可能となる。As described above, by using this output buffer,
It is possible to suppress noise caused by current flowing through a resistor or an inductance parasitically existing in the wiring of the semiconductor integrated circuit device.
以上述べた従来の出力バッファによれば、出力端子２
の一本ごとに電源雑音および接地雑音を抑えることがで
きる。According to the conventional output buffer described above, the output terminal 2
The power supply noise and the ground noise can be suppressed for each one.
しかし、この出力バッファの動作原理が、負荷容量CL
の大小によって雑音を抑えるというものであるため、複
数の出力バッファが同時にしかも同一方向に動作した場
合に生ずるより大きな電源雑音や接地雑音を抑えること
は不可能である。However, the operating principle of this output buffer depends on the load capacitance C L
Therefore, it is impossible to suppress a larger power supply noise and a ground noise generated when a plurality of output buffers operate simultaneously and in the same direction.
この出力バッファが同時に動作する時の雑音の問題
は、半導体集積回路技術の進歩により出力バッファの駆
動力が大きくなりつつある現在、非常に大きな問題とな
っている。The problem of noise when the output buffers operate simultaneously has become a very serious problem at present, as the driving power of the output buffers is increasing due to advances in semiconductor integrated circuit technology.
本発明の半導体集積回路装置は、入力信号に応じて外
部の負荷を駆動するＮ（Ｎは、２以上の自然数）個の駆
動回路と、各々の駆動回路へ一つずつ入力される総数Ｎ
の入力信号を取り込んで生成した制御信号により、前記
Ｎ個の駆動回路の外部負荷駆動能力を一括制御する制御
回路とを含み、前記制御回路は、前記Ｎ個の入力信号の
うちレベルが遷移するものがあるとき、振幅が同時に同
一レベルへ遷移する入力信号の数に対応して変化する、
Ｎ値の制御信号を生成する手段を有し、各々の駆動回路
は、出力信号の外部負荷駆動能力を前記制御信号の振幅
に応じてＮ段に切り替える手段を有することを特徴とす
る。According to the semiconductor integrated circuit device of the present invention, N (N is a natural number of 2 or more) drive circuits for driving an external load according to an input signal, and a total number N inputted to each drive circuit one by one
And a control circuit that collectively controls the external load driving capabilities of the N drive circuits by a control signal generated by taking in the input signals of the N input circuits. The control circuit changes the level among the N input signals. When there is something, the amplitude changes corresponding to the number of input signals that simultaneously transition to the same level,
It has means for generating a control signal of N value, and each drive circuit has means for switching the external load driving capability of the output signal to N stages according to the amplitude of the control signal.
次に、本発明の最適な実施例について、図面を参照し
て説明する。Next, an optimal embodiment of the present invention will be described with reference to the drawings.
第１図は、本発明の第１の実施例の出力バッファを示
すブロック図である。FIG. 1 is a block diagram showing an output buffer according to a first embodiment of the present invention.
本実施例では、出力バッファ20として、３ブロック分
を示してあるが、ブロックの数は幾つであってもよい。In the present embodiment, three blocks are shown as the output buffer 20, but the number of blocks may be any number.
本実施例は、第１図に示すように、内部信号I1,I2及
びI3をそれぞれ出力端子4,5及び６に出力させる出力バ
ッファ20と、これらの出力バッファを制御するための制
御信号CTNを出力する制御回路30とからなる。In this embodiment, as shown in FIG. 1 , an output buffer 20 for outputting internal signals I 1 , I 2 and I 3 to output terminals 4, 5 and 6, respectively, and a control for controlling these output buffers And a control circuit 30 that outputs a signal CTN.
制御回路30には、上記の３つの内部信号が入力され、
制御信号CTNはそれぞれの出力バッファに入力される。The above three internal signals are input to the control circuit 30,
The control signal CTN is input to each output buffer.
そして、この制御信号CTNは、内部信号I1,I2及びI3の
動作数に応じて出力バッファ20の駆動能力を変化させる
ことができる。The control signal CTN can change the driving capability of the output buffer 20 according to the number of operations of the internal signals I 1 , I 2 and I 3 .
第２図は、第１図に示すような構成を、CMOSトランジ
スタにより具体的に構成した時の回路図である。FIG. 2 is a circuit diagram when the configuration as shown in FIG. 1 is specifically configured by CMOS transistors.
出力バッファ20は、ＮチャンネルMOSトランジスタQ21
と、縦続接続した３つのインバータ21,22及び23と、制
御信号CTNを受けてノードN21,N22及びN23の電位をＮチ
ャンネルMOSトランジスタQ21のゲートへ伝える伝達ゲー
ト24とからなる。The output buffer 20 includes an N-channel MOS transistor Q 21
If, three inverters 21, 22 and 23 connected in cascade, consisting of the transmission gate 24 that conveys receives a control signal CTN the potential of the node N 21, N 22 and N 23 to the gate of N-channel MOS transistor Q 21.
制御回路30は、ソースが高位側電源端子１に、ゲート
が接地端子３に接続されて常時導通状態にあるＰチャン
ネルMOSトランジスタQ34と、ドレインがこのＰチャンネ
ルMOSトランジスタQ34のドレインに接続され、ソースが
接地端子３に接続された３つのＮチャンネルMOSトラン
ジスタQ31,Q32及びQ33と、３つのANDゲート32とからな
る。The control circuit 30 has a source connected to the higher power supply terminal 1, a gate connected to the ground terminal 3, a P-channel MOS transistor Q 34 which is always in a conductive state, and a drain connected to the drain of the P-channel MOS transistor Q 34. , And three N-channel MOS transistors Q 31 , Q 32 and Q 33 whose sources are connected to the ground terminal 3, and three AND gates 32.
それぞれのANDゲートは、一方の入力には内部信号I1,
I2又はI3が入力され、他方の入力には、この内部信号が
インバータ31を介して入力され、これらの信号のレベル
が変化する時に、凸信号A1,A2及びA3を出力する。Each of the AND gates has an internal signal I 1 ,
Is input I 2 or I 3, and the other input, the internal signal is input via the inverter 31, when the level of these signals is changed, and outputs the projection signal A 1, A 2 and A 3 .
そして、それぞれのANDゲートからの出力が、３つの
ＮチャンネルMOSトランジスタQ31,Q32及びQ33のそれぞ
れのゲートに入力されている。The output from each AND gate is input to each gate of three N-channel MOS transistors Q 31 , Q 32 and Q 33 .
制御信号CTNはＰチャンネルMOSトランジスタQ34と３
つのＮチャンネルMOSトランジスタの共通のドレインか
ら出力される。The control signal CTN is a P-channel MOS transistor Q 34 and 3
Output from the common drain of the two N-channel MOS transistors.
次に、本実施例の動作を、第３図に示す動作波形図を
用いて説明する。Next, the operation of this embodiment will be described with reference to the operation waveform diagram shown in FIG.
第２図において、内部信号I1,I2及びI3のレベルが第
３図第１段目に示すように、ロウ→ハイに変化するもの
とする。In FIG. 2, it is assumed that the levels of the internal signals I 1 , I 2 and I 3 change from low to high as shown in the first row of FIG.
この時、制御回路30の３つのANDゲート32のそれぞれ
においては、一方の入力には内部信号が直接入力され、
そのレベルが直ちにロウ→ハイに変化するのに反して、
他方の入力には、インバータ31を介して反転信号が入力
されているので、そのレベルは遅れてハイからロウに変
化する。At this time, in each of the three AND gates 32 of the control circuit 30, an internal signal is directly input to one input,
Contrary to the level changing from low to high immediately,
Since the inverted signal is input to the other input via the inverter 31, the level changes from high to low with a delay.
従って、ANDゲート32の出力には、第３図第２段目に
示すような凸状の信号A1,A2及びA3が出力される。Therefore, as the output of the AND gate 32, convex signals A 1 , A 2 and A 3 as shown in the second row of FIG. 3 are output.
そして、ＮチャンネルMOSトランジスタQ31,Q32及びQ
33は上記の凸状の信号A1,A2およびA3がハイレベルの時
に導通状態となるため、制御信号CTNとしては、３つの
ＮチャンネルMOSトランジスタの内の導通しているもの
の数に応じて、第３図第３段目に示すように、凹状信号
の底部の電位レベルが変化する。Then, the N-channel MOS transistors Q 31 , Q 32 and Q
33 is conductive when the above-mentioned convex signals A 1 , A 2 and A 3 are at a high level, so that the control signal CTN depends on the number of conductive ones of the three N-channel MOS transistors. Thus, as shown in the third row of FIG. 3, the potential level at the bottom of the concave signal changes.
次に、この制御信号CTNが各出力バッファ20の伝達ゲ
ート24のゲートに入力される。Next, the control signal CTN is input to the gate of the transmission gate 24 of each output buffer 20.
ところで、伝達ゲート24の導通抵抗は、制御信号CTN
の底部の電位が低ければ低いほど高くなる。By the way, the conduction resistance of the transmission gate 24 depends on the control signal CTN.
The lower the potential at the bottom, the higher the potential.
従って、このような伝達ゲート24に第３図第４段目に
示すようなインバータ22の出力信号B1,B2又はB3が入力
されると、制御信号CTNのレベルに応じて、第３図第５
段目のように変化し、伝達ゲート24の出力信号C1,C2又
はC3として、ＮチャンネルMOSトランジスタQ21のゲート
に入力される。Therefore, when the output signal B 1 , B 2 or B 3 of the inverter 22 as shown in the fourth stage of FIG. 3 is input to the transmission gate 24, the third signal is output according to the level of the control signal CTN. Figure 5
Changes as stage, as an output signal C 1, C 2 or C 3 of the transfer gate 24 is input to the gate of N-channel MOS transistor Q 21.
すなわち、ＮチャンネルMOSトランジスタQ21のゲート
の電位の変化の速さは、制御信号CTNによって制御さ
れ、内部信号I1,I2及びI3の内、動作している数が多け
れば多いほどゆるやかに変化し、ＮチャンネルMOSトラ
ンジスタQ21はゆっくり導通状態になる。That is, the speed of change in the potential of the gate of the N-channel MOS transistor Q 21 is controlled by a control signal CTN, among the internal signals I 1, I 2 and I 3, gently greater the number running changes to, N-channel MOS transistor Q 21 becomes slow conduction.
そして、このＮチャンネルMOSトランジスタQ21のゲー
ト電位の変化は出力の負荷容量の放電時間を変化させ、
出力端子4,5及び６に出力される出力信号は、第３図第
６段目に示すように、動作している内部信号の数が多い
ほどゆっくりロウレベルに変化する。The change in the gate potential of the N-channel MOS transistor Q 21 changes the discharge time of the load capacitance of the output,
The output signals output to the output terminals 4, 5 and 6 gradually change to the low level as the number of operating internal signals increases, as shown in the sixth row of FIG.
この結果、これらの出力バッファが動作する時に発生
する接地雑音は、第３図第７段目に示すように、動作し
ている出力バッファの数にほとんど依存せず、その凸状
波形のピークレベルはほぼ同じになる。As a result, the ground noise generated when these output buffers operate is almost independent of the number of operating output buffers, as shown in the seventh stage of FIG. Are almost the same.
次に、本発明の第２の実施例を説明する。 Next, a second embodiment of the present invention will be described.
第４図は、本発明の第２の実施例の出力バッファを示
すブロック図である。FIG. 4 is a block diagram showing an output buffer according to the second embodiment of the present invention.
又、第５図は、第４図に示す構成を、CMOSトランジス
タにより具体化した時の回路図である。FIG. 5 is a circuit diagram when the configuration shown in FIG. 4 is embodied by CMOS transistors.
本実施例は、第１の実施例と同様に、内部信号I1,I2
及びI3をそれぞれ出力端子4,5及び６に出力させる出力
バッファ40と、これらの出力バッファを制御する制御信
号CTPを出力する制御回路50とからなる。This embodiment is similar to the first embodiment, except that the internal signals I 1 , I 2
An output buffer 40 for output and I 3 the output terminals 4, 5 and 6, respectively, and a control circuit 50 for outputting a control signal CTP for controlling the output buffer.
制御回路50には、上記の３つの内部信号が入力され、
制御信号CTPはそれぞれの出力バッファに入力される。The above three internal signals are input to the control circuit 50,
The control signal CTP is input to each output buffer.
そして、この制御信号CTPは、内部信号I1,I2及びI3の
動作数に応じて出力バッファ40の駆動能力を変化させる
ことができる。The control signal CTP can change the driving capability of the output buffer 40 according to the number of operations of the internal signals I 1 , I 2 and I 3 .
出力バッファ40は、第５図に示すように、Ｐチャンネ
ルMOSトランジスタQ41と、縦続接続した３つのインバー
タ41,42及び43と、制御信号CTPを受けてノードN41,N42
及びN43の電位をＰチャンネルMOSトランジスタQ41のゲ
ートへ伝える伝達ゲート44とからなる。The output buffer 40, as shown in FIG. 5, P-channel MOS transistors and Q 41, and three inverters 41, 42 and 43 connected in cascade, the node N 41 receives the control signal CTP, N 42
And it becomes the potential of the N 43 from the transfer gate 44 for transmitting to the gate of the P-channel MOS transistor Q 41.
制御回路50は、ソースが接地端子３に、ゲートが高位
側電源端子１に接続されて常時導通状態にあるＮチャン
ネルMOSトランジスタQ54と、ドレインがこのＮチャンネ
ルMOSトランジスタQ54のドレインに接続され、ソースが
高位側電源端子１に接続された３つのＰチャンネルMOS
トランジスタQ51,Q52及びQ53と、３つのORゲート52とか
らなる。The control circuit 50, the source is a ground terminal 3, and N-channel MOS transistor Q 54 which is kept connected gate is connected to the high side power supply terminal 1, a drain connected to the drain of the N-channel MOS transistor Q 54 , Three P-channel MOSs whose sources are connected to the higher power supply terminal 1
It comprises transistors Q 51 , Q 52 and Q 53 and three OR gates 52.
それぞれのORゲートは、一方の入力には内部信号I1,I
2又はI3が直接入力され、他方の入力には、この内部信
号がインバータ51を介して入力され、これらの信号のレ
ベルが変化する時に、凹状信号D1,D2及びD3を出力す
る。Each OR gate has one input with internal signals I 1 and I
2 or I 3 is directly input, and to the other input, this internal signal is input via an inverter 51, and when the level of these signals changes, concave signals D 1 , D 2 and D 3 are output. .
そして、それぞれのORゲートからの出力が、３つのＰ
チャンネルMOSトランジスタQ51,Q52及びQ53のそれぞれ
のゲートに入力されている。And the output from each OR gate is three P
The gate is input to each of the channel MOS transistors Q 51 , Q 52 and Q 53 .
制御信号CTPはＮチャンネルMOSトランジスタQ54と３
つのＰチャンネルMOSトランジスタの共通のドレインか
ら出力される。Control signal CTP is the N-channel MOS transistor Q 54 3
Output from the common drain of the two P-channel MOS transistors.
次に、本実施例の動作を、第６図に示す動作波形図を
用いて説明する。Next, the operation of this embodiment will be described with reference to an operation waveform diagram shown in FIG.
第５図において、内部信号I1,I2及びI3のレベルが第
６図第１段目に示すように、ハイ→ロウに変化するもの
とする。In FIG. 5, it is assumed that the levels of the internal signals I 1 , I 2 and I 3 change from high to low as shown in the first row of FIG.
この時、制御回路50の３つのORゲート52のそれぞれに
おいては、一方の入力には内部信号が直接入力され、そ
のレベルが直ちにハイ→ロウに変化するのに反して、他
方の入力には、インバータ51を介して反転信号が入力さ
れているので、そのレベルは遅れてロウからハイに変化
する。At this time, in each of the three OR gates 52 of the control circuit 50, an internal signal is directly input to one input and the level immediately changes from high to low, whereas the other input is Since the inverted signal is input via the inverter 51, the level changes from low to high with a delay.
従って、ORゲート52の出力には、凹状の信号D1,D2及
びD3が出力される。Accordingly, concave signals D 1 , D 2 and D 3 are output to the output of the OR gate 52.
そして、ＰチャンネルMOSトランジスタQ51,Q52及びQ
53は上記の凹状の信号D1,D2およびD3がロウレベルの時
に導通状態となるため、制御信号CTPとしては、３つの
ＰチャンネルMOSトランジスタの内の導通しているもの
の数に応じて、第６図第３段目に示すように、凸状信号
のピークレベルが変化する。Then, the P-channel MOS transistors Q 51 , Q 52 and Q
53 is conductive when the concave signals D 1 , D 2 and D 3 are at a low level, so that the control signal CTP depends on the number of conductive ones of the three P-channel MOS transistors. As shown in the third row of FIG. 6, the peak level of the convex signal changes.
次に、この制御信号CTPが各出力バッファ40の伝達ゲ
ート44のゲートに入力される。Next, the control signal CTP is input to the gate of the transmission gate 44 of each output buffer 40.
ところで、伝達ゲート44の導通抵抗は、制御信号CTP
のピークレベルが高ければ高いほど高くなる。By the way, the conduction resistance of the transmission gate 44 is controlled by the control signal CTP.
The higher the peak level, the higher the peak level.
従って、このような伝達ゲート44に第６図第４段目に
示すようなインバータ42の出力信号E1,E2又はE3が入力
されると、制御信号CTPのレベルに応じて、第６図第５
段目のように変化し、伝達ゲート44の出力信号F1,F2又
はF3として、ＰチャンネルMOSトランジスタQ41のゲート
に入力される。Therefore, when the output signal E 1 , E 2 or E 3 of the inverter 42 as shown in the fourth stage of FIG. 6 is input to the transmission gate 44, the sixth signal is output according to the level of the control signal CTP. Figure 5
Changes as stage, as an output signal F 1, F 2 or F 3 a transfer gate 44, is input to the gate of P-channel MOS transistor Q 41.
すなわち、ＰチャンネルMOSトランジスタQ41のゲート
の電位の変化の速さは、制御信号CTPによって制御さ
れ、内部信号I1,I2及びI3の内、動作している数が多け
れば多いほどゆるやかに変化し、ＰチャンネルMOSトラ
ンジスタQ41はゆっくり導通状態になる。That is, the speed of change in the potential of the gate of the P-channel MOS transistor Q 41 is controlled by a control signal CTP, among the internal signals I 1, I 2 and I 3, gently greater the number running changes to, P-channel MOS transistor Q 41 becomes slow conduction.
そして、このＰチャンネルMOSトランジスタQ41のゲー
ト電位の変化は出力の負荷容量の充電時間を変化させ、
出力端子4,5及び６に出力される出力信号は、第６図第
６段目に示すように、動作している内部信号の数が多い
ほどゆっくりハイレベルに変化する。The change in the gate potential of the P-channel MOS transistor Q 41 changes the charging time of the load capacitance of the output,
The output signals output to the output terminals 4, 5 and 6 gradually change to a high level as the number of operating internal signals increases, as shown in the sixth row of FIG.
この結果、これらの出力バッファが動作する時に発生
する電源雑音は、第６図第７段目に示すように、動作し
ている出力バッファの数にほとんど依存せず、その凹状
波形の底部のレベルはほぼ同じになる。As a result, the power supply noise generated when these output buffers operate is almost independent of the number of operating output buffers, as shown in the seventh stage of FIG. Are almost the same.
次に、本発明の第３実施例について述べる。 Next, a third embodiment of the present invention will be described.
第７図は、本発明の第３の実施例のブロック図であ
る。FIG. 7 is a block diagram of a third embodiment of the present invention.
本実施例は、第１の実施例と第２の実施例を組み合せ
た回路であって、この回路を用いると、電源側の雑音も
接地側の雑音も、内部信号I1,I2及びI3の動作数に関係
なくほぼ一定に保つことができる。This embodiment is a circuit in which the first embodiment and the second embodiment are combined. When this circuit is used, both the noise on the power supply side and the noise on the ground side can be reduced by the internal signals I 1 , I 2 and I 2. It can be kept almost constant regardless of the number of operations of 3 .
以上説明したように、本発明の半導体集積回路装置
は、出力バッファと、この出力バッファの外部駆動能力
を、出力バッファへの入力信号群の動作数に応じて変化
させる制御回路を備えている。As described above, the semiconductor integrated circuit device of the present invention includes the output buffer and the control circuit that changes the external drive capability of the output buffer according to the number of operations of the input signal group to the output buffer.
従って、本発明によれば、半導体集積回路装置内の多
数の出力バッファが同時に同一方向に動作する時に発生
する電源配線上の雑音および接地配線上の雑音を、出力
バッファの動作数に係わらず一定レベル以下に抑えるこ
とが可能となる。Therefore, according to the present invention, the noise on the power supply wiring and the noise on the ground wiring generated when a large number of output buffers in the semiconductor integrated circuit device operate in the same direction at the same time are constant regardless of the number of operation of the output buffers. It is possible to keep it below the level.
第１図は、本発明の第１の実施例のブロック図、第２図
は、第１の実施例の回路図、第３図は第１の実施例の動
作波形図、第４図は、本発明の第２の実施例のブロック
図、第５図は、第２の実施例の回路図、第６図は、第２
の実施例の動作波形図、第７図は、本発明の第３の実施
例のブロック図、第８図は従来の出力バッファの回路
図、第９図は、従来の出力バッファの動作波形図であ
る。 １……高位側電源端子、２……出力端子、３……接地端
子、10,11,21,22,23,30,41,42,43,51……インバータ、1
2……NANDゲート、13……NORゲート、20,40……出力バ
ッファ、24……伝達ゲート、30,50……制御回路、32…
…ANDゲート、52……ORゲート。FIG. 1 is a block diagram of a first embodiment of the present invention, FIG. 2 is a circuit diagram of the first embodiment, FIG. 3 is an operation waveform diagram of the first embodiment, and FIG. FIG. 5 is a block diagram of a second embodiment of the present invention, FIG. 5 is a circuit diagram of the second embodiment, and FIG.
FIG. 7 is a block diagram of a third embodiment of the present invention, FIG. 8 is a circuit diagram of a conventional output buffer, and FIG. 9 is an operation waveform diagram of a conventional output buffer. It is. 1 High-side power supply terminal, 2 Output terminal, 3 Ground terminal, 10, 11, 21, 22, 23, 30, 41, 42, 43, 51 Inverter, 1
2 ... NAND gate, 13 ... NOR gate, 20,40 ... Output buffer, 24 ... Transmission gate, 30,50 ... Control circuit, 32 ...
… AND gate, 52… OR gate.
Claims (1)
（Ｎは、２以上の自然数）個の駆動回路と、各々の駆動
回路へ一つずつ入力される総数Ｎの入力信号を取り込ん
で生成した制御信号により、前記Ｎ個の駆動回路の外部
負荷駆動能力を一括制御する制御回路とを含み、 前記制御回路は、前記Ｎ個の入力信号のうちレベルが遷
移するものがあるとき、振幅が同時に同一レベルへ遷移
する入力信号の数に対応して変化する、Ｎ値の制御信号
を生成する手段を有し、 各々の駆動回路は、出力信号の外部負荷駆動能力を前記
制御信号の振幅に応じてＮ段に切り替える手段を有する
ことを特徴とする半導体集積回路装置。1. An N drive circuit for driving an external load according to an input signal.
(N is a natural number of 2 or more) drive circuits and a control signal generated by taking in the total number N of input signals input to each drive circuit one by one to drive the external load drive of the N drive circuits A control circuit for collectively controlling the capability, wherein the control circuit changes the amplitude corresponding to the number of input signals which simultaneously transition to the same level when there is a level transition among the N input signals. Wherein each of the driving circuits has means for switching an external load driving capability of an output signal to N stages according to the amplitude of the control signal. Integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302221A JP3038891B2 (en) | 1990-11-07 | 1990-11-07 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302221A JP3038891B2 (en) | 1990-11-07 | 1990-11-07 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04172818A JPH04172818A (en) | 1992-06-19 |
| JP3038891B2 true JP3038891B2 (en) | 2000-05-08 |
Family
ID=17906412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2302221A Expired - Lifetime JP3038891B2 (en) | 1990-11-07 | 1990-11-07 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038891B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100890386B1 (en) * | 2007-06-26 | 2009-03-25 | 주식회사 하이닉스반도체 | Device for data output and Semeconductor Memory Devide including thereof |
-
1990
- 1990-11-07 JP JP2302221A patent/JP3038891B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04172818A (en) | 1992-06-19 |
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