JP3018546B2 - 固体撮像装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
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- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
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Description
【０００１】
【産業上の利用分野】本発明は、固体撮像装置に関し、
特に各画素毎に増幅素子を有する増幅型固体撮像装置に
関する。
特に各画素毎に増幅素子を有する増幅型固体撮像装置に
関する。
【０００２】
【従来の技術】固体撮像装置のうち、ＣＣＤ(Charge Co
upledDevice) 型固体撮像装置では、各画素の光電変換
部に入射光に応じて蓄積された信号電荷を、ＣＣＤを用
いて電荷のまま出力部に転送する構成となっているが、
ＣＣＤによる電荷転送中に雑音成分が混入することによ
り、Ｓ／Ｎが劣化し易いという不具合があった。かかる
不具合を解消すべくなされた固体撮像装置として、入射
光に応じて信号電荷を蓄積する光電変換部と、この光電
変換部に蓄積された信号電荷を増幅して垂直信号線に出
力する増幅用ＭＯＳトランジスタと、この増幅用ＭＯＳ
トランジスタの入力をリセットするリセット手段とを有
するフォトセンサ部を、２次元配列された複数画素の各
画素毎に設けた構成の増幅型固体撮像装置が知られてい
る（例えば、特開平１−１５４６７８号公報参照）。
upledDevice) 型固体撮像装置では、各画素の光電変換
部に入射光に応じて蓄積された信号電荷を、ＣＣＤを用
いて電荷のまま出力部に転送する構成となっているが、
ＣＣＤによる電荷転送中に雑音成分が混入することによ
り、Ｓ／Ｎが劣化し易いという不具合があった。かかる
不具合を解消すべくなされた固体撮像装置として、入射
光に応じて信号電荷を蓄積する光電変換部と、この光電
変換部に蓄積された信号電荷を増幅して垂直信号線に出
力する増幅用ＭＯＳトランジスタと、この増幅用ＭＯＳ
トランジスタの入力をリセットするリセット手段とを有
するフォトセンサ部を、２次元配列された複数画素の各
画素毎に設けた構成の増幅型固体撮像装置が知られてい
る（例えば、特開平１−１５４６７８号公報参照）。
【０００３】
【発明が解決しようとする課題】この種の固体撮像装置
における出力回路では、図３に示すように、各垂直信号
線９と接地間にコンデンサＣが接続されており、このコ
ンデンサＣにサンプリングスイッチ３１によって水平ブ
ランキング期間で図示せぬフォトセンサ部からの出力電
圧を蓄えておき、水平走査回路１９による水平走査によ
って水平ゲートスイッチ３３をスイッチングすることに
より、コンデンサＣのホールド電圧をバッファ３２を通
して順次水平信号線１５へ導出する構成となっている。
ここで、バッファ３２と水平信号線１５の間の水平ゲー
トスイッチ３３をＭＯＳトランジスタで構成すると、バ
ッファ３２の出力インピーダンスｒB とスイッチＭＯＳ
トランジスタ３３の抵抗ｒS が直列接続されたことにな
り、この直列抵抗（ｒB ＋ｒS ）が出力回路の出力イン
ピーダンスとなる。
における出力回路では、図３に示すように、各垂直信号
線９と接地間にコンデンサＣが接続されており、このコ
ンデンサＣにサンプリングスイッチ３１によって水平ブ
ランキング期間で図示せぬフォトセンサ部からの出力電
圧を蓄えておき、水平走査回路１９による水平走査によ
って水平ゲートスイッチ３３をスイッチングすることに
より、コンデンサＣのホールド電圧をバッファ３２を通
して順次水平信号線１５へ導出する構成となっている。
ここで、バッファ３２と水平信号線１５の間の水平ゲー
トスイッチ３３をＭＯＳトランジスタで構成すると、バ
ッファ３２の出力インピーダンスｒB とスイッチＭＯＳ
トランジスタ３３の抵抗ｒS が直列接続されたことにな
り、この直列抵抗（ｒB ＋ｒS ）が出力回路の出力イン
ピーダンスとなる。
【０００４】一方、スイッチＭＯＳトランジスタ３３の
抵抗ｒS は信号レベルにより変動するので、スイッチＭ
ＯＳトランジスタ３３のチャネル幅Ｗを大きめに設定す
る必要がある。しかしながら、水平信号線１５の配線を
なすアルミニウム（Ａｌ）線の容量をＣAl、スイッチＭ
ＯＳトランジスタ３３のゲート‐ソース間容量及びソー
ス‐基板間接合容量をＣJS、水平方向の画素数をＮとす
ると、水平信号線１５の負荷容量ＣH は、 ＣH ≒ＣAl＋Ｎ・ＣJS なる式で表され、ＭＯＳトランジスタ３３のチャネル幅
Ｗを大きくすると、容量ＣJSが大きくなるため、水平信
号線１５の負荷容量ＣH が増加することになる。このよ
うに、出力インピーダンスが大きいと、回路時定数が大
きくなるため、水平走査の際のスイッチング速度の高速
化が図れないことなる。
抵抗ｒS は信号レベルにより変動するので、スイッチＭ
ＯＳトランジスタ３３のチャネル幅Ｗを大きめに設定す
る必要がある。しかしながら、水平信号線１５の配線を
なすアルミニウム（Ａｌ）線の容量をＣAl、スイッチＭ
ＯＳトランジスタ３３のゲート‐ソース間容量及びソー
ス‐基板間接合容量をＣJS、水平方向の画素数をＮとす
ると、水平信号線１５の負荷容量ＣH は、 ＣH ≒ＣAl＋Ｎ・ＣJS なる式で表され、ＭＯＳトランジスタ３３のチャネル幅
Ｗを大きくすると、容量ＣJSが大きくなるため、水平信
号線１５の負荷容量ＣH が増加することになる。このよ
うに、出力インピーダンスが大きいと、回路時定数が大
きくなるため、水平走査の際のスイッチング速度の高速
化が図れないことなる。
【０００５】そこで、本発明は、出力回路を低インピー
ダンス化することにより、水平走査の際のスイッチング
速度の高速化を可能とした固体撮像装置を提供すること
を目的とする。
ダンス化することにより、水平走査の際のスイッチング
速度の高速化を可能とした固体撮像装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、２次元配列された複数画素の各画素毎
に、光電変換された信号電荷を増幅して垂直信号線に出
力する増幅素子を有し、各垂直信号線に対して基準電位
点との間に蓄電手段が接続された構成の固体撮像装置に
おいて、ソース電極が水平信号線に接続されたＦＥＴ
と、前記蓄電手段の出力端と前記ＦＥＴのゲート電極間
に接続された第１のスイッチ手段と、前記ＦＥＴのゲー
ト電極と前記基準電位点間に接続された第２のスイッチ
手段とを有する出力回路を各垂直信号線毎に設ける一
方、水平ブランキング期間において前記出力回路の前記
第１，第２スイッチ手段を全てオフ状態とし、水平有効
期間において前記出力回路に対して先ず前記第１のスイ
ッチ手段をオン状態とし、次いで前記第２のスイッチ手
段をオン状態とする動作を走査順に繰り返す構成を採っ
ている。
に、本発明は、２次元配列された複数画素の各画素毎
に、光電変換された信号電荷を増幅して垂直信号線に出
力する増幅素子を有し、各垂直信号線に対して基準電位
点との間に蓄電手段が接続された構成の固体撮像装置に
おいて、ソース電極が水平信号線に接続されたＦＥＴ
と、前記蓄電手段の出力端と前記ＦＥＴのゲート電極間
に接続された第１のスイッチ手段と、前記ＦＥＴのゲー
ト電極と前記基準電位点間に接続された第２のスイッチ
手段とを有する出力回路を各垂直信号線毎に設ける一
方、水平ブランキング期間において前記出力回路の前記
第１，第２スイッチ手段を全てオフ状態とし、水平有効
期間において前記出力回路に対して先ず前記第１のスイ
ッチ手段をオン状態とし、次いで前記第２のスイッチ手
段をオン状態とする動作を走査順に繰り返す構成を採っ
ている。
【０００７】
【作用】本発明による固体撮像装置において、ソースフ
ォロワのＦＥＴがバッファ及び水平ゲートスイッチの機
能を持つことから、従来の水平ゲートスイッチの抵抗分
ｒS をなくすことができ、又これによりＦＥＴのチャネ
ルＷを小さくできることから、負荷容量も低減できる。
さらに、ＦＥＴの電極側に第１，第２のスイッチ手段を
配したことにより、第１，第２のスイッチ手段が小電流
スイッチで良く、しかも水平信号線に直接接続されない
ので、水平信号線の負荷にならない。したがって、出力
回路の出力抵抗及び負荷容量を低減でき、低インピーダ
ンス化できるため、回路時定数が小さくなることによ
り、水平走査の際のスイッチング速度の高速化が図れ
る。
ォロワのＦＥＴがバッファ及び水平ゲートスイッチの機
能を持つことから、従来の水平ゲートスイッチの抵抗分
ｒS をなくすことができ、又これによりＦＥＴのチャネ
ルＷを小さくできることから、負荷容量も低減できる。
さらに、ＦＥＴの電極側に第１，第２のスイッチ手段を
配したことにより、第１，第２のスイッチ手段が小電流
スイッチで良く、しかも水平信号線に直接接続されない
ので、水平信号線の負荷にならない。したがって、出力
回路の出力抵抗及び負荷容量を低減でき、低インピーダ
ンス化できるため、回路時定数が小さくなることによ
り、水平走査の際のスイッチング速度の高速化が図れ
る。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明による固体撮像装置の一実
施例の要部を示す回路図である。この図では、説明の都
合上、水平及び垂直方向においてマトリクス状に２次元
配列された複数画素のうち、隣り合うｎ番目及びｎ＋１
番目の２ラインの各１画素のみの回路構成を示している
が、残りの画素も全て同じ回路構成となっているものと
する。図において、各画素に光が入射すると、その入射
光に応じた信号電荷がストレージ（ＳＴ）１に蓄えられ
る。このストレージ１及びその出力ゲート（ＯＧ）スイ
ッチ２により１ビットのＣＣＤが構成されている。ま
た、このＣＣＤと同一チップ上にリセット用ＭＯＳ‐Ｆ
ＥＴ３とソースホロワの増幅用ＭＯＳ‐ＦＥＴ４が作ら
れ、増幅用ＭＯＳ‐ＦＥＴ４のゲートがＦＤ(Floating
Diffusion)に接続されてフローティング・ディフュージ
ョン・アンプ（ＦＤＡ）５を構成している。
に説明する。図１は、本発明による固体撮像装置の一実
施例の要部を示す回路図である。この図では、説明の都
合上、水平及び垂直方向においてマトリクス状に２次元
配列された複数画素のうち、隣り合うｎ番目及びｎ＋１
番目の２ラインの各１画素のみの回路構成を示している
が、残りの画素も全て同じ回路構成となっているものと
する。図において、各画素に光が入射すると、その入射
光に応じた信号電荷がストレージ（ＳＴ）１に蓄えられ
る。このストレージ１及びその出力ゲート（ＯＧ）スイ
ッチ２により１ビットのＣＣＤが構成されている。ま
た、このＣＣＤと同一チップ上にリセット用ＭＯＳ‐Ｆ
ＥＴ３とソースホロワの増幅用ＭＯＳ‐ＦＥＴ４が作ら
れ、増幅用ＭＯＳ‐ＦＥＴ４のゲートがＦＤ(Floating
Diffusion)に接続されてフローティング・ディフュージ
ョン・アンプ（ＦＤＡ）５を構成している。
【０００９】このフローティング・ディフュージョン・
アンプ５において、出力ゲートスイッチ２のゲート電極
が出力ゲート（ＯＧ）信号線６に接続され、またリセッ
ト用ＭＯＳ‐ＦＥＴ３のゲート電極がリセットゲート
（ＲＧ）信号線７ａに、リセット電極がリセットドレイ
ン（ＲＤ）信号線７ｂにそれぞれ接続されている。そし
て、垂直走査回路８から、出力ゲートスイッチ２のゲー
ト電極に出力ゲートパルスφOGが、またリセット用ＭＯ
Ｓ‐ＦＥＴ３のゲート電極にリセットゲートパルスφRG
が、ドレイン電極にリセットドレインパルスφRDがそれ
ぞれ印加されることによって水平ラインの選択を行うよ
うに構成されている。また、増幅用ＭＯＳ‐ＦＥＴ４の
ドレイン電極には電源電圧ＶDDが印加され、そのソース
電極が出力端Ｖout として垂直信号線９に接続されてい
る。そして、１の水平ラインが選択されると、その選択
された水平ラインの全画素の信号電荷が増幅用ＭＯＳ‐
ＦＥＴ４によって増幅されて垂直信号線９に出力され
る。
アンプ５において、出力ゲートスイッチ２のゲート電極
が出力ゲート（ＯＧ）信号線６に接続され、またリセッ
ト用ＭＯＳ‐ＦＥＴ３のゲート電極がリセットゲート
（ＲＧ）信号線７ａに、リセット電極がリセットドレイ
ン（ＲＤ）信号線７ｂにそれぞれ接続されている。そし
て、垂直走査回路８から、出力ゲートスイッチ２のゲー
ト電極に出力ゲートパルスφOGが、またリセット用ＭＯ
Ｓ‐ＦＥＴ３のゲート電極にリセットゲートパルスφRG
が、ドレイン電極にリセットドレインパルスφRDがそれ
ぞれ印加されることによって水平ラインの選択を行うよ
うに構成されている。また、増幅用ＭＯＳ‐ＦＥＴ４の
ドレイン電極には電源電圧ＶDDが印加され、そのソース
電極が出力端Ｖout として垂直信号線９に接続されてい
る。そして、１の水平ラインが選択されると、その選択
された水平ラインの全画素の信号電荷が増幅用ＭＯＳ‐
ＦＥＴ４によって増幅されて垂直信号線９に出力され
る。
【００１０】垂直信号線９には、負荷用ＭＯＳトランジ
スタ１０及びＰ型ＭＯＳ‐ＦＥＴからなる転送ゲートス
イッチ１１が接続されており、この垂直信号線９に出力
された各画素の増幅出力はノイズ除去用コンデンサＣ0
に蓄えられる。このコンデンサＣ0 の出力端にはクラン
プスイッチ１２が接続されており、クランプスイッチ１
２がそのゲート電極にクランプパルスφCLP が印加され
ることによってオン状態となることにより、コンデンサ
Ｃ0 の出力端の電位がクランプレベルＶCLP にクランプ
される。このノイズ除去用コンデンサＣ0 及びクランプ
スイッチ１２により、増幅用ＭＯＳ‐ＦＥＴ４のソース
出力に含まれるリセット雑音等の雑音を低減するための
ＣＤＳ（相関二重サンプリング）回路１３が構成されて
いる。
スタ１０及びＰ型ＭＯＳ‐ＦＥＴからなる転送ゲートス
イッチ１１が接続されており、この垂直信号線９に出力
された各画素の増幅出力はノイズ除去用コンデンサＣ0
に蓄えられる。このコンデンサＣ0 の出力端にはクラン
プスイッチ１２が接続されており、クランプスイッチ１
２がそのゲート電極にクランプパルスφCLP が印加され
ることによってオン状態となることにより、コンデンサ
Ｃ0 の出力端の電位がクランプレベルＶCLP にクランプ
される。このノイズ除去用コンデンサＣ0 及びクランプ
スイッチ１２により、増幅用ＭＯＳ‐ＦＥＴ４のソース
出力に含まれるリセット雑音等の雑音を低減するための
ＣＤＳ（相関二重サンプリング）回路１３が構成されて
いる。
【００１１】ノイズ除去用コンデンサＣ0 の出力はバッ
ファアンプ１４を経た後、その出力端と接地（基準電位
点）間に接続されたサンプル／ホールド用コンデンサＣ
1 に供給される。一方、水平信号線１５にソース電極が
接続されたＦＥＴ１６からなるソースフォロワ回路がバ
ッファとして設けられており、このＦＥＴ１６のゲート
電極とサンプル／ホールド用コンデンサＣ1 の出力端間
に第１のスイッチ手段１７が、さらにＦＥＴ１６のゲー
ト電極と接地（基準電位点）間に第２のスイッチ手段１
８がそれぞれ接続されている。これら第１，第２のスイ
ッチ手段１７，１８のスイッチング制御は、水平走査回
路１９から出力される水平タイミングパルスφH によっ
て行われる。以上の構成による出力回路２０は、各垂直
信号線９毎に設けられるものである。
ファアンプ１４を経た後、その出力端と接地（基準電位
点）間に接続されたサンプル／ホールド用コンデンサＣ
1 に供給される。一方、水平信号線１５にソース電極が
接続されたＦＥＴ１６からなるソースフォロワ回路がバ
ッファとして設けられており、このＦＥＴ１６のゲート
電極とサンプル／ホールド用コンデンサＣ1 の出力端間
に第１のスイッチ手段１７が、さらにＦＥＴ１６のゲー
ト電極と接地（基準電位点）間に第２のスイッチ手段１
８がそれぞれ接続されている。これら第１，第２のスイ
ッチ手段１７，１８のスイッチング制御は、水平走査回
路１９から出力される水平タイミングパルスφH によっ
て行われる。以上の構成による出力回路２０は、各垂直
信号線９毎に設けられるものである。
【００１２】次に、上述した出力回路２０の回路動作に
つき、図２のタイミングチャートに基づき説明する。先
ず、１水平走査期間内において、その水平ブランキング
期間に水平方向の全ての第１，第２のスイッチ手段１
７，１８をオフ状態とし、コンデンサＣ1 に信号電圧を
印加する。このとき、ＦＥＴ１６のゲート電極は０
〔Ｖ〕にホールドされているので、全てのソースフォロ
ワ回路はオフ状態となっている。有効期間において、ｎ
番目の第１のスイッチ手段１７が水平タイミングパルス
φHnでオン状態になると、ｎ番目のコンデンサＣ1 の出
力電圧が第１のスイッチ手段１７及びソースフォロワの
ＦＥＴ１６を介して水平信号線１５に導出される。次
に、水平タイミングパルスφHn+1が“Ｈ”レベルに遷移
すると、第２のスイッチ手段１８がオン状態になること
により、ｎ番目のＦＥＴ１６のゲート電極が０〔Ｖ〕と
なってそのＦＥＴ１６がオフ状態となると同時に、ｎ＋
１番目の第１のスイッチ手段１７がオン状態になること
によってＦＥＴ１６が動作し、ｎ＋１番目のコンデンサ
Ｃ1 の出力電圧が水平信号線１５に導出される。以降、
上述の動作が順に水平方向に繰り返される。なお、水平
タイミングパルスφHn+1が“Ｈ”レベルに遷移した後、
その前の水平タイミングパルスφHnはそのまま“Ｈ”レ
ベルを維持しても良く、又図２に一点鎖線で示すよう
に、同じタイミングで“Ｌ”レベルに遷移しても良い。
つき、図２のタイミングチャートに基づき説明する。先
ず、１水平走査期間内において、その水平ブランキング
期間に水平方向の全ての第１，第２のスイッチ手段１
７，１８をオフ状態とし、コンデンサＣ1 に信号電圧を
印加する。このとき、ＦＥＴ１６のゲート電極は０
〔Ｖ〕にホールドされているので、全てのソースフォロ
ワ回路はオフ状態となっている。有効期間において、ｎ
番目の第１のスイッチ手段１７が水平タイミングパルス
φHnでオン状態になると、ｎ番目のコンデンサＣ1 の出
力電圧が第１のスイッチ手段１７及びソースフォロワの
ＦＥＴ１６を介して水平信号線１５に導出される。次
に、水平タイミングパルスφHn+1が“Ｈ”レベルに遷移
すると、第２のスイッチ手段１８がオン状態になること
により、ｎ番目のＦＥＴ１６のゲート電極が０〔Ｖ〕と
なってそのＦＥＴ１６がオフ状態となると同時に、ｎ＋
１番目の第１のスイッチ手段１７がオン状態になること
によってＦＥＴ１６が動作し、ｎ＋１番目のコンデンサ
Ｃ1 の出力電圧が水平信号線１５に導出される。以降、
上述の動作が順に水平方向に繰り返される。なお、水平
タイミングパルスφHn+1が“Ｈ”レベルに遷移した後、
その前の水平タイミングパルスφHnはそのまま“Ｈ”レ
ベルを維持しても良く、又図２に一点鎖線で示すよう
に、同じタイミングで“Ｌ”レベルに遷移しても良い。
【００１３】このように、ソースフォロワのＦＥＴ１６
を用いて従来例（図３参照）におけるバッファ３２及び
水平ゲートスイッチ３３を構成したことにより、従来の
水平ゲートスイッチ３３の抵抗分ｒS をなくすことがで
き、又これによりＦＥＴ１６のチャネルＷを小さくでき
ることから、負荷容量も低減できることになる。さら
に、ＦＥＴ１６の電極側に第１，第２のスイッチ手段１
７，１８を配したことにより、第１，第２のスイッチ手
段１７，１８が小電流スイッチで良く、しかも水平信号
線１５に直接接続されないので、水平信号線１５の負荷
にならない。したがって、出力回路２０の出力抵抗及び
負荷容量を低減でき、低インピーダンス化できるため、
回路時定数が小さくなることにより、水平走査の際のス
ッチング速度の高速化が図れることになる。
を用いて従来例（図３参照）におけるバッファ３２及び
水平ゲートスイッチ３３を構成したことにより、従来の
水平ゲートスイッチ３３の抵抗分ｒS をなくすことがで
き、又これによりＦＥＴ１６のチャネルＷを小さくでき
ることから、負荷容量も低減できることになる。さら
に、ＦＥＴ１６の電極側に第１，第２のスイッチ手段１
７，１８を配したことにより、第１，第２のスイッチ手
段１７，１８が小電流スイッチで良く、しかも水平信号
線１５に直接接続されないので、水平信号線１５の負荷
にならない。したがって、出力回路２０の出力抵抗及び
負荷容量を低減でき、低インピーダンス化できるため、
回路時定数が小さくなることにより、水平走査の際のス
ッチング速度の高速化が図れることになる。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
画素毎に増幅素子を有する増幅型固体撮像装置の出力回
路において、ソースフォロワのＦＥＴにバッファ及び水
平ゲートスイッチの機能を持たせ、又各垂直信号線に対
して接続されたコンデンサの出力端とＦＥＴのゲート電
極間に第１のスイッチ手段を、ＦＥＴのゲート電極と基
準電位点間に第２のスイッチ手段をそれぞれ配す構成と
したことにより、出力回路の出力抵抗及び負荷容量を低
減でき、低インピーダンス化できるので、回路時定数が
小さくなることにより、水平走査の際のスッチング速度
の高速化が図れる効果がある。
画素毎に増幅素子を有する増幅型固体撮像装置の出力回
路において、ソースフォロワのＦＥＴにバッファ及び水
平ゲートスイッチの機能を持たせ、又各垂直信号線に対
して接続されたコンデンサの出力端とＦＥＴのゲート電
極間に第１のスイッチ手段を、ＦＥＴのゲート電極と基
準電位点間に第２のスイッチ手段をそれぞれ配す構成と
したことにより、出力回路の出力抵抗及び負荷容量を低
減でき、低インピーダンス化できるので、回路時定数が
小さくなることにより、水平走査の際のスッチング速度
の高速化が図れる効果がある。
【図１】本発明による固体撮像装置の一実施例の要部を
示す回路図である。
示す回路図である。
【図２】本発明に係る出力回路の回路動作を説明するタ
イミングチャートである。
イミングチャートである。
【図３】従来の出力回路の要部を示す回路図である。
３ リセット用ＭＯＳ‐ＦＥＴ ４ 増幅用ＭＯＳ‐ＦＥＴ ５ ＦＤＡ（フローティング・ディフュージョン・アン
プ） １０ 負荷用ＭＯＳトランジスタ １２ クランプスイッチ １３ ＣＤＳ（相関二重サンプルホールド）回路 １５ 水平信号線 １６ ソースフォワロのＦＥＴ １７ 第１のスイッチ手段 １８ 第２のスイッチ手段
プ） １０ 負荷用ＭＯＳトランジスタ １２ クランプスイッチ １３ ＣＤＳ（相関二重サンプルホールド）回路 １５ 水平信号線 １６ ソースフォワロのＦＥＴ １７ 第１のスイッチ手段 １８ 第２のスイッチ手段
Claims (2)
- 【請求項１】 ２次元配列された複数画素の各画素毎
に、光電変換された信号電荷を増幅して垂直信号線に出
力する増幅素子を有し、各垂直信号線に対して基準電位
点との間に蓄電手段が接続された構成の固体撮像装置に
おいて、 ソース電極が水平信号線に接続されたＦＥＴと、前記蓄
電手段の出力端と前記ＦＥＴのゲート電極間に接続され
た第１のスイッチ手段と、前記ＦＥＴのゲート電極と前
記基準電位点間に接続された第２のスイッチ手段とを有
し、各垂直信号線毎に設けられた出力回路と、 水平ブランキング期間において前記出力回路の前記第
１，第２スイッチ手段を全てオフ状態とし、水平有効期
間において前記複数の出力回路に対して先ず前記第１の
スイッチ手段をオン状態とし、次いで前記第２のスイッ
チ手段をオン状態とする動作を走査順に繰り返す駆動回
路と を備えた ことを特徴とする固体撮像装置。 - 【請求項２】 前記駆動回路は、水平方向にて隣り合う
出力回路間において、走査順序の次の出力回路の第１の
スイッチ手段と前の出力回路の第２のスイッチ手段の駆
動を同一のタイミング信号で行うことを特徴とする請求
項１記載の固体撮像装置。
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-
1992
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-
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