JP3016812B2 - ウェイト・サイクル制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサに関し、特に、並列デ
ータを転送する際のバス・サイクルにおいて、ウエイト
・サイクルの挿入を制御するウエイト・サイクル制御装
置に関する。

〔従来の技術〕

情報処理装置の制御装置及び演算装置（以下総称して
CPUと呼ぶ）と、記憶装置（以下総称してメモリと呼
ぶ）、あるいは周辺装置（以下総称してI/Oと呼ぶ）と
の間での並列データの転送を行なう場合、それぞれある
決ったシーケンスのバス・サイクルによりデータの転送
を行う。それぞれのバス・サイクルは、１クロック毎に
変化するＴステートで分割されており、T1ステート,T2
ステートなどで構成されている。一例として第４図にメ
モリへデータを書き込む場合のバス・サイクルを示す。
第４図のバス・サイクルでデータの入力を要求されたメ
モリは、アドレスの出力からCPUがデータ・バスにデー
タを出力するまでのバス・サイクルの決められた時間内
に、アドレス値に対応するデータを入力することが必要
である。このバス・サイクルの決められた時間内に、デ
ータの出力あるいは入力を行う事ができない、データの
入出力が遅いメモリやI/Oとの間でデータの入出力を行
う場合には、バス・サイクル中に低速のメモリやI/Oの
データの入出力が間に合うように、ウエイト・サイクル
と呼ばれるサイクルを挿入してバス・サイクルを引延ば
す事ができる。第５図に第４図のバス・サイクルにウエ
イト・サイクルを２回挿入した場合のバス・サイクルを
示す。

ウエイト・サイクルの挿入の制御は、CPUが矢印501,5
02,503で示すタイミングで▲▼信号を調べ、
▲▼信号がハイ・レベルであればウエイト・
サイクルを挿入しロウ・レベルであればウエイト・サイ
クルは挿入しない。ウエイト・サイクルは▲
▼信号がハイ・レベルである限り必要な数だけ何サイク
ルでも挿入できる。

この様なウエイト・サイクルの挿入を制御するために
ウエイト・サイクル制御装置を用いる。第７図に従来の
ウエイト・サイクル制御装置のブロック図を示す。

第７図のウエイト・サイクル制御装置は、バス・サイ
クルの種類を判定する、バス・サイクル判定部101、ウ
エイト・サイクルの設定数を保持しているウエイト・サ
イクル数設定レジスタ102、ウエイト・サイクル数の選
択，デコードを行うウエイト・サイクル数選択部103、
挿入されたウエイト・サイクルの数をカウントするカウ
ンタ105、カウンタ105と設定されたウエイト・サイクル
の数の比較を行うコンパレータ106、▲▼信
号の制御を行う▲▼信号109発生部107、バス
・サイクルの種類が出力されるバス・ステータス信号10
8で構成される。

以下第７図のブロック図に従って動作を説明する。

バス・サイクルが発行されると、バス・サイクル判定
部101ではアドレス・バス及びバス・ステータス信号108
からバス・サイクルの種類を判定し、ウエイト・サイク
ル数選択部103にウエイト・サイクル数設定レジスタ102
からどの値を選択するのかを知らせる。ウエイト・サイ
クル数選択部103は、バス・サイクル判定部101で判定さ
れたバス・サイクルの種類から、ウエイト・サイクル数
設定レジスタ102より挿入するウエイト・サイクルの数
を選択しデコードする。カウンタ105は、挿入されたウ
エイト・サイクルの数をカウントしコンパレータ106に
出力する。コンパレータ106は、ウエイト・サイクル数
選択部103で決ったウエイト・サイクルの数とカウンタ1
05の出力を比較し、カウントされたウエイト・サイクル
の数がウエイト・サイクル数選択部103で決められた数
に達するまで▲▼信号発生部に▲
▼信号をハイ・レベルにするように要求し続ける。

このように従来までウエイト・サイクルの制御方法
は、バス・サイクルの発行からウエイト・サイクルの挿
入のための▲▼信号の出力までを逐次的に処
理しており、バス・サイクルの発行から▲▼
信号の検出までの時間が短いような場合のウエイト・サ
イクルの制御には向いていない。

〔発明が解決しようとする課題〕

第６図に従来のCPUによるバス・サイクルを示す。従
来のCPUによるバス・サイクルはT1,T2,T3,T4の４クロッ
クのＴステートで構成され、ウエイト・サイクルの挿入
のための▲▼信号の検知は矢印601のT3ステ
ートの立上がりで行う。バス・サイクルの発行から▲
▼信号の検知までの時間は、たとえばクロック
周波数が10MHzの場合、１サイクル100nsecであるから、
CPUがバス・サイクルを発行してから▲▼信
号の検知を行うまでには第４図のバス・サイクルでは15
0nsecであり、また第６図に示す従来までのバス・サイ
クルでは250nsの時間があることになる。従来までウエ
イト・サイクル制御装置は、この間にバス・サイクルの
種類を判定し、設定されているウエイト・サイクルの数
をデコードし、▲▼信号の出力を制御するこ
とができた。しかしクロック周波数の高速化、あるいは
命令を実行するのに要するバス・サイクルの短縮などの
CPUの高性能化により、バス・サイクルの発行から▲
▼信号を検知するまでの時間は短くなってきて
いる。従来までの逐次的な▲▼信号の制御
は、この様な高性能なCPUにおけるウエイト・サイクル
の制御は間に合わなくなるという欠点を持っている。

〔課題を解決するための手段〕

本発明のウエイト・サイクル制御装置は、実行するバ
スサイクルを判定する判定手段と、この判定手段からの
判定結果に応答して、前記実行するバスサイクルのため
に挿入すべきウエイトサイクルの数を表すデータを得、
当該データを出力する手段と、前記データが表すウエイ
トサイクルの数が０でないときにアクティブレベルとな
る信号を出力し、前記バスサイクルの実行中に挿入され
るウエイトサイクルの数が前記データが表すウエイトサ
イクルの数となるまで維持する手段と、前記信号のアク
ティブレベルに応答してウエイトサイクルの挿入要求を
発生する発生手段とを有するウエイト・サイクル制御装
置であって、前記判定手段からの前記判定結果に応答し
て、前記実行するバスサイクルがウエイトサイクルを必
要とするかどうかを示す情報を出力する手段をさらに有
し、前記発生手段は、前記情報を受けて当該情報がウエ
イトサイクルを必要とすることを示す時には前記信号が
前記アクティブレベルでない状態であっても前記ウエイ
トサイクル挿入要求を発生するように構成されているこ
とを特徴とする。

すなわち、従来バス・サイクルが発行されてから▲
▼信号の制御を行う場合、まずバス・サイクル
の種類を検知し、次に設定されているウエイト・サイク
ルの数を選択、デコードし、▲▼信号を制御
する逐次的な制御を行っていた。

本発明ではバス・サイクルが発行されてから▲
▼信号を発行するまでに、まず特定ウエイト・サイ
クル数設定レジスタを選択し、設定してあるウエイト・
サイクルの数が特定の回数以上かそれより少ないかを検
出する。

たとえば特定ウエイト・サイクルの数が、０か１以上
かであるかを示す場合、選択したウエイト・サイクルの
数が１以上であればまず先に１ウエイト・サイクルを発
行してバス・サイクルを引延ばす。そしてこの１ウエイ
ト・サイクルの挿入により引延ばされた時間に任意ウエ
イト・サイクルの設定数をデコードし、１ウエイト・サ
イクル終了後に、残りのウエイト・サイクルを挿入して
いる。

〔実施例〕

第１図は、本発明の一実施例を示すブロック図であ
る。以下図を参考にして、本発明の構成及び動作を詳細
に説明する。

バス・サイクルの種類を判別する、バス・サイクル判
定部101。バス・サイクルに挿入するウエイト・サイク
ル数を保持する任意ウエイト・サイクル数設定レジスタ
102。設定されているウエイト・サイクルの数が０か１
以上かの情報を保持している特定ウエイト・サイクル数
設定レジスタ110。バス・サイクル判定部101から得られ
るバス・サイクルの種類と、ウエイト・サイクル数設定
レジスタ102からウエイト・サイクルの数を選択するウ
エイト・サイクル数選択部103。バス・サイクル判定部1
01から得られるバス・サイクルの種類と、特定ウエイト
・サイクル数設定レジスタ110からウエイト・サイクル
の数が０か１以上であるかをみて、１以上であれば１ウ
エイト・サイクルの挿入を▲▼信号発生部10
7に要求するウエイト・サイクル数０検出部104。▲
▼信号の数をカウントし、コンパレータ106にカ
ウントした数を出力するカウンタ108、設定したウエイ
ト・サイクルの数とバス・サイクルの数とを比較し、▲
▼信号発生部107に▲▼信号の発
生を要求するコンパレータ106、▲▼信号の
出力を制御する▲▼信号発生部107。バス・
サイクルの種類を示すバス・ステータス信号108、▲
▼信号109が接続されている。

以下本実施例の動作を、第１図のブロック図と第２
図，第３図のタイミング・チャートに従って説明する。

まず挿入するウエイト・サイクルの数が１の場合を第
２図のタイミング・チャートに従って説明する。

バス・サイクルが発行されるとバス・サイクル判定部
101は、T1サイクルの立上がり付近でアドレス・バスの
アドレス値とバス・ステータス信号108が確定した後、
発行されたバス・サイクルの種類を判定し、バス・サイ
クルの種類を出力する。

ウエイト・サイクル数０検出部104は、バス・サイク
ルの種類から特定ウエイト・サイクル数設定レジスタ11
0より挿入すべきウエイト・サイクルの数が０か１以上
であるかをみるが、この場合１ウエイト・サイクルを挿
入する設定になっているので、▲▼信号発生
部107へ１ウエイト・サイクルの挿入を行うように▲
▼信号の発生を要求する。

▲▼信号発生部107は、T2ステートの期間
▲▼信号をインアクティブにする。CPUはT2
ステートの立上がりで▲▼信号がインアクテ
ィブであることを検知して１ウエイト・サイクルを挿入
する。

またウエイト・サイクル数選択部103は、ウエイト・
サイクル数０検出部104と同様に、バス・サイクル判定
部101に出力されるバス・サイクルの種類から、任意ウ
エイト・サイクル設定レジスタ102より挿入するウエイ
ト・サイクルの数を選択してデコードし、コンパレータ
106へデコードしたウエイト・サイクルの数を出力す
る。

カウンタ105は、バス・サイクルが発行されてからの
▲▼信号の数を、▲▼信号の立上
がりでカウントしてコンパレータ106へ出力しており、
▲▼信号が出力されるとコンパレータ106に
は１が入力される。

コンパレータ106は、入力されたウエイト・サイクル
の設定値１とカウンタ105のカウント数１が一致をする
のをみて、▲▼信号発生部107へ▲
▼信号をロー・レベルに保つように要求し、ウエイト
・サイクルの挿入を終了する。

次にウエイト・サイクルの数が０の場合を第３図のタ
イミング・チャートに従って説明する。

バス・サイクルが発行されるとバス・サイクル判定部
101は、アドレス・バスのアドレス値とバス・ステータ
ス信号108が確定した後、発行されたバス・サイクルの
種類を判定しバス・サイクルの種類を出力する。

ウエイト・サイクル数０検出部104は、バス・サイク
ルの種類から特定ウエイト・サイクル数設定レジスタ11
0より挿入すべきウエイト・サイクルの数が０か１以上
であるかをみるが、この場合０ウエイト・サイクルを挿
入する設定になっているので、▲▼信号発生
部107へは▲▼信号をアクティブ・レベルに
保つように要求する。

ウエイト・サイクル数選択部103は、ウエイト・サイ
クル数０検出部104と同様にバス・サイクル判定部101か
ら出力されるバス・サイクルの種類から、任意ウエイト
・サイクル設定レジスタ102より挿入するウエイト・サ
イクルの数を選択してデコードし、コンパレータ106へ
デコードしたウエイト・サイクルの数、０を出力し、コ
ンパレータに入力されるが、０であるので▲
▼信号発生部107に、▲▼信号をロー・レベ
ルに保つように要求する。

ここで、特定ウエイト・サイクル数設定レジスタと任
意ウエイト・サイクル数設定レジスタについて詳細に説
明する。第９図は特定ウエイト・サイクル数設定レジス
タの一例であり、バス・サイクルの種類に対して各１ビ
ットずつを有する。第９図ではCPUメモリ・サイクル,CP
UI/Oサイクル,DMAサイクル，リフレッシュ・サイクルに
対して１ビットずつ割当てられており、発行されたバス
・サイクルに対応するビットが“1"ならば１ウエイト以
上挿入、“0"ならば０ウエイト挿入である。第10図は任
意ウエイト・サイクル数設定レジスタの一例であり、バ
ス・サイクルの種類に対して各３ビットずつを有し、最
高７ウエイトまで挿入可能である。まず、バス・サイク
ルが発行されると、特定ウエイト・サイクル数設定レジ
スタにより、０ウエイトか、１ウエイト以上挿入かを高
速に検出し、▲▼信号を制御する。１ウエイ
ト以上挿入する場合は、同時に任意ウエイト・サイクル
数設定レジスタからバス・サイクルに対応するウエイト
数を選択，デコードし、１ウエイト挿入後にデコードさ
れたウエイト数と挿入したウエイト数が一致するまでウ
エイト・サイクルを挿入する。

本発明の他の実施例２では、実施例１のウエイト・サ
イクル数０検出部にさらにウエイト・サイクルの数が０
に加え１の場合も検知するようにし２以上のウエイト・
サイクルを挿入する場合は、先に２ウエイト・サイクル
を挿入するようにし、実施例１ではウエイト・サイクル
１サイクル分の時間を稼ぐのに対してウエイト・サイク
ル２サイクル分の時間を稼ぐようにしたものである。

第８図は本実施例のブロック図である。第１図の実施
例と同じ構成であるが、第１図の実施例中の特定ウエイ
ト・サイクル数設定レジスタ110を、０、あるいは1,2以
上のウエイト・サイクルを設定できる810に、ウエイト
・サイクル０検出部104を、０あるいは1,2以上を検出す
るようなウエイト・サイクル0,1検出部804に置き換え
る。

本実施例の動作は、１以下のウエイト・サイクルを挿
入する場合、実施例１の動作と同じである。２以上のウ
エイト・サイクルを挿入する場合は、まずウエイト・サ
イクル0,1検出部が▲▼信号発生部へ２ウエ
イト・サイクルの挿入を要求し、この間に挿入するウエ
イト・サイクルの数をデコードして、２ウエイト・サイ
クルの挿入の後残りのウエイト・サイクルを挿入する。

〔発明の効果〕

情報処理装置に対する性能向上の要求のなかで、制御
および演算に要する時間の短縮は最も大きな要求の１つ
である。この制御および演算に要する時間を短縮するた
めのCPUにおける演算速度の高速化はめざましく、クロ
ック周波数の向上やバス・サイクルに必要なクロック数
の減少によるCPUの高性能化は今後もさらに続くものと
考えられる。

この様な高性能なCPUを用いたシステムにおいてウエ
イト・サイクルの制御を行う場合、従来までのような逐
次的なウエイト・サイクルの制御では、バス・サイクル
の決められた時間内に処理を行い▲▼信号の
制御をする事は難しく、さらにCPUの性能向上によりウ
エイト・サイクル制御のための処理をする時間が短くな
った場合、従来までの逐次的な処理では▲▼
信号の制御は行えなくなる事が考えられる。

しかし本発明を用いる事で、クロック周波数が向上し
た、あるいはバス・サイクルに必要なクロック数が減少
した高性能なCPUを使ったシステムにおいても、たとえ
ば実施例１に示したような方法により、ウエイト・サイ
クルの制御が行うことが可能になる。そしてさらにCPU
の性能向上によりウエイト・サイクルの制御を行うため
の時間が短縮された場合にも、実施例２で示したように
ウエイト・サイクルの設定数が０か１以上かではなく、
ウエイト・サイクルの設定数が０か１か２以上かを示す
出力をあらかじめ持つ事で２ウエイト・サイクルの時間
を稼ぐ事ができ、CPUの高速化に対応する事ができるよ
うになる。

このように本発明により、高速化するCPUにも対応で
きるウエイト・サイクル制御装置を構成する事が可能で
あり十分な効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成を示すブロック図、
第２図，第３図は第１図の実施例の動作を説明するタイ
ミング・チャート、第４図，第５図，第６図は基本的な
バス・サイクルを示すタイミング・チャート、第７図は
従来のウエイト・サイクル制御装置の構成を示すブロッ
ク図、第８図は本発明の別の実施例を示すブロック図、
第９図は特定ウエイト・サイクル数設定レジスタのブロ
ック図、第10図は任意ウエイト・サイクル数設定レジス
タのブロック図である。 101……バス・サイクル判定部、102……任意ウェイト・
サイクル数設定レジスタ、110,810……特定ウエイト・
サイクル数設定レジスタ、103……ウエイト・サイクル
数選択部、104……ウエイト・サイクル数０検出部、804
……ウエイト・サイクル数0,1検出部、105……カウン
タ、106……コンパレータ、107……▲▼信号
発生部、108……アドレス・バス及びバス・ステータス
信号、109……▲▼信号、401,501,502,503,6
01……CPUが▲▼信号を検知するタイミン
グ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−88763（ＪＰ，Ａ) 特開 昭59−114639（ＪＰ，Ａ) 特開 昭59−114638（ＪＰ，Ａ) 実開 昭57−132249（ＪＰ，Ｕ) 実開 昭63−75960（ＪＰ，Ｕ) 日立マイクロコンピュータデータブッ ク ８ビット・16ビットマイクロプロセ ッサ，（昭和60年９月）、株式会社日立 製作所，ｐ462−464

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】実行するバスサイクルを判定する判定手段
   と、この判定手段からの判定結果に応答して、前記実行
   するバスサイクルのために挿入すべきウエイトサイクル
   の数を表すデータを得、当該データを出力する手段と、
   前記データが表すウエイトサイクルの数が０でないとき
   にアクティブレベルとなる信号を出力し、前記バスサイ
   クルの実行中に挿入されるウエイトサイクルの数が前記
   データが表すウエイトサイクルの数となるまで維持する
   手段と、前記信号のアクティブレベルに応答してウエイ
   トサイクルの挿入要求を発生する発生手段とを有するウ
   エイト・サイクル制御装置であって、前記判定手段から
   の前記判定結果に応答して、前記実行するバスサイクル
   がウエイトサイクルを必要とするかどうかを示す情報を
   出力する手段をさらに有し、前記発生手段は、前記情報
   を受けて当該情報がウエイトサイクルを必要とすること
   を示す時には前記信号が前記アクティブレベルでない状
   態であっても前記ウエイトサイクル挿入要求を発生する
   ように構成されていることを特徴とするウエイト・サイ
   クル制御装置。