JP2770743B2 - ウエイト制御方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサや
マイクロコントローラ等のウェイト制御方式に関し、特
に内部ウェイト制御回路を持つマイクロプロセッサやマ
イクロコントローラに関する。

【０００２】

【従来の技術】マイクロプロセッサやマイクロコントロ
ーラ等を使用したシステムにおいて、中央処理装置（以
下「CPU」という）が、動作速度の遅いメモリやI/O装置
等のデバイスに対してバスサイクルによりアクセスを行
う時に、その動作速度に応じたウェイト（WAIT）を発生
させてバスサイクルを延長する技術が広く知られてい
る。

【０００３】この種のウェイト制御回路として、例えば
特開昭63−66659号公報には、プログラムに各I/O装置の
特性に応じたウェイトタイミングが予め設定され、CPU
からウェイトタイミングが設定されるレジスタが各I/O
装置に設けられたマイクロコンピュータのウェイト制御
回路（「従来例１」という）が提案されている。すなわ
ち、同公報には、各I/O装置に各々レジスタを設け、CPU
が複数のI/O装置をアクセスする場合に、各I/O装置の特
性により異なるウェイトデータを設定することにより、
プログラマブルなウェイト制御を行う方法が開示されて
いる。

【０００４】また、特開平3−135649号公報には、アド
レス入力を持つ一般的なメモリ手段を用いて、メモリ手
段内にI/O装置など複数のアクセス対象ごとに異なるウ
エイト値を格納しておくことなど、CPUが各種のメモリ
やI/O装置にアクセスするときのバスサイクルのアドレ
ス値の一部でこのメモリ手段を並行してアクセスし、メ
モリ手段内に格納しているウェイト値を用いてウェイト
制御を行なうウェイト制御回路（「従来例２」という）
が提案されている。

【０００５】

【発明が解決しようとする課題】前述の従来のウェイト
制御回路を用いた場合における問題点を以下に述べる。

【０００６】前記従来例１においては、ウェイトタイミ
ングデータを設定するためI/O装置毎に設けられたレジ
スタがリセット時に初期化されるため、CPUがプログラ
ムで再設定を行うまでは、全てのI/O装置のウェイト値
は最大又は最小のいずれかに固定されることになる。

【０００７】ウェイト値を最大に固定した場合、プログ
ラムにより各I/O装置のレジスタに初期値を設定するま
で、アクセスの速度が著しく遅くなる。

【０００８】このため、従来例１のウェイト制御方式
を、プログラムやデータを格納するメモリに対して使用
すると、ウェイト値再設定までの期間中におけるマイク
ロコンピュータの実行速度の低下及び性能低下が問題と
なる。

【０００９】特に、LSI製造時等のLSIテスタによるテス
トの場合等においては、テスト時間が直接に製造コスト
に関係するため、非試験デバイスであるマイクロコンピ
ュータのリセット直後の実行速度の低下は、大きな問題
となる。

【００１０】一方、ウェイト値を最小に固定した場合に
は、ウェイト値を再設定するまではI/O装置等にアクセ
スできないことになる。

【００１１】一般的に、プログラムやデータの格納され
ているROM（リードオンリーメモリ）やRAM（ランダムア
クセスメモリ）等のメモリは、CPUよりも動作速度が遅
い。

【００１２】CPU起動時において、必要なプログラムが
格納されているROMやデータRAMが、最小ウェイトに設定
されることを防ぐ為には、これらのROMやRAMを、従来例
１によるウェイト制御対象から除外して、別途外部回路
にてウェイトを生成することが必要とされる。

【００１３】そして、最小ウェイト値に初期化できる対
象は、一部のI/O装置など、システム起動に直接関係し
ないもののみに限られる。

【００１４】また、従来例２のウェイト制御回路におい
ては、ウェイト値の設定にアドレス入力を持つ一般的な
メモリ手段を使用しているため、リセット時の値が不定
となる。

【００１５】このため、リセット後にプログラムで初期
値を設定するまではウェイト制御対象のメモリやI/O装
置をアクセスできない。

【００１６】また、リセット後のCPUの動作を規定する
初期値設定プログラムを格納しておくROMはウェイト制
御対象から外しておかなければならないため、CPUの動
作速度に対応したROMを使用することが必要とされ、か
つ、このROMに対するウェイト制御は別に設けなければ
ならない。

【００１７】近時、プロセッサはその動作周波数が高く
なり、メモリとの速度差はますます大きくなっている。

【００１８】このため、内蔵ウェイト制御にて指定可能
なウェイト数（即ちCPUクロック数）も大きくなる。

【００１９】ユーザーの便宜のためにリセット時にウェ
イト制御を最大ウェイトに設定することは、LSI開発時
のシミュレーションや、LSI製造時等のLSIテスタによる
テストにおいて、多量のクロック数を損失することにな
る。

【００２０】従って、本発明は前記問題点を解消し、ウ
ェイト制御の移行を高速化するウェイト制御回路及びウ
ェイト制御方法を提供することを目的とする。本発明
は、さらに、シミュレーションやテスタ等における評価
の高速化及び効率化を可能にするウェイト制御回路及び
ウェイト制御方法を提供することを目的とする。

【００２１】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、中央処理装置と、バスサイクルに挿入す
るウェイト値が設定されるレジスタと、カウンタと、前
記カウンタへのカウント値のロードと計数を制御するカ
ウンタ制御手段と、を備え、バスサイクルにおいて、前
記カウンタが前記レジスタからロードされたカウント値
を計数する期間分、前記中央処理装置に対してウェイト
を要求するように構成され、リセット時には、前記レジ
スタは最大ウェイト値に初期化されて、最大数のウェイ
トがバスサイクルに挿入され、リセット後には、前記中
央処理装置の命令実行により前記レジスタに所望の値を
設定することにより、最適なウェイト値がバスサイクル
に挿入されるようにしたことを特徴とするマイクロプロ
セッサのウェイト制御回路を提供する。

【００２２】本発明においては、前記中央処理装置のウ
ェイトの解除を外部から指定するための外部端子を有
し、前記外部端子から入力されたウェイト解除信号と、
前記カウンタがカウント値計数終了時に出力する信号の
いずれかがアクティブの時に前記中央処理装置へのウェ
イト要求が解除されることを特徴とする。

【００２３】また、本発明においては、中央処理装置
と、前記中央処理装置の命令実行により値の設定が可能
なレジスタと、カウンタと、前記カウンタへの値のロー
ドとカウント実行を制御するカウンタ制御手段と、前記
中央処理装置のバスサイクルに対してウェイトを要求す
るウェイト要求手段と、前記中央処理装置のウェイトの
解除を外部から指定するための外部端子と、備えたマイ
クロプロセッサであって、前記カウンタ制御手段が、バ
スサイクル開始時に前記中央処理装置から出力される信
号に基づき前記レジスタから前記カウンタへカウント値
がロードされるように制御し、前記ウェイト要求手段
が、バスサイクルにおいて、外部端子から入力されるウ
ェイト解除を指定する信号とウェイト数を計数する前記
カウンタの状態を示す信号と、に基づき、前記中央処理
装置に対するウェイトを制御し、前記外部端子から入力
されたウェイト解除信号と、前記カウンタがカウント値
計数終了時に出力する信号のいずれかがアクティブの時
に、前記中央処理装置へのウェイト要求が解除される、
ように構成されたことを特徴としている。

【００２４】さらに、本発明においては、リセット時に
前記レジスタは最大ウェイト値に初期化され、前記外部
端子から入力されたウェイト解除信号のウェイト解除状
態を示す値に応じて、リセット時に、ウェイトのバスバ
スサイクルへの非挿入／最大数のウェイトのバスサイク
ルへの挿入、が選択制御されるようにしたことを特徴と
している。

【００２５】本発明は、第２の視点において、中央処理
装置と、カウント値が可変に設定可能なカウンタと、前
記中央処理装置の命令実行により値が設定される複数の
レジスタと、複数に区分されたアドレス空間の範囲を検
出するアドレス範囲検出手段と、を備え、バスサイクル
ごとに、前記アドレス範囲検出手段がアドレス信号を入
力してアドレス範囲の一を選択し、選択されたアドレス
範囲に対応するウェイト値が前記複数のレジスタのいず
れか一から選択的に前記カウンタにロードされ、バスサ
イクルにおいて前記カウンタが前記ロードされたカウン
ト値を計数する期間分前記中央処理装置に対してウェイ
トを要求するように構成されたマイクロプロセッサのウ
ェイト制御回路を提供する。

【００２６】本発明においては、上記第２の視点におい
て、前記中央処理装置のウェイトの解除を外部から指定
するための外部端子を有し、複数に区分されたアドレス
空間毎に、前記外部端子に外部から入力されるウェイト
解除指定信号、及び／又は、前記カウンタの計数状態を
示す信号に基づき、前記中央処理装置にウェイト要求信
号を供給することを特徴とする。なお、前記外部端子に
外部から入力されるウェイト解除指定信号（＝レディ信
号）はウェイトの反転値である。また、前記カウンタの
計数状態を示す信号として、好ましくは、ダウンカウン
タのカウンタ値がゼロ値状態の時に“１”となるゼロ検
出出力がウェイト解除指定信号として用いられ、ゼロ検
出出力が“０”の時にウェイト要求が指定される。

【００２７】また、本発明は、さらに第３の視点におい
て、カウント値が可変に設定可能なカウンタを備え、バ
スサイクルにおいて前記カウンタのカウント値で定めら
れる期間中、中央処理装置へのウェイト要求が行なわれ
るマイクロプロセッサのウェイト制御方法であって、マ
イクロプロセッサのリセット時には、前記カウンタに最
大カウント値が設定されて最大数のウェイトがバスサイ
クルに挿入されると共に、リセット終了後にはバスサイ
クルにおけるウェイト数が可変に設定されるようにした
ことを特徴とするマイクロプロセッサのウェイト制御方
法を提供する。

【００２８】さらに本発明は、カウント値が可変に設定
可能なカウンタと、複数に区分されたアドレス空間の範
囲を検出するアドレス範囲検出手段と、前記カウンタに
ウェイト数を設定するための複数のレジスタと、を備
え、バスサイクルごとに、前記アドレス範囲検出手段が
アドレス信号を入力してアドレス範囲の一を選択し、選
択されたアドレス範囲に対応するウェイト値が前記複数
のレジスタのいずれか一から選択的に前記カウンタにロ
ードされ、アクセスするアドレス空間の区分に応じて可
変にウェイト制御を行なうことを特徴とするマイクロプ
ロセッサのウェイト制御方法を提供する。

【００２９】

【作用】本発明は、上記構成のもと、リセット時にはダ
ウンカウンタへのウェイト値を設定するためのレジスタ
が最大ウェイト数に設定されるため、CPU起動時に低速
なメモリやI/Oとのインターフェースを確保すると共
に、リセット後のプログラム実行にて最適なウェイト値
に再設定することができるため、外部のウェイト制御回
路を簡易化すると共に、マイクロプロセッサと、メモリ
及びI/O装置との接続を容易化している。

【００３０】また、本発明によれば、LSI開発時のシミ
ュレーションやLSI製造時のテストにおいては、外部ウ
ェイト入力端子を常時“０”に固定した場合、ダウンカ
ウンタの状態に依存せず、CPUには常にレディ状態（＝
ウェイト解除状態）を示す信号が供給されるため、リセ
ット直後も内部のウェイト値レジスタに関係なく、CPU
をウェイトなしで動作させることができる。また、わざ
わざウェイト値レジスタの値をゼロに再設定するプログ
ラムを省くことができるため、シミュレーションやLSI
テストのプログラムサイズや実行時間を減らすことがで
きる。

【００３１】さらに、本発明の第２の視点によれば、ア
ドレス範囲に応じて使用するウェイト値レジスタを変え
たり、あるいは外部ウェイト端子と内部ウェイト制御と
を選択的に使用することで、接続するメモリやI/O装置
に適切なウェイト制御を行うことができる。また、内部
ウェイト制御を必要とする空間に限ってウェイト制御レ
ジスタを設ければよいため、ハードウェア使用量が節減
できる。

【００３２】そして、本発明のウェイト制御方法によれ
ば、リセット時には最大ウェイト値がバスサイクルに挿
入されてCPU起動時に低速なメモリやI/Oとのインターフ
ェースを確保すると共に、リセット後のプログラム実行
にて最適なウェイト値に再設定することにより、外部の
ウェイト制御回路を簡易化すると共に、マイクロプロセ
ッサと、メモリ及びI/O装置との接続を容易化する。

【００３３】

【実施例】図面を参照して、本発明を実施例に即して以
下に説明する。

【００３４】

【実施例１】図１は本発明の第１の実施例に係るマイク
ロプロセッサのブロック図である。

【００３５】図１を参照して、各構成要素を説明する。
図１において、101はマイクロプロセッサ、102はCPU
（中央処理装置）、103はダウンカウンタ、104はウェイ
ト値設定用のレジスタ（「ウェイト値レジスタ」ともい
う）、105と106はORゲート、107はNOTゲート（インバー
タ）である。

【００３６】また、108はマイクロプロセッサ101へのク
ロック入力端子（CLKIN）、109はマイクロプロセッサ10
1へのリセット入力端子（RSTIN）、110はマイクロプロ
セッサ101へのウェイト入力端子（READYZ）である。

【００３７】また、111はCPU102のクロック入力（CPUCL
K）、112はCPU102のリセット入力（CPURESET）、113はC
PU102のレディ入力（CPUREADY）、114はCPU102から出力
されるバスサイクル開始信号（BCYST）である。

【００３８】また、115はダウンカウンタ103のクロック
入力（CCLK）、116はダウンカウンタ103のリセット入力
（CRESET）、117はダウンカウンタ103のカウンタ値がゼ
ロの時に出力されるゼロ検出出力（CZERO）、118はダウ
ンカウンタ103のカウンタ値のロードを制御するロード
信号入力（CLOAD）、119はダウンカウンタ103のデータ
入力（CDATA）である。また、120はCPU102が外部メモリ
やI/Oをアクセスするためのアドレスやデータ等から成
るバス制御信号群である。

【００３９】図１において、リセット入力端子（RSTI
N）109から入力されたリセット信号は、CPU102のリセッ
ト入力（CPURESET）112、及びレジスタ104に供給される
と共に、ORゲート106を介してダウンカウンタ103のリセ
ット入力（CRESET）116に供給される。

【００４０】また、ウェイト入力端子（READYZ）110に
入力された信号はNOTゲート107、ORゲート105を介し
て、レディ信号（READY）としてCPU102のレディ入力（C
PUREADY）113に入力される。

【００４１】より詳細には、後述するCPU102のウェイト
のサンプリング時に、ウェイト入力端子（READYZ）110
が“１”であれば（即ちレディ信号（READY）が
“０”）、CPU102に対してウェイトを指定し、サンプリ
ング時にウェイト入力端子（READYZ）110が“０”であ
れば（即ちレディ信号（READY）が“１”）、CPU102に
対してウェイトの解除を指定する。

【００４２】このように、ウェイト入力端子（READYZ）
110に“０”が入力されるとレディ信号（READY）がアク
ティブとされ、本実施例ではレディ信号（READY）はウ
ェイト信号の反転値とされている。このため、ウェイト
入力端子110を、「READYZ」という名称として負論理の
レディ信号であることを表している。

【００４３】また、ダウンカウンタ103のゼロ検出出力
（CZERO）117は、ORゲート105を介してCPU102のレディ
入力（CPUREADY）113に入力される。

【００４４】次に、図２及び図３のタイミングチャート
を参照してCPU102のバスサイクルについて説明する。

【００４５】図２はウェイトが入らない場合のCPU102の
バスサイクル、図３は１ウェイト入った場合のCPU102の
バスサイクルである。

【００４６】図２に示すように、CPU102のバスサイクル
は、クロック入力（CPUCLK）111の立上りに同期した、
「T1」と「T2」の２種類のステートからなる。

【００４７】T1ステートは、バスサイクルの開始のステ
ートであり、アドレスなどのバス制御信号が出力開始さ
れるとともに、バスサイクル開始信号（BCYST）114がT1
ステートの間“１”になる。

【００４８】T1ステートの次のクロックでは必ずT2ステ
ートに遷移する。

【００４９】T2ステートでは、CPU102はクロック入力
（CPUCLK）111の立下がりでレディ入力（CPUREADY）113
をサンプリングし（図示矢印のタイミング参照）、レデ
ィ入力（CPUREADY）113が“１”であればバスサイクル
を終了する。

【００５０】サンプリングしたレディ入力（CPUREADY）
113が“０”であれば、図３に示すように、次のクロッ
ク期間もT2ステートを続け、バスサイクルにウェイトが
挿入される。

【００５１】次に、図４及び図５のタイミングチャート
を参照して、ダウンカウンタ103の動作について説明す
る。図４はダウンカウンタ103のリセット動作を示し、
図５はダウンカウンタ103のロード時及びダウンカウン
ト時の動作を示す。

【００５２】図４に示すように、ダウンカウンタ103の
リセット入力（CRESET）116が入力されると次のクロッ
ク入力（CCLK）115の立上りに同期して、ダウンカウン
タ103はゼロにリセットされ、同時にゼロ検出出力（CZE
RO）117が“１”になる。

【００５３】そして、図５に示すように、ダウンカウン
タ103のロード信号入力（CLOAD）118がアクティブとさ
れると、次のクロック入力（CCLK）115の立上りに同期
してダウンカウンタ103にデータ入力（CDATA）119に入
力される値がロードされる。ダウンカウンタ103は、ク
ロック入力（CCLK）115の立上りに同期してロードされ
たカウンタ値から順次ダウンカウントする。なお、図５
に示すように、ダウンカウンタ103はカウント値がゼロ
となるとカウントを停止する。

【００５４】次に、図２及び図３を参照して説明したCP
U102のバスサイクルと、図３及び図４を参照して説明し
たダウンカウンタ103の動作を基に、図１及び図６を参
照して本実施例のウェイト制御方式の動作を説明する。

【００５５】通常、CPU102に対する外部からのウェイト
要求は、ウェイト入力端子（READYZ）110から入力さ
れ、NOTゲート107で反転された後に、ORゲート105を介
してCPU102のレディ入力（CPUREADY）113に入力され
る。

【００５６】まず、リセット入力端子（RSTIN）109に外
部から入力されるリセット信号がアクティブとされる
と、CPU102のリセット入力（CPURESET）112に入力され
るリセット信号（READY）がアクティブとされ、CPU102
がリセットされると共に、ORゲート106を介してリセッ
ト入力（CRESET）116によりダウンカウンタ103がリセッ
トされる。

【００５７】また、同じリセット信号により、ウェイト
値レジスタ104は、ゼロではなく、その最大値に初期化
される。なお、ウェイト値レジスタ104は、リセット時
には自動的にその最大値に設定されるが、それ以外はCP
U102において実行される所定の命令によりバス制御信号
群120を介して所望の値が設定される。

【００５８】リセット後に、CPU102がバスサイクルを起
動するとステート「T1」に同期して、バスサイクル開始
信号（BCYST）114が出力される。

【００５９】バスサイクル開始信号（BCYST）114は、ダ
ウンカウンタ103のロード信号入力（CLOAD）118に入力
され、図５にて説明したように、ステート「T2」でレジ
スタ104の値がデータ入力（CDATA）119からカウンタ値
にロードされる。

【００６０】ステート「T2」では、ロードされたカウン
ト値が非ゼロであるため、ゼロ検出出力（CZERO）117は
“０”となり、外部ウェイト入力端子（READYZ）110が
“１”である限り、ORゲート105の出力は“０”とな
る。すなわち、CPU102のレディ入力（CPUREADY）113は
“０”となり、バスサイクルにウェイトが入る。

【００６１】ダウンカウンタ103は、クロック入力（CCL
K）115の立上りに同期してカウントが進行するため、カ
ウント値がゼロになった時点でカウントを停止する。カ
ウント値がゼロになるのと同期してゼロ検出出力（CZER
O）117が“１”になるため、ORゲート105を介してレデ
ィ信号（READY）が“１”（アクティブ）となり、CPU10
2のレディ入力（CPUREADY）113に入力されてウェイトが
解除される。

【００６２】図６のタイミング図は、以上の動作につい
て、ウェイト値レジスタ104の値が「３」の場合につい
て図１の各信号波形を示したものである。

【００６３】図６に示すように、T1ステートでバスサイ
クル開始信号（BCYST）114が“１”となり、レジスタ10
4の値３がダウンカウンタ103のカウンタ値としてロード
され、T2ステートにおけるサンプリング時には、カウン
ト値は「３」であるためゼロ検出出力（CZERO）117は
“０”であり、レディ信号（READY）は“０”とされ、T
2ステートの後にウェイトが挿入され、ダウンカウンタ1
03のカウント値が「０」となるまで、合計３クロック分
のウェイトが挿入される。

【００６４】図７は、ダウンカウンタ103のカウント値
が非ゼロの期間中にウェイト入力端子（READYZ）110に
ウェイト解除信号が入力された場合のタイミング図を示
している。すなわち、図７は、図６における２回目のス
テート「T2」（すなわち、カウンタ値が「２」）の時
に、ウェイト入力端子（READYZ）110が“０”となる場
合のタイミング図である。

【００６５】図７に示すように、外部からウェイト入力
端子（READYZ）110に入力された信号（＝“０”）は、N
OTゲート107にて反転され（EREADY＝“１”）、ORゲー
ト105の出力（READY＝“１”）がCPU102のレディ入力
（CPUREADY）113に入力され、CPU102のウェイトを解除
すると共に、ORゲート116を介してダウンカウンタ103の
リセット入力（CRESET）116に入力され、ダウンカウン
タ103のカウンタ値をゼロにリセットする。

【００６６】なお、図６及び図７では、本実施例につい
て、レジスタ104の値が「３」の場合について説明した
が、実際には、高速なマイクロプロセッサの動作周波数
と、低速なメモリやI/Oのアクセス時間とをインターフ
ェースするために、レジスタ104のリセット時の初期値
は、例えば「15」から「31」というように大きな値をと
る。

【００６７】以上説明したように、本実施例によれば、
リセット時にレジスタ104を最大ウエイト数に設定する
ことにより、低速なメモリやI/Oとのインターフェース
を確保し、リセット後のプログラム実行にて最適なウェ
イト値に再設定される。これにより、外部のウェイト制
御回路を簡易な構成とすることを可能とし、且つマイク
ロプロセッサと、メモリ及びI/O装置との接続を容易化
する。

【００６８】また、本実施例によれば、LSI開発時のシ
ミュレーションやLSI製造時のテストにおいては、外部
ウェイト入力端子（READYZ）110を常時“０”に固定す
ることにより、CPU102のレディ入力（CPUREADY）113を
常にアクティブとしてウェイト解除状態とし、リセット
時においても内部のウェイト値設定用のレジスタ104に
関係なく、CPU102をウェイト無しで動作させることがで
きる。

【００６９】そして、本実施例によれば、外部ウェイト
入力端子（READYZ）110を常時“０”に固定することに
より、わざわざウェイト値設定用のレジスタ104の値をC
PU102の命令実行によりゼロに再設定するためのプログ
ラムを省くことができるため、シミュレーションやLSI
テストのプログラムサイズや実行時間を減らすことがで
きる。

【００７０】また、本実施例によれば、マイクロプロセ
ッサ101のリセット直後においても外部ウェイト入力端
子（READYZ）110を“０”として、常時ウェイト解除状
態にすることによって、CPU102をゼロウェイトにできる
ため、動的にウェイト時間が変化する周辺装置のアクセ
スと、固定したウェイト時間を持つ周辺装置のアクセス
とが混在するシステムにおいても、従来に比べて簡単に
ゼロウェイト状態に移行できる。

【００７１】本実施例によれば、図１に示すように、ウ
ェイト入力端子（READYZ）110による信号を、CPU102に
対するウェイト解除信号であるレディ入力（CPUREADY）
と、ダウンカウンタ103に対するリセット入力（CRESE
T）116で共用しているために、ダウンカウンタ103をリ
セットするための専用の外部端子等が不要とされてい
る。

【００７２】

【実施例２】図８は、本発明の第２の実施例に係るマイ
クロプロセッサのブロック図である。

【００７３】図８において、図１と構成要素と同一の機
能を果たす要素には同一の参照符号が附されている。以
下では、前記第１の実施例との相違点のみを説明する。

【００７４】図８においては、図１で示した前記第１の
実施例に加えて、更に、アドレス上位２ビットのデコー
ドを行なうデコーダ501と、ウェイト値設定用の第２の
レジスタ502と、ウェイト値のセレクタ503と、ANDゲー
ト504〜509と、ORゲート510、511と、が設けられてい
る。

【００７５】また、ウェイト値設定用の第２のレジスタ
502は、レジスタ104と同様、リセット時にウェイト最大
値に初期化され、リセット以降は、CPU102において実行
される所定の命令によりバス制御信号群120を介して所
望の値が設定される。

【００７６】本実施例では、CPU102からのアドレス信号
の上位２ビットをデコーダ501でデコードして、アドレ
ス空間を４つに区分している。

【００７７】図９には、４つのアドレス空間ごとに、ウ
ェイト入力端子（READYZ）110による外部ウェイト制御
と、ウェイト値設定用のレジスタ104及び502による内部
ウェイト制御との選択の仕方の一例が示されている。

【００７８】図８及び図９を参照して、本発明の第２の
実施例の動作を以下に説明する。

【００７９】まず、アドレスの上位２ビットが“00”で
あるアドレス空間（アドレス空間「00」という）につい
て説明する。

【００８０】図９に示すように、アドレス空間「00」に
対しては、外部ウェイト制御と内部ウェイト制御が共に
有効とされ、ウェイト入力端子（READYZ）110による外
部ウェイト制御と、ウェイト値設定用のレジスタ104及
び502による内部ウェイト制御が利用される。

【００８１】アドレス空間「00」に対するバスサイクル
では、デコーダ501の「00」出力が“１”になるため、
該「00」出力を一方の入力とするANDゲート504は他方の
入力であるCPU102からバスサイクル開始時に出力される
バスサイクル開始信号(BCYST)114をそのまま出力し、バ
スサイクル開始信号（BCYST）114は、ORゲート511を介
してダウンカウンタ103のロード信号入力（CLOAD）119
に入力される。またANDゲート504の出力によりセレクタ
503はレジスタ104の出力を選択し、レジスタ104の値が
ダウンカウンタ103のデータ入力（CDATA）119からカウ
ンタ値としてロードされる。

【００８２】同じくデコーダ501の「00」出力により、A
NDゲート508と509の一方の入力が“１”となるため、AN
Dゲート508と509とは他方の入力をそのまま出力する。

【００８３】アドレス空間「00」に対してデコーダ501
の「01」と「10」との出力は“０”であるため、ANDゲ
ート506と507は出力は、常に“０”となる。

【００８４】以上、ANDゲート506、507、508、509の状
態を総合すると、アドレス空間「00」に対するバスサイ
クルでは、ORゲート105の出力値がそのままCPU102のレ
ディ入力（CPUREADY）113に入力され、NOTゲート107の
出力（EREADY）はそのままORゲート106に入力される。

【００８５】この状態は、図１の前記第１の実施例の場
合と同じである。

【００８６】従って、アドレス空間「00」に対するバス
サイクルにおいては、 前記第１の実施例と同様に、ダ
ウンカウンタ103のカウント制御に基づく内部ウェイト
制御と外部からのウェイト入力端子（READYZ）110に入
力される信号に基づく外部ウェイト制御とが両方とも有
効に機能する。

【００８７】次に、アドレス信号の上位２ビットが“0
1”であるアドレス空間「01」について説明する。図９
に示すように、アドレス空間「01」は外部ウェイトのみ
を使用している。

【００８８】アドレス空間「01」に対するバスサイクル
では、デコーダ501の「01」出力が“１”になる。

【００８９】従って、４つのANDゲート506、507、508、
509のうちANDゲート507のみが他方の入力信号を通過さ
せる。ANDゲート508と506の出力は“０”しかとりえな
いため、ダウンカウンタ103のゼロ検出出力（CZERO）11
7はCPU102のレディ入力（CPUREADY）113には伝達され
ず、ダウンカウンタ103の動作はレディ入力（CPUREAD
Y）113には影響しない。

【００９０】外部からのウェイト入力端子（READYZ）11
0に入力されNOTゲート107で反転された信号（EREADY）
は、ANDゲート507とORゲート510とを通ってレディ入力
（CPUREADY）113に入力される。

【００９１】この状態は外部ウェイト制御のみが有効に
働く状態である。

【００９２】次に、アドレス信号の上位２ビットが“1
0”であるアドレス空間「10」について説明する。図９
に示すように、アドレス空間「10」は、内部ウェイトの
みを使用する。

【００９３】アドレス空間「10」に対するバスサイクル
では、デコーダ501の「10」出力が“１”になるため、
バスサイクル開始信号（BCYST）114によりダウンカウン
タ103へロードされる値としてはセレクタ503にて第２の
レジスタ502の値が選択される。実際にバスサイクルが
開始されるとバスサイクル開始信号（BCYST）114がAND
ゲート505とORゲート511とを通ってダウンカウンタ103
のロード信号入力（CLOAD）118に入力され、ANDゲート5
05を介してセレクタ503はレジスタ502を選択する。

【００９４】また、４つのANDゲート506、507、508、50
9のうちANDゲート506のみが他方の信号を通過させる。

【００９５】ANDゲート509の出力が“０”しかとりえな
いため、ウェイト入力端子（READYZ）110に入力されNOT
ゲート107で反転された信号（EREADY）が、ORゲート106
を介してダウンカウンタ103のリセット入力（CRESET）1
16が伝達されることはない。

【００９６】また、ウェイト入力端子（READYZ）110
が、ANDゲート507や508を通ってCPU102のレディ入力（C
PUREADY）113に影響することもない。

【００９７】ダウンカウンタ103のゼロ検出出力（CZER
O）117が、ANDゲート506とORゲート510を通ってレディ
入力（CPUREADY）113に伝達される。

【００９８】この状態は内部ウェイト制御のみが有効に
働く状態である。

【００９９】次に、アドレス信号の上位２ビットが“1
1”であるアドレス空間「11」について説明する。図９
に示すように、アドレス空間「11」では、外部／内部ウ
ェイトともに無効とされている。

【０１００】アドレス空間「11」に対するバスサイクル
では、デコーダ501の「11」出力が“１”になり、他の
出力は“０”であるため、４つのANDゲート506、507、5
08、509の出力は全て常に“０”である。

【０１０１】また、デコーダ501の「11」出力が、ORゲ
ート510を介してCPU102のレディ入力（CPUREADY）113に
入力されるため、CPU102はウェイト解除状態となる。

【０１０２】この状態は外部ウェイト制御も内部ウェイ
ト制御も働かない状態である。

【０１０３】上記のように、本実施例では、図９に示す
ように、アドレス上位２ビットが“00”ではウェイト値
設定用のレジスタ104が使用され内部ウェイト制御と外
部ウェイト端子とがともに有効とされ、“01”では外部
ウェイト端子のみが有効とされ、“10”ではウェイト値
設定用の第２のレジスタ502が使用され且つ内部ウェイ
ト制御のみが有効とされ、“11”では内部ウェイト制御
も外部ウェイト端子も無効とされる。

【０１０４】これにより、アドレス空間「00」は、CPU1
02がリセット後にプログラム実行を開始するプログラム
領域、アドレス空間「01」は、動的にウェイト数が変化
するI/O装置の領域、アドレス空間「10」は、固定的な
ウェイト数を使用するI/O装置の領域、アドレス空間「1
1」は、マイクロプロセッサの内蔵するI/O装置などのウ
ェイトなしでアクセスできるものの領域等のように、ア
ドレス空間毎にウェイト制御を使い分けることができ
る。

【０１０５】このように、本実施例においては、アドレ
ス範囲に応じて使用するウェイト値レジスタの値を変え
たり、外部ウェイト端子と内部ウェイト制御とを選択的
に使用することで、接続するメモリやI/O装置に適切な
ウェイト制御を行うことができる。

【０１０６】また、内部ウェイト制御を必要とする空間
に限ってウェイト制御レジスタを設ければよいため、ハ
ードウェア使用量が節減できる。

【０１０７】

【発明の効果】本発明によるウェイト制御回路は、下記
に記載する効果を奏する。

【０１０８】本発明は、リセット時には、カウンタへウ
ェイト値を設定するためのレジスタが最大ウェイト数に
設定されるため、CPU起動時に低速なメモリやI/O装置と
のインターフェースを確保すると共に、リセット後は、
CPUにてプログラムを実行することにより、レジスタに
最適なウェイト値を再設定することが可能とされ、ウェ
イト制御を高速化すると共に、外部のウェイト制御回路
の回路構成の簡易化を可能とすると共に、マイクロプロ
セッサとメモリ及びI/O装置との接続を容易化してい
る。

【０１０９】また、本発明によれば、マイクロプロセッ
サのリセット直後においても外部ウェイト信号を常時ウ
ェイト解除状態にすることによって、ゼロウェイトにで
きるため、動的にウェイト時間が変化する周辺装置のア
クセスと、固定したウェイト時間を持つ周辺装置のアク
セスとが混在するシステムにおいても、従来に比べて簡
単にゼロウェイト状態に移行できる。

【０１１０】そして、本発明によれば、LSI開発時のシ
ミュレーションやLSI製造時のテストにおいては、外部
ウェイト入力端子を常時“０”に固定することにより中
央処理装置に対してウェイト解除状態に設定し、リセッ
ト直後も内部のウェイト値レジスタに関係なく、中央処
理装置をウェイトなしで動作させることができるため、
多量のクロック数を損失することが回避され、シミュレ
ーションやテストによる評価において、シミュレーショ
ン時間あるいはテスト時間を短縮し、評価の高速化・効
率化を達成するものである。

【０１１１】また、本発明によれば、わざわざウェイト
値レジスタの値をゼロに再設定するプログラムをはぶく
ことができるため、シミュレーションやLSIテストのプ
ログラムサイズや実行時間を低減することができる。

【０１１２】すなわち、LSI開発時のシミュレーション
や製造時のLSIテスタ使用時において、リセット時にウ
ェイト値レジスタが最大ウェイトに設定されても、それ
を解除するための余分な命令シーケンスの実行が不要と
なるため、効率アップが図れる。

【０１１３】さらに、本発明の第２の視点によれば、ア
ドレス範囲に応じて使用するウェイト値レジスタを変え
たり、あるいは外部ウェイト端子と内部ウェイト制御と
を選択的に使用することにより、接続するメモリやI/O
装置に適切なウェイト制御を行うことができる。また、
内部ウェイト制御を必要とする空間に限ってウェイト制
御レジスタを設ければよいため、ハードウェア使用量が
節減できる。

【０１１４】そして、外部ウェイト端子による信号をCP
Uに対するウェイト信号とカウンタ制御手段に対するリ
セット信号とに共用しているために、ウェイト制御カウ
ンタのリセット専用の外部端子等が不要とされ、外部端
子の増大を回避している。

【０１１５】さらに、本発明のウェイト制御方法によれ
ば、リセット時には最大ウェイト値がバスサイクルに挿
入されてCPU起動時に低速なメモリやI/Oとのインターフ
ェースを確保すると共に、リセット後のプログラム実行
にて最適なウェイト値に再設定することにより、外部の
ウェイト制御回路を簡易化すると共に、マイクロプロセ
ッサと、メモリ及びI/O装置との接続を容易化する。

【０１１６】さらに、本発明のウェイト制御方法によれ
ば、区分されたアドレス範囲に応じてウェイト値が可変
に調整可能とされ、接続するメモリやI/O装置毎に適切
なウェイト制御を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示す図である。

【図２】CPU102のバスサイクルを説明するタイミングチ
ャートである。

【図３】CPU102のバスサイクルを説明するタイミングチ
ャートである（ウェイト挿入）。

【図４】ダウンカウンタ103のリセット時の動作を説明
するタイミングチャートである。

【図５】ダウンカウンタ103のロード時の動作を説明す
るタイミングチャートである。

【図６】本発明の第１の実施例の動作を説明するタイミ
ングチャートである。

【図７】本発明の第１の実施例の動作を説明するタイミ
ングチャートである（ダウンカンタがカウント中に外部
からウェイト解除信号が入力された場合）。

【図８】本発明の第２の実施例の構成を示す図である。

【図９】本発明の第２の実施例におけるアドレス空間と
ウェイト制御の対応の一例を示す図である。

【符号の説明】

101 マイクロコンピュータ 102 CPU 103 ダウンカウンタ 104 ウェイト値設定用のレジスタ（ウェイト値レジス
タ） 105、106 ORゲート 107 NOTゲート（インバータ） 108 クロック入力（CLIKIN）端子 109 リセット入力（REST）端子 110 ウェイト入力端子（READYZ；レディ信号入力端
子） 111 CPU102のクロック入力（CPUCLK） 112 CPU102のリセット入力（CPURESET） 113 CPU102のレディ入力（CPURESET） 114 バスサイクル開始信号（BCYST） 115 ダウンカウンタ103のクロック入力（CCLK） 116 ダウンカウンタ103のリセット入力（CRESET） 117 ダウンカウンタ103のゼロ検出出力（CZERO） 118 ダウンカウンタ103のロード信号入力（CLOAD） 119 ダウンカウンタ103のデータ入力（CDATA） 120 バス制御信号群 502 ウェイト値設定用の第２のレジスタ 503 セレクタ 504、505、506〜509 ANDゲート 510、511 ORゲート T1 T1ステート T2 T2ステート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 13/42

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】中央処理装置と、バスサイクルに挿入する
   ウェイト値が設定されるレジスタと、 カウンタと、 前記カウンタへのカウント値のロードと計数を制御する
   カウンタ制御手段と、を備え、 バスサイクルにおいて、前記カウンタが前記レジスタか
   らロードされたカウント値を計数する期間分、前記中央
   処理装置に対してウェイトを要求するように構成され、 リセット時には、前記レジスタは最大ウェイト値に初期
   化されて、最大数のウェイトがバスサイクルに挿入さ
   れ、リセット後には、前記中央処理装置の命令実行によ
   り前記レジスタに所望の値を設定することにより、最適
   なウェイト値がバスサイクルに挿入されるようにしたこ
   とを特徴とする マイクロプロセッサのウェイト制御回
   路。
2. 【請求項２】前記中央処理装置のウェイトの解除を外部
   から指定するための外部端子を有し、前記外部端子から
   入力されたウェイト解除信号と、前記カウンタがカウン
   ト値計数終了時に出力する信号のいずれかがアクティブ
   の時に前記中央処理装置へのウェイト要求が解除される
   ことを特徴とする請求項１に記載のマイクロプロセッサ
   のウェイト制御回路。
3. 【請求項３】中央処理装置と、 前記中央処理装置の命令実行により値の設定が可能なレ
   ジスタと、 カウンタと、 前記カウンタへの値のロードとカウント実行を制御する
   カウンタ制御手段と、前記中央処理装置のバスサイクル
   に対してウェイトを要求するウェイト要求手段と、 前記中央処理装置のウェイトの解除を外部から指定する
   ための外部端子と、 を備えたマイクロプロセッサであって、 前記カウンタ制御手段が、バスサイクル開始時に前記中
   央処理装置から出力される信号に基づき前記レジスタか
   ら前記カウンタへカウント値がロードされるように制御
   し、 前記ウェイト要求手段が、バスサイクルにおいて、外部
   端子から入力されるウェイト解除を指定する信号とウェ
   イト数を計数する前記カウンタの状態を示す信号と、に
   基づき、前記中央処理装置に対するウェイトを制御し、 前記外部端子から入力されたウェイト解除信号と、前記
   カウンタがカウント値計数終了時に出力する信号のいず
   れかがアクティブの時に、前記中央処理装置へのウェイ
   ト要求が解除される、ように構成されたことを特徴とす
   るマイクロプロセッサのウェイト制御回路。
4. 【請求項４】リセット時に前記レジスタは最大ウェイト
   値に初期化され、前記外部端子から入力されたウェイト
   解除信号のウェイト解除状態を示す値に応じて、リセッ
   ト時に、ウェイトのバスバスサイクルへの非挿入／最大
   数のウェイトのバスサイクルへの挿入、が選択制御され
   るようにしたことを特徴とする請求項４記載のマイクロ
   プロセッサのウェイト制御回路。
5. 【請求項５】中央処理装置と、 カウント値が可変に設定可能なカウンタと、 前記中央処理装置の命令実行により各々の値が設定可能
   とされアドレス範囲毎にウェイト値を保持する複数のレ
   ジスタと、 複数に区分されたアドレス空間の範囲を検出するアドレ
   ス範囲検出手段と、 を備え、 バスサイクルごとに、前記アドレス範囲検出手段がアド
   レス信号を入力してアドレス範囲の一を選択し、 選択されたアドレス範囲に対応するウェイト値が前記複
   数のレジスタのいずれか一から選択的に前記カウンタに
   ロードされ、 バスサイクルにおいて前記カウンタがアドレス範囲ごと
   に設定されたウェイト 値を計数する期間分前記中央処理
   装置に対してウェイトを要求するように構成されたこと
   を特徴とするマイクロプロセッサのウェイト制御回路。
6. 【請求項６】前記中央処理装置のウェイトの解除を外部
   から指定するための外部端子を有し、複数に区分された
   アドレス範囲毎に、バスサイクルにおいて前記カウンタ
   がアドレス範囲ごとに設定されたウェイト値を計数する
   か、あるいは、前記外部端子に外部から入力されるウェ
   イト解除指定信号に基づき、前記中央処理装置へのウェ
   イト要求信号を制御する、ことを特徴とする請求項５記
   載のマイクロプロセッサのウェイト制御回路。
7. 【請求項７】カウント値が可変に設定可能なカウンタを
   備え、バスサイクルにおいて前記カウンタのカウント値
   で定められる期間中、中央処理装置へのウェイト要求が
   行なわれるマイクロプロセッサのウェイト制御方法であ
   って、 マイクロプロセッサのリセット時には、前記カウンタに
   最大カウント値が設定されて最大数のウェイトがバスサ
   イクルに挿入されると共に、 リセット終了後にはバスサイクルにおけるウェイト数が
   可変に設定されるようにしたことを特徴とするマイクロ
   プロセッサのウェイト制御方法。
8. 【請求項８】カウント値が可変に設定可能なカウンタ
   と、複数に区分されたアドレス空間の範囲を検出するア
   ドレス範囲検出手段と、前記カウンタにウェイト数を設
   定するための複数のレジスタと、を備え、 バスサイクルごとに、前記アドレス範囲検出手段がアド
   レス信号を入力してアドレス範囲の一を選択し、 選択されたアドレス範囲に対応するウェイト値が前記複
   数のレジスタのいずれか一から選択的に前記カウンタに
   ロードされ、 アクセスするアドレス空間の区分に応じて可変にウェイ
   ト制御を行なうことを特徴とするマイクロプロセッサの
   ウェイト制御方法。