JP3014330B2 - 多チャンネルオーディオデコーダの逆正規化装置及びそれに用いる逆正規化方法 - Google Patents
多チャンネルオーディオデコーダの逆正規化装置及びそれに用いる逆正規化方法Info
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- H04S1/00—Two-channel systems
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- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は多チャンネルオーデ
ィオデコーダの逆正規化装置及びそれに用いる逆正規化
方法に関し、特にＭＰＥＧ−２多チャンネルオーディオ
デコーダで多チャンネル処理により特性レベルに正規化
(normalization) された各チャンネル信号を、元来の大
きさに替えるため逆正規化(denormalization) する装置
及びそれに用いる逆正規化方法に関する。
ィオデコーダの逆正規化装置及びそれに用いる逆正規化
方法に関し、特にＭＰＥＧ−２多チャンネルオーディオ
デコーダで多チャンネル処理により特性レベルに正規化
(normalization) された各チャンネル信号を、元来の大
きさに替えるため逆正規化(denormalization) する装置
及びそれに用いる逆正規化方法に関する。
【０００２】
【従来の技術】ＭＰＥＧ−２(Moving Picture Ezperts
Group-2)は、オーディオ信号及びビデオ信号の圧縮表現
方法に関する国際標準案を制定するため活動している専
門家等の集団である。
Group-2)は、オーディオ信号及びビデオ信号の圧縮表現
方法に関する国際標準案を制定するため活動している専
門家等の集団である。
【０００３】一般に、多チャンネルオーディオデコーダ
の逆正規化装置は、ＭＰＥＧ−２の階層１、２の多チャ
ンネルオーディオデコーダで多チャンネル処理を行おう
とする場合、チャンネルディマトリックシング(dematri
xing) 過程が必要であり、このような過程を経た各チャ
ンネルの信号は特定レベルで正規化された値を取ってお
り、該信号を元来の大きさに替えるためには各チャンネ
ルに所定の値を掛けなければならないが、このような役
割を果たす装置である。
の逆正規化装置は、ＭＰＥＧ−２の階層１、２の多チャ
ンネルオーディオデコーダで多チャンネル処理を行おう
とする場合、チャンネルディマトリックシング(dematri
xing) 過程が必要であり、このような過程を経た各チャ
ンネルの信号は特定レベルで正規化された値を取ってお
り、該信号を元来の大きさに替えるためには各チャンネ
ルに所定の値を掛けなければならないが、このような役
割を果たす装置である。
【０００４】
【発明が解決しようとする課題】従来、エンコーディン
グ過程で信号に掛算された正規化因子は、デコーダ入力
のヘッダー部分にその情報を含ませることになるが、こ
の際、正規化因子の値はディマトリックシング装置と各
チャンネルとにより定められた値を取っている。即ち、
逆正規化装置ではディマトリックシング装置と各信号と
が何れのチャンネルに属するかを判別し、それに該当す
る逆正規化因子を掛けることになる。表１はこのような
因子の値を示すが、逆正規化を行おうとすれば逆加重因
子(inverseweighting factor)と逆正規化因子に対する
２回の掛算が行われなければならないが、このような点
は装置の設計の際に、複雑化を招く問題点を有する。
グ過程で信号に掛算された正規化因子は、デコーダ入力
のヘッダー部分にその情報を含ませることになるが、こ
の際、正規化因子の値はディマトリックシング装置と各
チャンネルとにより定められた値を取っている。即ち、
逆正規化装置ではディマトリックシング装置と各信号と
が何れのチャンネルに属するかを判別し、それに該当す
る逆正規化因子を掛けることになる。表１はこのような
因子の値を示すが、逆正規化を行おうとすれば逆加重因
子(inverseweighting factor)と逆正規化因子に対する
２回の掛算が行われなければならないが、このような点
は装置の設計の際に、複雑化を招く問題点を有する。
【０００５】
【表１】
【０００６】従って、本発明は前記問題点を解決するた
め、１回の掛算演算で逆正規化が可能な多チャンネルオ
ーディオデコーダの逆正規化装置及びそれに用いる逆正
規化方法を提供することを目的とする。
め、１回の掛算演算で逆正規化が可能な多チャンネルオ
ーディオデコーダの逆正規化装置及びそれに用いる逆正
規化方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、逆正規化を図るデータに掛け合わされる
逆正規化情報を貯蔵している貯蔵手段と、前記逆正規化
を図るデータを入力され貯蔵する入力メモリと、前記入
力メモリの出力データに同期して、前記掛算器に出力す
るレジスタと、前記入力メモリーと前記貯蔵手段とに接
続され、前記逆正規化を図るデータと逆正規化情報とを
入力され、これを掛算演算して出力する掛算器と、前記
貯蔵手段及び掛算器の動作を制御する制御部と、前記貯
蔵手段に貯蔵されている１つ以上の逆正規化情報のう
ち、前記入力データに対応する１つの逆正規化情報を選
択して前記掛算器で出力する第１マルチプレクサと、前
記掛算器の出力データを貯蔵するための出力メモリとを
備えるものにおいて、１＋√２、２＋√２、３＋√２、
１＋１、５√２の４つのデータのみを掛算器の入力に用
い、１．５＋０．５√２を入力に用いるべき場合には、
代りに３＋√２を掛算器の入力に用い、順次掛算器から
出た掛算の結果を１ビットシフトし、逆正規化された値
に用いるようにする制御ロジック部をさらに備えること
を特徴とする多チャンネルオーディオデコーダの逆正規
化装置を提供するにある。
め、本発明は、逆正規化を図るデータに掛け合わされる
逆正規化情報を貯蔵している貯蔵手段と、前記逆正規化
を図るデータを入力され貯蔵する入力メモリと、前記入
力メモリの出力データに同期して、前記掛算器に出力す
るレジスタと、前記入力メモリーと前記貯蔵手段とに接
続され、前記逆正規化を図るデータと逆正規化情報とを
入力され、これを掛算演算して出力する掛算器と、前記
貯蔵手段及び掛算器の動作を制御する制御部と、前記貯
蔵手段に貯蔵されている１つ以上の逆正規化情報のう
ち、前記入力データに対応する１つの逆正規化情報を選
択して前記掛算器で出力する第１マルチプレクサと、前
記掛算器の出力データを貯蔵するための出力メモリとを
備えるものにおいて、１＋√２、２＋√２、３＋√２、
１＋１、５√２の４つのデータのみを掛算器の入力に用
い、１．５＋０．５√２を入力に用いるべき場合には、
代りに３＋√２を掛算器の入力に用い、順次掛算器から
出た掛算の結果を１ビットシフトし、逆正規化された値
に用いるようにする制御ロジック部をさらに備えること
を特徴とする多チャンネルオーディオデコーダの逆正規
化装置を提供するにある。
【０００８】逆正規化を図るデータをメモリに入力する
段階と、逆正規化を図るデータに掛けられる逆正規化情
報を貯蔵する段階と、前記逆正規化を図るデータと、逆
正規化情報とを掛算器で掛算演算する段階と、前記貯蔵
段階と掛算段階とを制御する段階と、前記貯蔵段階で貯
蔵された１つ以上の逆正規化情報のうち、前記入力デー
タに対応する１つの逆正規化情報を選択して掛算して出
力する段階とより成り、前記逆正規化情報は逆加重値因
子と逆多重化因子との乗算結果を前記貯蔵手段に貯蔵
し、１回の掛算で逆正規化を行うことを特徴とする多チ
ャンネルオーディオデコーダの逆正規化方法を提供する
にある。
段階と、逆正規化を図るデータに掛けられる逆正規化情
報を貯蔵する段階と、前記逆正規化を図るデータと、逆
正規化情報とを掛算器で掛算演算する段階と、前記貯蔵
段階と掛算段階とを制御する段階と、前記貯蔵段階で貯
蔵された１つ以上の逆正規化情報のうち、前記入力デー
タに対応する１つの逆正規化情報を選択して掛算して出
力する段階とより成り、前記逆正規化情報は逆加重値因
子と逆多重化因子との乗算結果を前記貯蔵手段に貯蔵
し、１回の掛算で逆正規化を行うことを特徴とする多チ
ャンネルオーディオデコーダの逆正規化方法を提供する
にある。
【０００９】
【発明の実施の形態】以下、本発明を添付の図面を参照
して詳細に説明する。図１は、本発明の一実施形態によ
る逆正規化装置の概略構成図であり、図２は図１に示す
逆正規化装置のブロック図である。
して詳細に説明する。図１は、本発明の一実施形態によ
る逆正規化装置の概略構成図であり、図２は図１に示す
逆正規化装置のブロック図である。
【００１０】本発明の逆正規化装置（１１）は、逆正規
化を図るデータに掛算される逆正規化情報を貯蔵するＲ
ＯＭ（２１）と、前記逆正規化を図るデータを入力され
て貯蔵する入力メモリ（２４）と、前記入力メモリ（２
４）の出力データを適切に同期させて出力するレジスタ
（２５）と、前記ＲＯＭ（２１）に貯蔵されている１つ
以上の逆正規化情報のうち、前記入力データに対応する
１つの逆正規化情報を選択して出力する第１マルチプレ
クサ（２６）と、前記レジスタ（２５）から入力された
前記逆正規化を図るデータと、前記第１マルチプレクサ
（２６）から入力された逆正規化情報とを掛算演算して
出力する掛算器（２２）と、前記ＲＯＭ（２１）及び掛
算器（２２）の動作を制御する制御部（２３）と、前記
掛算器（２２）の出力データを貯蔵するための出力メモ
リ（２９）とを備える。
化を図るデータに掛算される逆正規化情報を貯蔵するＲ
ＯＭ（２１）と、前記逆正規化を図るデータを入力され
て貯蔵する入力メモリ（２４）と、前記入力メモリ（２
４）の出力データを適切に同期させて出力するレジスタ
（２５）と、前記ＲＯＭ（２１）に貯蔵されている１つ
以上の逆正規化情報のうち、前記入力データに対応する
１つの逆正規化情報を選択して出力する第１マルチプレ
クサ（２６）と、前記レジスタ（２５）から入力された
前記逆正規化を図るデータと、前記第１マルチプレクサ
（２６）から入力された逆正規化情報とを掛算演算して
出力する掛算器（２２）と、前記ＲＯＭ（２１）及び掛
算器（２２）の動作を制御する制御部（２３）と、前記
掛算器（２２）の出力データを貯蔵するための出力メモ
リ（２９）とを備える。
【００１１】前記掛算器（２２）は、１６ビットの符号
（signed) 数と非符号(unsigned)数との掛算を行う。前
記表１で逆正規化情報である２つの因子、即ち逆加重因
子（Ａ）と逆正規化因子（Ｂ）とを掛ける場合、１の場
合を除外すると、全部で５つの係数の組合せ、即ち１＋
√２、２＋√２、１．５＋０．５√２、３＋√２、１＋
１．５√２ができる。この組合せは最大値が４と８との
間に存在するので小数点以下を１５ビットにして非符号
数を用いる場合、定数部分に３ビットが必要なので合計
１８ビットが必要になる。また、入力端に入力される各
チャンネルの値は小数点以下の１５ビット値に符号数１
ビットを加えた１６ビットを用いる。
（signed) 数と非符号(unsigned)数との掛算を行う。前
記表１で逆正規化情報である２つの因子、即ち逆加重因
子（Ａ）と逆正規化因子（Ｂ）とを掛ける場合、１の場
合を除外すると、全部で５つの係数の組合せ、即ち１＋
√２、２＋√２、１．５＋０．５√２、３＋√２、１＋
１．５√２ができる。この組合せは最大値が４と８との
間に存在するので小数点以下を１５ビットにして非符号
数を用いる場合、定数部分に３ビットが必要なので合計
１８ビットが必要になる。また、入力端に入力される各
チャンネルの値は小数点以下の１５ビット値に符号数１
ビットを加えた１６ビットを用いる。
【００１２】一般に逆正規化された信号は−１から１ま
での範囲を越えないため、ここでは少数点以上では１ビ
ットだけを取って結果を得ることができる。さらに、出
力で合計１６ビットを要求するため、全体的に少数点以
上の１ビットと少数点以下の１５ビットとを出力に取る
ことになる。
での範囲を越えないため、ここでは少数点以上では１ビ
ットだけを取って結果を得ることができる。さらに、出
力で合計１６ビットを要求するため、全体的に少数点以
上の１ビットと少数点以下の１５ビットとを出力に取る
ことになる。
【００１３】前記制御部（２３）はメモリアドレスを定
めるアドレスデコーディング制御ロジックと、前記入力
メモリ（２４）からデータの入力を定める入力制御ロジ
ックと、逆正規化した結果値を前記出力メモリ（２９）
に貯蔵する出力制御ロジックと、ディマトリックシング
過程を定めるディマトリックシング制御ロジックと、入
力データに掛算される因子の値を定める因子制御ロジッ
クと、出力値を定める出力決定制御ロジックとで構成さ
れる。
めるアドレスデコーディング制御ロジックと、前記入力
メモリ（２４）からデータの入力を定める入力制御ロジ
ックと、逆正規化した結果値を前記出力メモリ（２９）
に貯蔵する出力制御ロジックと、ディマトリックシング
過程を定めるディマトリックシング制御ロジックと、入
力データに掛算される因子の値を定める因子制御ロジッ
クと、出力値を定める出力決定制御ロジックとで構成さ
れる。
【００１４】アドレスデコーディングで逆正規化は３２
個のサブバンドを単位に動作することになっており（５
ビット）、相違する２つのデコーディング装置が１つの
メモリを共有する際の２つの装置間のメモリ共有による
ビジー（busy) を防ぐためそれぞれ２つのメモリ領域
（２個のページ）が用いられ（１ビット）、５つのチャ
ンネルと１つの制御ワードのためこのようなメモリが６
つ用いられる（３ビット）。従って、このような条件を
満足するアドレスをデコーディングするため合計９ビッ
トのアドレス制御部が用いられる。
個のサブバンドを単位に動作することになっており（５
ビット）、相違する２つのデコーディング装置が１つの
メモリを共有する際の２つの装置間のメモリ共有による
ビジー（busy) を防ぐためそれぞれ２つのメモリ領域
（２個のページ）が用いられ（１ビット）、５つのチャ
ンネルと１つの制御ワードのためこのようなメモリが６
つ用いられる（３ビット）。従って、このような条件を
満足するアドレスをデコーディングするため合計９ビッ
トのアドレス制御部が用いられる。
【００１５】アドレスが入力か出力かを区分するため、
入力イネーブル信号（in enable)と出力イネーブル信
号(out enable) とが用いられている。１つではない２
つの信号が用いられる理由は、メモリが用いられない場
合に２つのメモリ、即ち入力メモリ（２４）及び出力メ
モリ（２９）が全てディスエーブルされることにより不
要な電力消費を防止するからである。
入力イネーブル信号（in enable)と出力イネーブル信
号(out enable) とが用いられている。１つではない２
つの信号が用いられる理由は、メモリが用いられない場
合に２つのメモリ、即ち入力メモリ（２４）及び出力メ
モリ（２９）が全てディスエーブルされることにより不
要な電力消費を防止するからである。
【００１６】入力イネーブル信号がハイの場合、入力メ
モリ（２４）からデータが出力されることになるが、こ
のデータはロード信号とクロックによりラッチされ、出
力イネーブル信号がハイの場合はその出力が出力メモリ
（２９）に貯蔵される。
モリ（２４）からデータが出力されることになるが、こ
のデータはロード信号とクロックによりラッチされ、出
力イネーブル信号がハイの場合はその出力が出力メモリ
（２９）に貯蔵される。
【００１７】外部からのマスターイン (master in)信
号がハイとなれば３２個のサブバンドに対する逆正規化
過程が行われる。この際、逆正規化する順序は各サブバ
ンド順に行われる。即ち、１つのサブバンドに対し、先
ずディマトリックシング過程が判別された後、Ｌｗ，Ｒ
ｗ，Ｃｗ，ＬＳｗ，ＲＳｗの順に逆正規化が行われ、再
び次のサブバンドに対し前記過程が行われる。また、３
２個のサブバンドに対し逆正規化が全て終了すれば、次
のマスターイン信号が入力されるまで逆正規化装置は初
期状態に維持される。再び、マスターイン信号が入力さ
れれば、前段階と異なるメモリページに対し前記と同一
過程が行われる。
号がハイとなれば３２個のサブバンドに対する逆正規化
過程が行われる。この際、逆正規化する順序は各サブバ
ンド順に行われる。即ち、１つのサブバンドに対し、先
ずディマトリックシング過程が判別された後、Ｌｗ，Ｒ
ｗ，Ｃｗ，ＬＳｗ，ＲＳｗの順に逆正規化が行われ、再
び次のサブバンドに対し前記過程が行われる。また、３
２個のサブバンドに対し逆正規化が全て終了すれば、次
のマスターイン信号が入力されるまで逆正規化装置は初
期状態に維持される。再び、マスターイン信号が入力さ
れれば、前段階と異なるメモリページに対し前記と同一
過程が行われる。
【００１８】ディマトリックス過程を決定するため、ア
ドレスデコーディング部で３ビットのアドレスは制御ワ
ードとなってチャンネルのメモリをアドレッシングする
が、“０００”の場合には接続ワードを指すことにな
る。即ち、この際、メモリから入力されるデータはディ
マトリックシング過程に対する情報を有する。この情報
は制御部（２３）内のディマトリックス過程信号にラッ
チされ、１つのサブバンドに対し一定に維持され、それ
ぞれのチャンネルに対する逆正規化が行われながら引き
続きこの値が参照される。尚、与えられたディマトリッ
クス過程に対し各チャンネルに合う逆正規化情報（xin)
が表１に与えられた値に定められる。
ドレスデコーディング部で３ビットのアドレスは制御ワ
ードとなってチャンネルのメモリをアドレッシングする
が、“０００”の場合には接続ワードを指すことにな
る。即ち、この際、メモリから入力されるデータはディ
マトリックシング過程に対する情報を有する。この情報
は制御部（２３）内のディマトリックス過程信号にラッ
チされ、１つのサブバンドに対し一定に維持され、それ
ぞれのチャンネルに対する逆正規化が行われながら引き
続きこの値が参照される。尚、与えられたディマトリッ
クス過程に対し各チャンネルに合う逆正規化情報（xin)
が表１に与えられた値に定められる。
【００１９】表１に示すように、２つの因子を掛けた値
は全部で５つであるが、ここでは５つの値が全て用いら
れず、４つの値が用いられる。１．５＋０．５√２及び
３＋√２は２進数に表現される場合、１ビットシフト関
係にあることが分かる。そのため、本発明の逆正規化装
置ではｘ０（１＋√２）、ｘ１（２＋√２）、ｘ２（３
＋√２）、ｘ３（１＋１．５√２）の４つのデータのみ
が掛算器（２２）の入力に用いられ、１．５＋０．５√
２を入力に用いなければならない場合には、代わりに３
＋√２を入力に用い、掛算器（２２）から出力された掛
算の結果、１ビットシフトされ逆正規化された値が用い
られる。
は全部で５つであるが、ここでは５つの値が全て用いら
れず、４つの値が用いられる。１．５＋０．５√２及び
３＋√２は２進数に表現される場合、１ビットシフト関
係にあることが分かる。そのため、本発明の逆正規化装
置ではｘ０（１＋√２）、ｘ１（２＋√２）、ｘ２（３
＋√２）、ｘ３（１＋１．５√２）の４つのデータのみ
が掛算器（２２）の入力に用いられ、１．５＋０．５√
２を入力に用いなければならない場合には、代わりに３
＋√２を入力に用い、掛算器（２２）から出力された掛
算の結果、１ビットシフトされ逆正規化された値が用い
られる。
【００２０】逆正規化情報（xin)を選択する制御信号は
２ビット sel xinを用いている。ディマトリックス過
程信号が“００”、又は“１０”の場合、ＬｗとＲｗに
対しては sel xin＝“００”（ｘ０）を、ＣｗとＬＳ
ｗ、ＲＳｗに対しては sel xin＝“０１”（ｘ１）に
デコーディングされる。ディマトリックス過程信号が
“０１”の場合、Ｌｗ、Ｒｗ、ＬＳｗ、ＲＳｗに対して
は sel xin＝“１０”（ｘ２）が、Ｃｗに対しては se
l xin＝“１１”（ｘ３）がデコーディングされる。デ
ィマトリックス過程信号が“１１”の場合には逆正規化
情報（xin)の値が‘１’のため、掛算が行われず入力値
が直ちに出力端に伝送される。
２ビット sel xinを用いている。ディマトリックス過
程信号が“００”、又は“１０”の場合、ＬｗとＲｗに
対しては sel xin＝“００”（ｘ０）を、ＣｗとＬＳ
ｗ、ＲＳｗに対しては sel xin＝“０１”（ｘ１）に
デコーディングされる。ディマトリックス過程信号が
“０１”の場合、Ｌｗ、Ｒｗ、ＬＳｗ、ＲＳｗに対して
は sel xin＝“１０”（ｘ２）が、Ｃｗに対しては se
l xin＝“１１”（ｘ３）がデコーディングされる。デ
ィマトリックス過程信号が“１１”の場合には逆正規化
情報（xin)の値が‘１’のため、掛算が行われず入力値
が直ちに出力端に伝送される。
【００２１】掛算器（２２）の全ての入力データが準備
されると、与えられた入力データ(ain) と選択された逆
正規化情報（xin)とを掛算して結果値（ｐ）を得る。こ
の際、掛算の開始を知らせる信号とするため制御部（２
３）は掛算器（２２）に開始信号パルスを１クロック周
期の間ハイに維持させる。すると、掛算器（２２）は入
力データ(ain) と逆正規化情報（xin)とを内部にラッチ
して掛算を行い、掛算が終了すると準備信号をハイにし
て制御部に掛算が終了したことを知らせる。
されると、与えられた入力データ(ain) と選択された逆
正規化情報（xin)とを掛算して結果値（ｐ）を得る。こ
の際、掛算の開始を知らせる信号とするため制御部（２
３）は掛算器（２２）に開始信号パルスを１クロック周
期の間ハイに維持させる。すると、掛算器（２２）は入
力データ(ain) と逆正規化情報（xin)とを内部にラッチ
して掛算を行い、掛算が終了すると準備信号をハイにし
て制御部に掛算が終了したことを知らせる。
【００２２】掛算器（２２）から出力される出力値
（ｐ）は少数点以下の３０ビットと少数点以上の４ビッ
トとで示される。しかし、一般に逆正規化した値は−１
から１までの範囲を越えず、さらに所望の出力ビット数
が１６ビットであるため、ｐから少数点以上の値に１ビ
ットのみを取り、少数点以下の値で特別な加重値がない
場合、３１番目のビットから１６番目のビットまでを取
れば良い。
（ｐ）は少数点以下の３０ビットと少数点以上の４ビッ
トとで示される。しかし、一般に逆正規化した値は−１
から１までの範囲を越えず、さらに所望の出力ビット数
が１６ビットであるため、ｐから少数点以上の値に１ビ
ットのみを取り、少数点以下の値で特別な加重値がない
場合、３１番目のビットから１６番目のビットまでを取
れば良い。
【００２３】しかし、ディマトリックス過程信号が“０
１”でありチャンネルがＬｗ、Ｒｗの場合に、入力され
る掛算器（２２）の値が元来の値の２倍となる値なの
で、この際の出力値は再び１／２倍しなければならな
い。それで、この場合には出力値（ｐ）の３２番目のビ
ットから１７番目ビットまでを出力として選択すること
になる。前者の場合 sel shift＝“０”、後者の場合
sel shift＝“１”にセッティングされて出力(pout)が
定まる。
１”でありチャンネルがＬｗ、Ｒｗの場合に、入力され
る掛算器（２２）の値が元来の値の２倍となる値なの
で、この際の出力値は再び１／２倍しなければならな
い。それで、この場合には出力値（ｐ）の３２番目のビ
ットから１７番目ビットまでを出力として選択すること
になる。前者の場合 sel shift＝“０”、後者の場合
sel shift＝“１”にセッティングされて出力(pout)が
定まる。
【００２４】ディマトリックス過程信号が“１１”の場
合には入力されたデータが出力部に直ちに出力されるこ
とになる。その他の場合には pout が出力部に出力され
ることになる。これを定めるための信号が用いられる
が、ディマトリックス過程信号が“１１”の場合には s
el out＝‘０’にして入力データが出力部に出力され
ることになり、その他の場合には sel out＝“１”に
してPoutが出力部に出力さることになる。
合には入力されたデータが出力部に直ちに出力されるこ
とになる。その他の場合には pout が出力部に出力され
ることになる。これを定めるための信号が用いられる
が、ディマトリックス過程信号が“１１”の場合には s
el out＝‘０’にして入力データが出力部に出力され
ることになり、その他の場合には sel out＝“１”に
してPoutが出力部に出力さることになる。
【００２５】
【発明の効果】本発明によれば、１回の掛算演算で逆正
規化を行うことができるため、操作過程が簡単であり、
時間を短縮することができる効果を有する。
規化を行うことができるため、操作過程が簡単であり、
時間を短縮することができる効果を有する。
【図１】図１は、本発明の一実施形態による多チャンネ
ルオーディオデコーダの逆正規化装置の概略構成図であ
る。
ルオーディオデコーダの逆正規化装置の概略構成図であ
る。
【図２】図２は、図１に示した逆正規化装置のブロック
図である。
図である。
11 逆正規化装置 21 ＲＯＭ 22 掛算器 23 制御部 24 入力メモリ 25 レジスタ 26，27，28 マルチプレクサ(MUX) 29 出力メモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/50
Claims (5)
- 【請求項１】 逆正規化を図るデータに掛け合わされる
逆正規化情報を貯蔵している貯蔵手段と、 前記逆正規化を図るデータを入力され貯蔵する入力メモ
リと、 前記入力メモリの出力データに同期して、前記掛算器に
出力するレジスタと、 前記入力メモリーと前記貯蔵手段とに接続され、前記逆
正規化を図るデータと逆正規化情報とを入力され、これ
を掛算演算して出力する掛算器と、 前記貯蔵手段及び掛算器の動作を制御する制御部と、 前記貯蔵手段に貯蔵されている１つ以上の逆正規化情報
のうち、前記入力データに対応する１つの逆正規化情報
を選択して前記掛算器で出力する第１マルチプレクサ
と、 前記掛算器の出力データを貯蔵するための出力メモリと
を備えるものにおいて、 １＋√２、２＋√２、３＋√２、１＋１、５√２の４つ
のデータのみを掛算器の入力に用い、１．５＋０．５√
２を入力に用いるべき場合には、代りに３＋√２を掛算
器の入力に用い、順次掛算器から出た掛算の結果を１ビ
ットシフトし、逆正規化された値に用いるようにする制
御ロジック部をさらに備えることを特徴とする多チャン
ネルオーディオデコーダの逆正規化装置。 - 【請求項２】 前記逆正規化情報は逆加重値因子と逆多
重化因子との乗算結果を前記貯蔵手段に貯蔵し、１回の
掛算で逆正規化を行うことを特徴とする請求項１記載の
多チャンネルオーディオデコーダの逆正規化装置。 - 【請求項３】 相違する２つのデコーディング装置が１
つのメモリを共有するために発生するビジーを防ぐた
め、それぞれ２つのメモリ領域を用いるアドレスデコー
ディング制御ロジック部と、電力消耗を低減するためそ
れぞれの入出力アドレスポートとをさらに備えることを
特徴とする請求項１記載の多チャンネルオーディオデコ
ーダの逆正規化装置。 - 【請求項４】 逆正規化を図るデータに掛算される逆正
規化情報を貯蔵するＲＯＭ（２１）と、前記逆正規化を
図るデータを入力されて貯蔵する入力メモリ（２４）
と、前記入力メモリ（２４）の出力データを適切に同期
させて出力するレジスタ（２５）と、前記ＲＯＭ（２
１）に貯蔵されている１つ以上の逆正規化情報のうち、
前記入力データに対応する１つの逆正規化情報を選択し
て出力する第１マルチプレクサ（２６）と、前記レジス
タ（２５）から入力された前記逆正規化を図るデータ
と、前記第１マルチプレクサ（２６）から入力された逆
正規化情報とを掛算演算して出力する掛算器（２２）
と、前記ＲＯＭ（２１）及び掛算器（２２）の動作を制
御する制御部（２３）と、前記掛算器（２２）の出力デ
ータを貯蔵するための出力メモリ（２９）とを備えるこ
とを特徴とする多チャンネルオーディオデコーダの逆正
規化装置。 - 【請求項５】 逆正規化を図るデータをメモリに入力す
る段階と、 逆正規化を図るデータに掛けられる逆正規化情報を貯蔵
する段階と、 前記逆正規化を図るデータと、逆正規化情報とを掛算器
で掛算演算する段階と、 前記貯蔵段階と掛算段階とを制御する段階と、 前記貯蔵段階で貯蔵された１つ以上の逆正規化情報のう
ち、前記入力データに対応する１つの逆正規化情報を選
択して掛算して出力する段階とより成り、 前記逆正規化情報は逆加重値因子と逆多重化因子との乗
算結果を前記貯蔵手段に貯蔵し、１回の掛算で逆正規化
を行うことを特徴とする多チャンネルオーディオデコー
ダの逆正規化方法。
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|---|---|---|---|
| KR95-24568 | 1995-08-09 | ||
| KR1019950024568A KR0175732B1 (ko) | 1995-08-09 | 1995-08-09 | 다채널 오디오 디코더의 역정규화장치 및 그의 역정규화방법 |
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| KR (1) | KR0175732B1 (ja) |
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-
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