JP3014029B2 - 半導体素子の実装方法 - Google Patents
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Description
【0001】
【産業上の利用分野】本発明は半導体素子の実装方法に
関する。
関する。
【0002】
【従来技術】従来、多層配線基板に凹部を設けた技術と
しては、次のようなものがある。 (1)実装部品の電極と基板の導体パターンとの接続を
最短にするため、該電極と導体パターンとを同一となる
ように凹部を設けた混成集積回路部品の実装構造が特開
昭64−57653に記載されている。 (2)厚膜基板に凹部を設け、その中にチップを実装す
る混成集積回路の多層厚膜基板が特開平1−25844
6に記載されている。 (3)フラックスなどによる半導体素子の汚染や劣化を
防止するために凹部を設け、封止部材により密閉した混
成集積回路装置が特開平4−359462に記載されて
いる。 (4)高密度化・小型化のために凹部に半導体素子を多
層配線基板の中に実装し、さらにその上にパッケージン
グされた半導体素子を実装するマルチチップモジュール
が特開平7−30059などに記載されている。
しては、次のようなものがある。 (1)実装部品の電極と基板の導体パターンとの接続を
最短にするため、該電極と導体パターンとを同一となる
ように凹部を設けた混成集積回路部品の実装構造が特開
昭64−57653に記載されている。 (2)厚膜基板に凹部を設け、その中にチップを実装す
る混成集積回路の多層厚膜基板が特開平1−25844
6に記載されている。 (3)フラックスなどによる半導体素子の汚染や劣化を
防止するために凹部を設け、封止部材により密閉した混
成集積回路装置が特開平4−359462に記載されて
いる。 (4)高密度化・小型化のために凹部に半導体素子を多
層配線基板の中に実装し、さらにその上にパッケージン
グされた半導体素子を実装するマルチチップモジュール
が特開平7−30059などに記載されている。
【0003】特に特開平7−30059に記載の従来技
術は基板の面積がパッケージングされた半導体素子に代
表される表面実装部品の面積と個数で決定されるため、
高集積化・小型化のために基板に凹部を設け、ベアチッ
プの半導体素子を埋め込む実装構造の提案であるが、具
体的な製造方法や薄型化のための工夫については記載さ
れていない。
術は基板の面積がパッケージングされた半導体素子に代
表される表面実装部品の面積と個数で決定されるため、
高集積化・小型化のために基板に凹部を設け、ベアチッ
プの半導体素子を埋め込む実装構造の提案であるが、具
体的な製造方法や薄型化のための工夫については記載さ
れていない。
【0004】
【発明が解決しようとする課題】しかしながら、これら
の従来技術には次のような問題点が存在する。 (1)製品の薄型化に関する問題点 従来の技術においては、実装面積を削減するために凹部
を設け、その中へベアチップの半導体素子を多層配線基
盤の中へ実装するものであり、実際にこれらを実現する
ためには、凹部を封止するための絶縁性樹脂が基板面よ
り上にはみ出してはならない。そのためには基板の凹部
を深く設ける必要があり、基板の薄型化が困難であっ
た。 (2)凹部の大きさに関する問題点 封止した凹部をまたぐようにパッケージされた半導体素
子を実装するには凹部の面積の削減が必須であった。
の従来技術には次のような問題点が存在する。 (1)製品の薄型化に関する問題点 従来の技術においては、実装面積を削減するために凹部
を設け、その中へベアチップの半導体素子を多層配線基
盤の中へ実装するものであり、実際にこれらを実現する
ためには、凹部を封止するための絶縁性樹脂が基板面よ
り上にはみ出してはならない。そのためには基板の凹部
を深く設ける必要があり、基板の薄型化が困難であっ
た。 (2)凹部の大きさに関する問題点 封止した凹部をまたぐようにパッケージされた半導体素
子を実装するには凹部の面積の削減が必須であった。
【0005】本発明は上述の問題点にかんがみてなされ
たもので、高集積化された薄型・軽量のマルチチップモ
ジュールおよびこれを製作するための半導体素子の実装
方法を提供することを目的とする。
たもので、高集積化された薄型・軽量のマルチチップモ
ジュールおよびこれを製作するための半導体素子の実装
方法を提供することを目的とする。
【0006】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体素子の実装方法は、多層配線基板に
設けた凹部または穴部の面積を削減するために前記凹部
または穴部を二段構成にしてなる多層配線基板にベアチ
ップの半導体素子を実装し、封止する半導体素子の実装
方法において、多層配線基板とベアチップとの間を、可
能な限りの短距離・低ループワイヤボンディングを行う
工程と、開口率が高くメッシュ厚の薄いスクリーン印刷
を行うことにより、絶縁性樹脂が前記基板の表面からは
み出さないように封止する工程とを含むことを特徴とす
る。
め、本発明の半導体素子の実装方法は、多層配線基板に
設けた凹部または穴部の面積を削減するために前記凹部
または穴部を二段構成にしてなる多層配線基板にベアチ
ップの半導体素子を実装し、封止する半導体素子の実装
方法において、多層配線基板とベアチップとの間を、可
能な限りの短距離・低ループワイヤボンディングを行う
工程と、開口率が高くメッシュ厚の薄いスクリーン印刷
を行うことにより、絶縁性樹脂が前記基板の表面からは
み出さないように封止する工程とを含むことを特徴とす
る。
【0007】
【作用】絶縁性樹脂の封止工程において開口率が高くメ
ッシュ厚の薄いスクリーン印刷を行うことにより、基板
面から凹部を封止する絶縁性樹脂がはみ出さないのでマ
ルチチップモジュールは薄型になる。凹部を二段構成に
して可能な限りの短距離・低ループワイヤボンディング
を行うことによりマルチチップモジュールの凹部面積が
削減されて小型となり、且つ性能が向上する。
ッシュ厚の薄いスクリーン印刷を行うことにより、基板
面から凹部を封止する絶縁性樹脂がはみ出さないのでマ
ルチチップモジュールは薄型になる。凹部を二段構成に
して可能な限りの短距離・低ループワイヤボンディング
を行うことによりマルチチップモジュールの凹部面積が
削減されて小型となり、且つ性能が向上する。
【0008】
【実施例】以下本発明を図面に基づいて説明する。
【0009】 図1は本発明の第1実施例の概略構成を説
明する縦断面図である。図1において、パッケージング
された半導体素子1が多層配線基板3の上面から上方に
離れた工程途中の状態で示されている。
明する縦断面図である。図1において、パッケージング
された半導体素子1が多層配線基板3の上面から上方に
離れた工程途中の状態で示されている。
【0010】 多層配線基板3には二段構成の凹部8が複
数個形成されている。この二段構成の凹部8はベアチッ
プの半導体素子2を接着剤7で固定するための下層と、
ベアチップの半導体素子2上の電極と接続される多層配
線基板3側の電極5が配線された上層とから構成されて
いる。
数個形成されている。この二段構成の凹部8はベアチッ
プの半導体素子2を接着剤7で固定するための下層と、
ベアチップの半導体素子2上の電極と接続される多層配
線基板3側の電極5が配線された上層とから構成されて
いる。
【0011】 ベアチップの半導体素子2上の電極と接続
される多層配線基板3上の電極5は無電解金めっき処理
が施されている。これは、電解金めっき処理が施されて
いると凹部8の側面から電極5が露出するので、この露
出した電極5とベアチップの半導体素子2の側面が接触
し、短絡してしまう危険が生ずるからである。また、短
絡防止のためベアチップの半導体素子2と凹部8の側面
との距離を十分に取ると、凹部8の面積が増えてしまう
結果となる。
される多層配線基板3上の電極5は無電解金めっき処理
が施されている。これは、電解金めっき処理が施されて
いると凹部8の側面から電極5が露出するので、この露
出した電極5とベアチップの半導体素子2の側面が接触
し、短絡してしまう危険が生ずるからである。また、短
絡防止のためベアチップの半導体素子2と凹部8の側面
との距離を十分に取ると、凹部8の面積が増えてしまう
結果となる。
【0012】 本発明による半導体素子の実装方法の工程
は、まず凹部8の下層にベアチップの半導体素子2をマ
ウントし、ベアチップの半導体素子2の電極と上層にあ
る多層配線基板3上の電極5とを、金、銅またはアルミ
製のワイヤ6によるワイヤボンディングにより接続され
ている。
は、まず凹部8の下層にベアチップの半導体素子2をマ
ウントし、ベアチップの半導体素子2の電極と上層にあ
る多層配線基板3上の電極5とを、金、銅またはアルミ
製のワイヤ6によるワイヤボンディングにより接続され
ている。
【0013】 凹部8のベアチップの半導体素子2を実装
後に絶縁性樹脂4にて封止する。例えば、取り付け高さ
が1.27mmに抑えられたTSOPやTQFPパッケ
ージにおいては、パッケージングされた半導体素子1の
底部から多層配線基板3面までの距離が0.05±0.
05mmの範囲(すなわち、0〜0.1mm)と規定さ
れているため、0に近い場合に多層配線基板3面に接触
する可能性が十分にある。
後に絶縁性樹脂4にて封止する。例えば、取り付け高さ
が1.27mmに抑えられたTSOPやTQFPパッケ
ージにおいては、パッケージングされた半導体素子1の
底部から多層配線基板3面までの距離が0.05±0.
05mmの範囲(すなわち、0〜0.1mm)と規定さ
れているため、0に近い場合に多層配線基板3面に接触
する可能性が十分にある。
【0014】 凹部8を封止した絶縁性樹脂4が多層配線
基板3面からはみ出すとパッケージングされた半導体素
子1の底部に接触し、リードが多層配線基板3のランド
から浮くために半田付け不良を起こしてしまう。そこで
少量の絶縁性樹脂4の定量供給のために、本発明ではス
クリーン印刷技術を用いる。絶縁性樹脂4の吐出性を良
くするために開口率を高くしたスクリーンメッシュを使
用する。また、50μm以下の封止高さを実現するため
には極力メッシュ厚の薄いスクリーンを用いる。
基板3面からはみ出すとパッケージングされた半導体素
子1の底部に接触し、リードが多層配線基板3のランド
から浮くために半田付け不良を起こしてしまう。そこで
少量の絶縁性樹脂4の定量供給のために、本発明ではス
クリーン印刷技術を用いる。絶縁性樹脂4の吐出性を良
くするために開口率を高くしたスクリーンメッシュを使
用する。また、50μm以下の封止高さを実現するため
には極力メッシュ厚の薄いスクリーンを用いる。
【0015】 多層配線基板3を有効活用するために、さ
らにこの上をまたぐようにして、パッケージングされた
半導体素子1のような大型部品を実装する。前記したよ
うに、凹部8をまたぐためには凹部8の面積が小さいこ
とが望ましい。凹部8の面積はベアチップの半導体素子
2の面積以下にはならないので、いかにして短距離・低
ループボンディングを実現するかが重要である。本発明
では多層配線基板3の電極5が形成される層をベアチッ
プの半導体素子2の電極面よりも10μm程度高く設定
し、より接続長を短くしている。
らにこの上をまたぐようにして、パッケージングされた
半導体素子1のような大型部品を実装する。前記したよ
うに、凹部8をまたぐためには凹部8の面積が小さいこ
とが望ましい。凹部8の面積はベアチップの半導体素子
2の面積以下にはならないので、いかにして短距離・低
ループボンディングを実現するかが重要である。本発明
では多層配線基板3の電極5が形成される層をベアチッ
プの半導体素子2の電極面よりも10μm程度高く設定
し、より接続長を短くしている。
【0016】 図3は本発明の第3実施例の概略構成を説
明する縦断面図である。
明する縦断面図である。
【0017】 図3に示すように、現在のボンディング技
術ではベアチップの半導体素子2の電極面を高くしたほ
うが低ループボンディングを実現することができる。こ
の点以外は第1実施例の説明と同一である。
術ではベアチップの半導体素子2の電極面を高くしたほ
うが低ループボンディングを実現することができる。こ
の点以外は第1実施例の説明と同一である。
【0018】 図2は本発明の第2実施例の概略構成を説
明する縦断面図である。
明する縦断面図である。
【0019】 この第2実施例において、多層配線基板3
が薄いため第1実施例や第3実施例のような二段構成の
凹部を形成することが困難な場合、凹部の代わりに貫通
した穴部9を形成したものである。穴部9とした場合に
はベアチップの半導体素子2をワイヤボンディングする
際に固定する方法として接着剤7の代わりにベアチップ
の半導体素子2の下面より真空吸着を行う。穴部9以外
は第1実施例の説明と同一である。
が薄いため第1実施例や第3実施例のような二段構成の
凹部を形成することが困難な場合、凹部の代わりに貫通
した穴部9を形成したものである。穴部9とした場合に
はベアチップの半導体素子2をワイヤボンディングする
際に固定する方法として接着剤7の代わりにベアチップ
の半導体素子2の下面より真空吸着を行う。穴部9以外
は第1実施例の説明と同一である。
【0020】
【発明の効果】以上説明したように、本発明によれば多
層配線基板に二段構成の凹部を設け、ベアチップの半導
体素子上の電極と接続される多層配線基板上の電極は無
電解金めっき処理が施され、可能な限り短距離・低ルー
プワイヤボンディングを行うようにし、絶縁性樹脂の封
止工程において開口率が高くメッシュ厚の薄いスクリー
ン印刷を行うようにしたので、凹部の深さがチップの厚
さ+200μm程度、大きさがチップ寸法+4mm程度
と、表面実装部品の中でも占有率の大きいパッケージン
グされた半導体素子を、ベアチップの半導体素子として
多層基板の中へと実装するために必要な寸法を限定する
ことができ、多層配線基板の小型化・薄型化を達成する
ことができる。
層配線基板に二段構成の凹部を設け、ベアチップの半導
体素子上の電極と接続される多層配線基板上の電極は無
電解金めっき処理が施され、可能な限り短距離・低ルー
プワイヤボンディングを行うようにし、絶縁性樹脂の封
止工程において開口率が高くメッシュ厚の薄いスクリー
ン印刷を行うようにしたので、凹部の深さがチップの厚
さ+200μm程度、大きさがチップ寸法+4mm程度
と、表面実装部品の中でも占有率の大きいパッケージン
グされた半導体素子を、ベアチップの半導体素子として
多層基板の中へと実装するために必要な寸法を限定する
ことができ、多層配線基板の小型化・薄型化を達成する
ことができる。
【図1】本発明の第1実施例の概略構成を説明する縦断
面図である。
面図である。
【図2】本発明の第2実施例の概略構成を説明する縦断
面図である。
面図である。
【図3】本発明の第3実施例の概略構成を説明する縦断
面図である。
面図である。
1 パッケージングされた半導体素子
フロントページの続き (72)発明者 國府田 恒充 東京都港区芝五丁目7番1号 日本電気 株式会社内 (56)参考文献 特開 昭54−12270(JP,A) 特開 平6−291246(JP,A)
Claims (1)
- 【請求項1】 多層配線基板に設けた凹部または穴部の
面積を削減するために前記凹部または穴部を二段構成に
してなる多層配線基板にベアチップの半導体素子を実装
し、封止する半導体素子の実装方法において、 多層配線基板とベアチップとの間を、可能な限りの短距
離・低ループワイヤボンディングを行う工程と、 開口率が高くメッシュ厚の薄いスクリーン印刷を行うこ
とにより、絶縁性樹脂が前記基板の表面からはみ出さな
いように封止する工程とを含むことを特徴とする半導体
素子の実装方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7150467A JP3014029B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体素子の実装方法 |
US08/663,941 US5801438A (en) | 1995-06-16 | 1996-06-14 | Semiconductor device mounting and multi-chip module |
AU55995/96A AU714028B2 (en) | 1995-06-16 | 1996-06-14 | Semiconductor device mounting method and multi-chip module produced by the same |
GB9924164A GB2339337B (en) | 1995-06-16 | 1996-06-17 | Semiconductor device mounting method and multi-chip module produced by the same |
GB9612613A GB2302451B (en) | 1995-06-16 | 1996-06-17 | Semiconductor device mounting method and multi-chip module produced by the same |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7150467A JP3014029B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体素子の実装方法 |
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---|---|
JPH098213A JPH098213A (ja) | 1997-01-10 |
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Family
ID=15497560
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---|---|---|---|
JP7150467A Expired - Fee Related JP3014029B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体素子の実装方法 |
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FR2772516B1 (fr) * | 1997-12-12 | 2003-07-04 | Ela Medical Sa | Circuit electronique, notamment pour un dispositif medical implantable actif tel qu'un stimulateur ou defibrillateur cardiaque, et son procede de realisation |
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DE102007020475A1 (de) | 2007-04-27 | 2008-11-06 | Häusermann GmbH | Verfahren zur Herstellung einer Leiterplatte mit einer Kavität für die Integration von Bauteilen und Leiterplatte und Anwendung |
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KR101849223B1 (ko) * | 2012-01-17 | 2018-04-17 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
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US9545008B1 (en) | 2016-03-24 | 2017-01-10 | Avx Corporation | Solid electrolytic capacitor for embedding into a circuit board |
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- 1995-06-16 JP JP7150467A patent/JP3014029B2/ja not_active Expired - Fee Related
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GB9612613D0 (en) | 1996-08-21 |
GB2302451A (en) | 1997-01-15 |
JPH098213A (ja) | 1997-01-10 |
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