JPH02183565A

JPH02183565A - 半導体装置

Info

Publication number: JPH02183565A
Application number: JP1003530A
Authority: JP
Inventors: Kazuhiro Komori; 小森　和宏; Norio Suzuki; 範夫鈴木; Atsuyoshi Koike; 淳義小池; Satoshi Meguro; 目黒　怜
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-01-10
Filing date: 1989-01-10
Publication date: 1990-07-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置に関し、例えば相補形ＭＩ　Ｓ　
（ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍ　Ｔ　Ｓ　、以下Ｃ
ＭＩＳという）デバイスや、高抵抗ポリシリコンを負荷
としたメモリセル構造を有するスタティックＲＡ　Ｍ　
（Ｓｔａ仁ｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍ
ｏｒｙ、以下ＳＲＡＭという）に適用して有効な技術に
関するものである。

〔従来の技術〕

同一半導体基板上にｎチャネルＭＩＳ−ＦＥＴとｐチャ
ネルＭＩＳ・ＦＥＴとからなる集積回路を形成したＣ　
Ｍ　Ｉ　Ｓデバイスは、過１度電流以外の直流電流を消
費しないという利点を有することから、近年、ＭｒＳデ
バイスにおいてその重要性が高まっている。

上記ＣＭＩＳのゲート電極材料には、従来、しきい値電
圧（Ｖｔ−の制御性やプロセスの簡易化の観点から、ｎ
チャネルＭＩＳ−ＦＥＴＳｐチャネルＭＩＳ−ＦＥＴ共
にリン（Ｐ）などのｎ形不純物をドープしたｎ形ポリシ
リコンが用いられている。また、近年、ポリシリコンの
抵抗による配線遅延の改善を目的として、上記ｎ形ポリ
シリコン上に高融点金属のンリサイドを積層した、いわ
ゆるポリサイドゲート構造が採用されている。

ｎチャネルＭＩＳ−ＦＥＴおよびｐチャネルＭＩｓ−Ｆ
ＥＴのゲート電極をいずれもｎ形ポリシリコンで形成し
た上記ＣＭＩＳデバイスでは、通常ｎチャネルＭＩＳ−
ＦＥＴ側は、基板表面にｐ形のチャネルドープ層を形成
した表面チャネル形のＭＩＳ構造が採用され、ｐチャネ
ルＭＩＳ−ＦＥＴ側は、そのしきい値電圧をｎチャネル
ＭＩＳのしきい値電圧と合わせるため、基板表面のｎウ
ェル領域内にｐ形のチャネルドープ層を形成した埋込み
チャネル形のＭｆＳ構造が採用されている。

なお、上記ＣＭＩＳデバイス構造については、例えば日
経マグロウヒル社発行、「日経エレクトロニクス・１９
８６．３．１０　　（！Ｊｏ、３９０）Ｊ　Ｐ１９９〜
Ｐ２１７に記載がある。

ところが、埋込みチャネル形のＭｒＳ構造は、表面チャ
ネル形のＭＩＳ構造と比較すると、基板表面付近で空乏
層が伸び易いため、短チヤネル効果が顕著となり、デバ
イスの微細化にとって不利となる。そのため、近年、ｎ
チャネルＭＩＳ・ＦＥＴ側のゲート電極をｎ形ポリシリ
コンで、また、ｐチャネルＭＴＳ−ＦＥＴ側のゲート電
極をｐ形ポリシリコンでそれぞれ形成することによって
、ｎチャネルＭＩＳ−ＦＥＴｌｌ！：ｐチャネ／ｌ／Ｍ
ＩＳ・ＦＥＴとを共に表面チャネル形のＭＩＳ構造とす
るＣＭＩＳデバイスが提案されている。

〔発明が解決しようとする課題〕

しかしながら、ｎチャネルＭ　ｆ　Ｓ−Ｆ　Ｅ　Ｔｆｆ
ｌ！Ｉのゲート電極をｎ形ポリシリコンで形成し、ｐチ
ャネルＭＩＳ−ＦＥＴ側のゲート電極をｐ形ポリシリコ
ンで形成した前記ＣＭＩＳデバイスでは、ｎチャネルＭ
ＩＳ−ＦＥＴのゲート電極とｐチャネルＭＩＳ−ＦＥＴ
のゲート電極とを同一層で連続的に一体形成し、マスク
を用いてｐ形およびｎ形の不純物を導入するため、接続
部にｐｎ接合が形成され、その結果、ゲート電極に印加
される電圧が低下し、所期のゲート特性が得られなくな
ってしまうという問題がある。

また、ｎ形およびｐ形ポリシリコンのそれぞれにンリサ
イドを積層したポリサイドゲート構造を有するＣＭＩＳ
デバイスにおいても同様の問題がある。すなわち、シリ
サイド膜は、不純物の拡散速度が大きいため、不純物を
ドープしたポリシリコン上にシリサイドを積層して熱処
理を行うと、ゲート配線の接続部近傍では、ｎ形ポリシ
リコン中の不純物とｐ形ポリシリコン中の不純物とがシ
リサイド層を介して相互拡散してしまうという問題があ
る。

その対策として、ｎチャネルＭＩＳ−ＦＥＴのゲート電
極とｐチャネルＭＩＳ−ＦＥＴのゲート電極とを独立に
形成し、アルミニウムなどの金属配線を介して上記ゲー
ト電極間を接続する方法が考えられるが、この方法は、
ゲート形成プロセスを煩雑にするため、高集積ＣＭ　ｒ
　Ｓデバイスには不向きである。

一方、ｐチャネル形高抵抗ポリシリコンを負荷としたメ
モリセル構造を有するＳＲＡＭにおいても、ｎ形ポリシ
リコンとｐ形ポリシリコンとを相互接続する要求がある
。すなわち、一対の抵抗と一対の駆動用ＭＩＳ−ＦＥＴ
とでフリップフロップ回路を構成したＳ　ＲＡ　Ｍのメ
モリセルにおいて、待機時電流を低く抑え、かつ、ソフ
トエラー耐性を向上させるためには、例えば駆！ＪＩＭ
ＩＳ−ＦＥＴをｎチャネルＭＩＳ・ＦＥＴで形成し、抵
抗素子をｐチャネル形高抵抗ポリンリコンで形成するこ
とが有効である。

ところが、このようにすると、抵抗素子と駆動ＭＩＳ−
ＦＥＴのゲート電極とを接続する際、接続部にｐｎ接合
が形成されてしまうため、前記ＣＭＩＳデバイスと同様
の問題が生ずる。

本発明は、上記した問題点に着目してなされたものであ
り、その目的は、ｎチャネルＭＩＳ−ＦＥＴ側のゲート
電極をｎ形ポリシリコンで形成し、ｐチャネルＭＩＳ−
ＦＥＴ側のゲート１曙をｐ形ポリシリコンで形成したＣ
ＭＩＳデバイスにおいて、ゲート特性を低下させること
なく、それらのゲート電極を一体形成することのできる
技術を提供することにある。

また、本発明の他の目的は、駆動Ｍ■５−ＦＥＴのゲー
ト電極と抵抗素子とを、互いに異なる導電形の不純物を
ドープしたポリシリコンで形成したフリツプフロツプ回
路構成のメモリセルにおいて、メモリセル特性を低下さ
せることなく、駆動ＭＩＳ−ＦＥＴのゲート電極と抵抗
素子とを直接接続することのできる技術を提供すること
にある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なもののヰ既
要を簡単に説明すれば、次の通りである。

すなわち、本発明は、ＭＩＳ−ＦＥＴのゲート電極を、
不純物をドープしたポリシリコンと、この不純物の拡散
を防止するバリヤ層と、高融点金属またはそのンリサイ
ドとで構成するものである。

〔作用〕

上記した手段によれば、ポリシリコン中の不純物が高融
点金属またはそのシリサイド中に拡散するのをバリア層
が確実に防止する。その結果、ｎ形不純吻を導入したポ
リシリコンをゲート電極とするｎチャネルＭＩＳ−ＦＥ
Ｔのゲート電極と、ｐ形不純物を導入したポリシリコン
をゲート電極とするｐチャネルＭＩＳ−ＦＥＴのゲート
電極とを一体形成することが可能となる。また、駆動Ｍ
Ｉｓ−ＦＥＴのゲート電極と抵抗素子とを、互いに異な
る導電形の不純物をド　ブしたポリシリコンで形成した
フリップフロップ回路構成のメモリセルにおいて、上記
駆動ＭＩＳ・ＦＥＴのゲート電極と抵抗素子とを直接接
続することが可能と・なる。

〔実施例１〕第１図は、本発明の一実施例である半導体装置を示す第
２図のＩ−１線断面図、第２図は、この半導体装置の略
平面図、第３図は、この半導体装置の等価回路図である
。なお、第２図では、本実施例１の構成をわかり易くす
るため、フィールド絶縁膜以外の絶縁膜は図示していな
い。

本実施例１の半導体装置であるＣ　Ｍ　Ｉ　Ｓインバー
タは、第３図に示すような、直列に接続されたｎチャネ
ルＭＩ　Ｓ　−Ｆ　ＥＴＱ、　　とｐチャネルＭ■Ｓ・
ＦＥＴＱ、　　とで構成されている。

第１図、第２図に示すように、ｐ−形ンリコン単結晶か
らなる半導体基板１の主面には、ｎウェル領域２および
ｎウェル領域３が形成されている。

ｎウェル領域２は、ｎチャネルＭＩｓ−ＦＥＴ形成領域
にホウ素（Ｂ）をイオン注入して形成され、ｎウェル領
域３は、ｐチャネルＭＴＳ−ＦＥＴ形成領域にリン（Ｐ
）またはヒ素（Ａｓ）をイオン注入して形成されている
。

半導体基板ｌの表面には、例えば５ＩＯ２からなるフィ
ールド絶縁膜４、ゲート絶縁膜５が形成され、フィール
ド絶縁膜４の下には、ホウ素をイオン注入したｐ形のチ
ャネルストッパ領域６が形成されている。

ｎチャネルＭＩＳ−ＦＥＴ形成領域のゲート絶縁膜５上
には、ｎチャネルＭ　Ｉ　Ｓ−Ｆ　ＥＴＱ、のゲート電
極７ａが形成され、ｐチャネルＭ　Ｉ　Ｓ・ＦＥＴ形成
領域のゲート絶縁膜５上には、ｐチャネルＭＩＳ−ＦＥ
ＴＱ２のゲート電極７ｂが形成されている。

ｎチャネルＭ　Ｉ　Ｓ　−Ｆ　ＥＴＱ＋　のゲート電極
７ａは、下層から順次ポリシリコン３ａ、チタンナイト
ライド（ＴｉＮ）９、ＷＳｉ２（または、ＭＯ３ｉ、、
ＴａＳｉ２．Ｔｉ５ｉ２）のようなシリサイド１０を積
層して形成され、最下層のポリシリコン８ａには、リン
またはヒ素などのｎ形不純物がドープされている。

ｐｆ＋ネルＭｒＳ−ＦＥＴＱ２のゲート電極７ｂは、ｎ
チャネルＭ　Ｉ　Ｓ−Ｆ　ＥＴＱ、　のゲート電極７ａ
と同じく、下層から順次ポリシリコン８ｂ。

チタンナイトライド９、シリサイド１０を積層して形成
されているが、最下１９のポリシリコン８ｂには、ｐ形
不純物〈ホウ素）がドープされている。

なお、本実施例１では、ゲート電極７ａ、７ｂの抵抗値
を低くするため、チタンナイトライド９の膜厚は、ポリ
シリコン３ａ、３ｂやシリサイド１０の膜厚よりも薄く
しである。

ｎウェル領域２の表面には、ｎチャネルＭＩＳ・ＦＥＴ
Ｑ、　　のソース、ドレインとなる低濃度のｎ−形半導
体領域１１ａおよび高濃度のｎ゛形半導体領域１２ａが
形成され、いわゆるＬＤＤ（Ｊｉｇｈｔｌｙ　ｄｏｐｅ
ｄ　ｄｒａｉｎ）構造となっている。ｎ−形半導体領域
１１ａは、ゲート電極７ａをマスクに用いてｎウェル領
域２の表面に、例えばリンをイオン注入して形成されて
いる。ｎ°形半導体領域１２ａは、ゲート電極７ａおよ
びその側壁に形成された、例えばＳｉｎ、からなるスペ
ーサ１３をマスクに用いてｎウェル領域２の表面に、例
えばヒ素をイオン注入して形成されている。

ｎウェル領域３の表面には、ｐチャネルＭＩＳ・ＦＥＴ
Ｃｈ　のソース、ドレインとなる低濃度のｐ−形半導体
領域１１ｂおよび高濃度のつ゛形半導体領域１２ｂが形
成され、同じ＜　ＬＤＤ構造となっている。ｐ−形半導
体領域１１ｂは、ゲート電極７ｂをマスクに用いてｎウ
ェル領域３の表面にホウ素をイオン注入して形成され、
ｐ゛形半導体領域１２ｂは、ゲート電極７ｂおよびその
側壁に形成されたスペーサ１３をマスクに用いてｎウェ
ル領域３の表面にヒ素をイオン注入して形成されている
。

ＭｆＳ　−ＦＥＴＱ、、Ｑ２の上層には、半導体基板ｌ
の表面を覆うように、層間絶縁膜１４が形成されている
。層間絶縁膜１４は、例えばＢＰＳＧ（ｂｏｒｏ　ｐｈ
ｏｓｐｈｏ　５ｉｌｉｃａｔｅ　ｇｌａｓｓ）　膜をＣ
ＶＤ法で被着して形成されている。

層間絶縁膜１４の上層には、例えばアルミニウム合金か
らなる配線１５ａ、１５１）、１５ｃが形成されている
。配線１５ａの一端は、コンタクトホール１６を介して
ｎチャネルＭＩＳ−ＦＥＴＱの一方のｎ゛形半導体領域
１２ａに接続され、他端は、例えばＯＶの基準電位（Ｖ
ｓｓ）　　に接続されている。配線１５ｂの一端は、コ
ンタクトホール１６を介してｐチャネルＭＩＳ・ＦＥＴ
Ｑ、の−方のｐ゛形半導体領域１２ｂに接続され、他端
は、例えば５Ｖの電源電位（ＶＯＯ）　　に接続されて
いる。

ｎチャネルＭ　Ｔ　Ｓ−Ｆ　ＥＴＱ、　のもう一方のｎ
形半導体領域１２ａと、ｐチャネルＭＩＳ−ＦＥ　Ｔ　
Ｑ２　のもう一方のｐ゛形半導体領域１２ｂとは、出力
（ＶＯＬＩ？）に接続された配線１５ｃを介して互いに
接続されている。

第２図に示すように、ｎチャネルＭＩＳ−ＦＥＴＱ、　
　のゲート電極７ａと、ｐチャネルＭＩＳ・ＦＥＴＱ２
のゲート電極７ｂとは、一体に形成され、人力（ｖＩ、
Ｉ）に接続されている。そして、第２図に示す接続部（
Ｃ）を境にして、ゲート電極７ａ側は、ｎ形不純物をド
ープしたポリシリコン８ａ１チタンナイトライド９、シ
リサイド１０の三ｒｆＪ構造、また、ゲート電極７ｂ側
は、ｐ形不純物をドープしたポリシリコン３ｂ、チタン
ナイトライド９、シリサイド１０の三層構造になってい
る。

このとき、接続部（Ｃ）では、ｎ形ポフシリコン８ａと
ｐ形ポリシリコン８ｂとが直接接しているが、ポリシリ
コン３ａ、３ｂとシリサイド１０との間に形成されたチ
タンナイトライド９が不純物の拡散のバリア層として作
用するため、ポリシリコン３ａ、３ｂ中の不純物がシリ
サイド１０を介して相互拡散することはない。

上記のように構成された本実施例１のＣＭＩＳインバー
タは、入力が基２１！電圧レベルのときｐチャネルＭ　
Ｉ　Ｓ−Ｆ　Ｅ　”Ｔ’　（ｈ　が導通、ｎチャネルＭ
ｌ５−ＦＥＴＱ、　が非導通となるため、ｐチャネルＭ
ＩＳ・ＦＥＴＱ２を介して電源電圧レベルが出力される
ように動作する。また、人力が電源電圧レベルのときｎ
チャネルＭＩＳ−ＦＥＴＱ、　が導通、ｐチャネルＭＩ
Ｓ−ＦＥＴＱ２　が非導通となるため、ｎチャネルＭＩ
Ｓ−ＦＥＴＱ、　を介して基準電圧レベルが出力される
ように動作する。

このように、本実施例１によれば、下記の効果を得るこ
とができる。

（１）、　　ｎチ＋　２　ルＭ　Ｉ　Ｓ−Ｆ　Ｅ　Ｔ　
Ｑ　＋　　のゲート電極７ａを、ｎ形不純物をドープし
たポリシリコン８ａ１チタンナイトライド９、シリサイ
ド１０で構成し、ｐチャネルＭＩＳ−ＦＥＴＱ２のゲー
ト電極７ｂを、ｐ形不純物をドープしたポリシリコン８
ｂ、チタンナイトライド９、シリサイド１０で構成し、
ゲート電極７ａ、７ｂの接続部（Ｃ）において、ポリシ
リコン３ａ、３ｂ中の不純物がシリサイド１０を介して
相互拡散するのを防止したので、ゲート電極７ａ、７ｂ
を一体形成しても、ゲート特性が劣化する虞れはない。

（２）　、　十記（１）　＋、：　ヨリ、’ｒ’　−）
１ｉ極７　ａ、　　７　ｂをそれぞれ独立に形成し、ア
ルミニウムなどの金属配線を介してゲート電極？ａ、７
ｂ間を接続するプロセスが不要となるので、ゲート形成
プロセスが簡易化される。

（３）、ｎチャネルＭ　Ｉ　Ｓ−Ｆ　ＥＴＱ、およびｐ
チャ＊　ルＭ　ｒ　Ｓ−Ｆ　Ｅ　Ｔ　Ｑ２　が共に表面
チャネル形のＭＩＳ構造になるので、集積回路の微細化
を促進することができ、かつ、消費電力を低減すること
ができる。

〔実施例２〕第４図は、本発明の他の実施例である半導体装置のメモ
リセルを示す第５図のｒＶ−ｒＶ線断面図、第５図は、
このメモリセルの平面図、第６図は、このメモリセルの
等価回路図である。なお、第５図では、本実施例２の構
成をわかり易くするため、フィールド絶縁膜以外の絶縁
膜は図示していない。

本実施例２の半導体装置であるＣＭＩＳ−３ＲＡＭのメ
モリセルは、第６図に示すように、フリップフロップ回
路、およびその一対の入出力端子と相補データ線ＤＬ、
了τとの間に接続された選択Ｍ　Ｉ　Ｓ　−ＦＥＴＱｔ
、、　Ｑｔ２で構成され、フリップフロップ回路は、抵
抗素子Ｒ，，Ｒ，と駆動ＭＩＳ　−Ｆ　ＥＴＱｄ、、　
Ｑｄ、とで構成されている。

選択ＭＩ　Ｓ　−ＦＥＴＱｔ、、、　Ｑｔ、には、ワー
ド線ＷＬが接続されている。選択ＭＩＳ−ＦＥＴＱｔの
ドレインには、データ線ＤＬが、また、選択ＭＩ　Ｓ−
Ｆ　Ｅ　Ｔ　Ｑｔ２のドレインには、データ線１ｆｆが
それぞれ接続されている。

第４図、第５図に示すように、上記メモリセルは、ｐ−
形ンリコン単結晶からなる半導体基板ｌの主面に形成さ
れている。半導体基板ｌの表面には、例えば５１０２か
らなるフィールド絶縁膜４、ゲート絶縁膜５が形成され
、フィールド絶縁膜４の下には、ホウ素をイオン注入し
たｐ形のチャネルストッパ領域６が形成されている。

駆動ＭＩＳ−ＦＥＴＱｄ、、　Ｑｄ、は、ゲート絶縁膜
５と、ゲート電極１７ａと、ドレインとなるｎ゛形半導
体領域１８．１９と、ソースとなるｎ゛形半導体領域１
８とで構成されている。ゲート電極１７ａは、下層から
順次ポリシリコン３ａ、チタンナイトライド９、シリサ
イド１ｏを積層して形成され、ポリシリコン８ａには、
リンまたはヒ素などのｎ形不純物がドープされている。

選択Ｍ　Ｉ　Ｓ　−Ｆ　ＥＴＱｔ、、　Ｑｔ、は、ゲー
ト絶縁膜５と、ワード線Ｗ　Ｌと一体に形成されたゲー
ト電極１７ｂと、情報の読み出し時にソースとなるｎ゛
形半導体領域１８．１９と、ドレインとなるｎ゛形半導
体領域１８とで構成されている。ゲート電極１７ｂは、
前記ゲート電極１７ａと同じく、ｎ形不純物をドープし
たポリノリコン８ａ１チタンナイトライド９、シリサイ
ド１ｏを積層して形成されている。なお、本実施例２で
は、ゲート電極１７ａ、１７ｂの抵抗値を低くするため
、チタンナイトライド９の膜厚は、ポリシリコン８ａや
シリサイド１ａの膜厚よりも薄くしである。

読み出し時に選択ＭＩＳ−ＦＥＴＱｔ２のソースとなる
ｎ°形半導体領域１８．１９は、駆動ＭＩＳ−ＦＥＴＱ
ｄ、のドレインと一体に形成されている。このドレイン
の一部であるｎ゛形半導体装置１９の表面には、コンタ
クトホール２０を介して駆動ＭＩＳ−ＦＥＴＱｄ、のゲ
ート電極Ｉ７ａの一端が接続されている。

駆動ＭＩＳ−ＦＥＴＱｄ、のゲート電極１７ａの一端は
、駆動ＭＩＳ−ＦｅＴＱｄ、のドレインの一部であるｎ
＋形半導体領域１９の表面にコンタクトホール２０を介
して接続され、その他端は、読み出し時の選択ＭＩＳ−
ＦＥＴＱｔ、のソースの一部となるｎ゛形半導体領域１
９の表面にコンタクトホール２０を介して接続されてい
る。

このように、駆動Ｍｒ、−ＦＥＴＱｄ、のゲート電極１
７ａの一端を、駆動ＭＩＳ−ＦＥＴＱｄ２（ＩＩ）ドレ
インであり、かつ、読み出し時に選択ＭＩＳ・Ｆ　Ｅ　
Ｔ　Ｑｔ２のソースの一部であるｎ゛形半導体領域１９
に接続するとともに、駆動Ｍ　Ｉ　Ｓ　−Ｆ　ＥＴ　Ｑ
ｄ２のゲート電極１７ａの一端を、駆動ＭＩＳ・Ｆ　Ｅ
　Ｔ　Ｑｄ、のドレインの一部であるｎ″−形半導体領
４１９に、また、その他端を、読み出し時の選択Ｍ　Ｉ
　Ｓ−Ｆ　ＥＴＱｔ＋のソースの一部となるｎ゛形半導
体領域１９に接続することによって、フリップフロップ
回路の交差接続がなされている。

ゲート電極１７ａ、１７ｂ　（７−ド線ＷＬ）　の上層
には、メモリセルの表面を覆うように、絶縁膜２１が形
成されている。絶縁膜２１は、例えば５ｉｎ２膜をＣＶ
Ｄ法で被着して形成されている。

絶縁膜２１の上層には、抵抗素子Ｒ，，Ｒ２が形成され
ている。第２層目のポリシリコンで構成されたこれらの
抵抗素子Ｒ，，Ｒ２は、駆動Ｍ　Ｉ　Ｓ・ＦＥＴＱｄ、
のゲート電極１７ａと重なるようなレイアウトで絶縁膜
２１上に配置され、その両側には、ｐ形不純物（ホウ素
）をドープした第２層目のポリシリコンからなる導電層
２２が一体に形成されている。

抵抗素子Ｒ，の一端は、この導電層２２を介して、例え
ば５ｖの電源電位（ｖｎ。）に接続され、その他端は、
導電層２２およびスルーホール２３を介シテ駆動Ｍ　ｒ
　Ｓ　−Ｆ　ＥＴＱｄ２１７）ゲート電極１７ａＯ）端
部に接続されている。すなわち、抵抗素子Ｒ３は、実質
的に駆動ＭＩＳ−ＦＥＴＱｄ、のドレインの一部である
ｎ゛形半導体領域１９に接続されている。

このように、抵抗素子Ｒ１を、駆動Ｍｆｓ−ＦＥＴＱｄ
ｌのゲート電極１７ａの上方に重なるように配置するこ
とによって、絶縁膜２１をゲート絶縁膜、ｐ形不純物が
ドープされた導電層２２をソース、ドレイン、抵抗素子
Ｒ１をチャネル領域、抵抗素子Ｒ１の下方のゲート電極
１７ａをゲート電極とするｐチャネルＭＩＳ−ＦＥＴが
構成されている。すなわち、抵抗素子Ｒ１はｐチャネル
ＭＩ　Ｓ　−ＦＥＴと等価になる。

上記ｐチャネルＭＩＳ−ＦＥＴからなる抵抗素子Ｒ１は
、駆動Ｍｒ、−ＦＥＴＱｄ、と直列に接続され、抵抗素
子Ｒ１の下方のゲート電極１７ａが電源電圧レベルのと
きＯＦＦとなるように動作し、ゲート電極１７ａが基準
電圧レベルのときＯＮとなるように動作する。

一方、抵抗素子Ｒ２は、前記抵抗素子Ｒ２と同じく、駆
動ＭＩＳ−ＦＥＴＱｄ２のゲート電極１７ａと重なるよ
うなレイアウトで絶縁膜２１上に配置され、その両側に
は、ｐ形不純物をドープした第２層目のポリシリコンか
らなる導電層２２が一体に形成されている。抵抗素子Ｒ
２の一端は、導電層２２を介して電源電位に接続され、
その他端は、導電層２２およびスルーホール２３を介し
て駆動ＭＩＳ・ＦＥＴＱｄ、のゲート電極１７ａの端部
に接続されている。すなわち、抵抗素子Ｒ２は、実質的
に駆動ＭＩＳ−ＦＥＴＱｄ２のドレインの一部であるｎ
”形半導体領域１９に接続されている。

このように、抵抗素子Ｒ２を、駆動ＭＩＳ−ＦＥ　Ｔ　
Ｑｄ２のゲート電極１７ａの上方に重なるように配置す
ることによって、絶縁膜２１をゲート絶縁膜、ｐ形不純
物がドープされた導電層２２をソース、ドレイン、抵抗
素子Ｒ２をチャネル領域、抵抗素子Ｒ２の下方のゲート
電極１７ａをゲート電極とするｐチャネルＭｒＳ−ＦＥ
Ｔが構成されている。すなわち、抵抗素子Ｒ２はｐチャ
ネルＭＩ　Ｓ　−ＦＥＴと等価になる。

上記ｐチャネルＭＩＳ−ＦＥＴからなる抵抗素子Ｒ２は
、駆動Ｍ　Ｉ　Ｓ−Ｆ　ＥＴＱｄ２と直列に接続され、
駆動Ｍ　Ｉ　Ｓ　−、Ｆ　ＥＴＱｄ２が導通状態にある
ときＯＦＦとなるように動作する。

以上のように、抵抗素子Ｒ，，Ｒ２の各々がｐチャネル
ＭＩＳ・ＦＥＴと等価になるため、メモリセルのフリツ
プフロツプ回路は、ｎチャネルＭＩＳ−ＦＥＴとｐチャ
ネルＭＩＳ−ＦＥＴとからなる２つの直列回路（ＣＭ　
Ｉ　Ｓ−Ｆ　ＥＴ）を交差接続したものと等価になる。

抵抗素子Ｒ１，Ｒ２の上層には、メモリセルの表面を覆
うように、絶縁膜２４が形成されている。

絶縁膜２４は、例えばＢＰＳＧ膜をＣＶＤ法で被着して
ル成されている。

＠縁膜２４の上層には、例えばアルミニウム合金からな
るデータ線ＤＬ、ＴｆＴ：が形成されている。

データ線ＤＬは、コンタクトホール２５を介して選択Ｍ
ＩＳ−ＦＥＴＱｔ、のドレインに接続され、データ線Ｄ
Ｌは、コンタクトホール２５を介して選択Ｍ　Ｉ　Ｓ　
−ＦＥＴＱｔ、のドレインに接続されている。

以上のｉｔからなる本実施例２によれば、下記の効果を
得ることができる。

（１）、駆動Ｍ　Ｉ　Ｓ　−Ｆ　ＥＴＱｄ、、　Ｑｄ２
のゲート電極１７ａを、ｎ形不純物をドープしたポリシ
リコン８ａｓチタンナイトライド９、シリサイド１０で
構成し、ｐチャネルＭＩＳ・ＦＥＴのチャネル領域を構
成する抵抗素子Ｒ，，Ｒ２、右よびソース、ドレインを
構成する導電層２２を、ｐ形不純物をドープしたポリシ
リコンで構成したので、前記実施例１と同様の理由によ
り、抵抗素子Ｒ３の一端を駆動ＭｒＳ−ＦＥＴＱｄ２の
ゲート電極１７ａに直接接続し、抵抗素子Ｒ２の一端を
駆動ＭＩＳ・ＦＥＴＱｄ、のゲート電極１７ａに直接接
続することが可能となる。

（２）、上記（１）により、駆動ＭＩＳ−ＦＥＴＱｄ、
、Ｑｄ、と、ｐチャネルＭｒＳ・ＦＥＴからなる抵抗素
子Ｒ＝Ｒ２とを接続する際、アルミニウムなどの金属配
線を介在させる必要がないので、ゲート電極１７ａや導
電層２２の引き回しの自由度が向上し、かつ、メモリセ
ルの形成プロセスが簡易化される。

（３）、上記〔１）により、メモリセルのフリップフロ
ップ回路がＣＭＩＳ−ＦＥＴで構成されるので、フリッ
プフロップ回路の待機時電流を低減することができる。

また、ＯＦＦ状態にある駆動ＭＩＳ・ＦＥＴのドレイン
電圧がα線によって低下した場合でも、寄生のｐチャネ
ルＭＩＳ・ＦＥＴからの電流が大きくなるため、フリッ
プフロップ回路の反転が防止される。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、前記実施例１．２では、ゲート電極をポリシリ
コン、チタンナイトライド、シリサイドで構成したが、
シリサイドに代えてタングステン（Ｗ）、モリブデン（
Ｍｏ）などの高融点金属を用いた場合でも同様の効果が
得られる。

また、前記実施例２では、駆動ＭＩＳ・ＦＥＴおよび選
択Ｍ■Ｓ・ＦＥＴをｎチャネルＭＩＳ・ＦＥＴで構成し
、抵抗素子をｐチャネルＭＩＳ・ＦＥＴで構成したが、
駆動ＭＩＳ−ＦＥＴおよび選択ＭＩＳ−ＦＥＴをｐ＋＋
ネルＭＩ　Ｓ　・ＦＥＴで構成し、抵抗素子をｎチャネ
ルＭＩＳ−ＦＥＴで構成した場合でも同様の効果が得ら
れる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

（１）、ｎチャネルＭＩｓ−ＦＥＴ側のゲート電極を、
ｎ形不純物をドープしたポリシリコンと、上記不純物の
拡散を防止するバリヤ層と、高融点金属またはそのシリ
サイドとで構成し、ｐチャネルＭＩＳ−ＦＥＴ側のゲー
ト電極を、ｐ形不純物をドープしたポリシリコンと、上
記不純物の拡散を防止するバリヤ層と、高融点金属また
はそのシリサイドとで構成したＣＭＩＳｍ造とすること
によ；っ、ゲート特性を低下させることなく、それらの
ゲート電極を一体形成することが可能となる。

（２〕、駆動ＭＩＳ−ＦＥＴのゲート電極を、所定の導
電形の不純物をドープしたポリシリコンと、上記不純物
の拡散を防止するバリヤ層と、高融点金属またはそのシ
リサイドとで構成し、上記駆動ＭＩｓ−ＦＥＴのゲート
電極上に重なるように配置された抵抗素子を、上記不純
物と異なる導電形の不純物をドープしたポリシリコンで
構成したメモリセル構造とすることにより、上記駆動Ｍ
ＩＳ・ＦＥＴのゲート電極と抵抗素子とを直接接続する
ことが可能となる。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体装置を示す第
２図のＩ−Ｉ線断面図、第２図は、この半導体装置の略平面図、第３図は、この
半導体装置の等価回路図、第４図は、本発明の他の実施
例である半導体装置のメモリセルを示す第５図のｒＶ−
ｒＶ線断面図、第５図は、このメモリセルの平面図、第６図は、このメモリセルの等価回路図である。１・・・半導体基板、２・・・ｐウェル領域、３・・・
ｎウェル領域、４・・・フィールド絶縁膜、５・・・ゲ
ート絶縁膜、６・・・チャネルストッパ領域、７ａ、７
ｂ、１７ａ、１７ｂ・・・ゲート電極、３ａ、３ｂ・・
・ポリシリコン、９・・・チタンナイトライド（バリヤ
層）、１０・・・シリサイド、ｌｌａ・・・ｎ−形半導
体領域、ｌｌｂ・・・ｐ−形半導体領域、１２ａ、１８
゜１９・・・ｎ゛形半導体領域、１２ｂ・・・ｐ゛形半
導体領域、１３・・・スペーサ、１４・・・層間絶縁膜
、１５ａ、１５ｂ、１５ｃ・・・配線、１６．２０．２
５・・・コンタクトホール、２１゜２４・・・絶縁膜、
２２・・・導電層、２３・・・スルーホール、Ｃ・・・
接続ｎ、ＤＬ、　了Ｔ−・相補データ線、Ｑ、　　・・
・ｎチャネルＭＩＳ・ＦＥＴ５Ｑｌ　　・・・ｐチャネ
ルＭＩＳ−ＦＥＴ。Ｑｄ１．Ｑｄ２・・・駆動ＭｒＳ−ＦＥＴ、Ｑｔ、、Ｑ
ｔ２・・・選択Ｍ　Ｉ　Ｓ　−ＦＥＴ、　Ｒ，、Ｒ，・
・・抵抗素子、ＷＬ・・・ワード線。代理人　弁理士　筒　井　大　和

Claims

【特許請求の範囲】１、ＭＩＳ・ＦＥＴのゲート電極が、不純物をドープし
たポリシリコンと、前記不純物の拡散を防止するバリヤ
層と、高融点金属またはそのシリサイドとを積層してな
ることを特徴とする半導体装置。２、前記バリヤ層は、チタンナイトライドからなること
を特徴とする請求項１記載の半導体装置。３、同一半導体基板上にｎチャネルＭＩＳ・ＦＥＴとｐ
チャネルＭＩＳ・ＦＥＴとからなる集積回路を形成した
半導体装置であって、前記ｎチャネルＭＩＳ・ＦＥＴの
ゲート電極は、ｎ形不純物をドープしたポリシリコンと
、前記不純物の拡散を防止するバリヤ層と、高融点金属
またはそのシリサイドとを積層してなり、前記ｐチャネ
ルＭＩＳ・ＦＥＴのゲート電極は、ｐ形不純物をドープ
したポリシリコンと、前記不純物の拡散を防止するバリ
ヤ層と、高融点金属またはそのシリサイドとを積層して
なることを特徴とする半導体装置。４、前記バリヤ層は、チタンナイトライドからなること
を特徴とする請求項３記載の半導体装置。５、メモリセルのフリップフロップ回路を、一対の抵抗
素子と一対の駆動ＭＩＳ・ＦＥＴとで構成した半導体装
置であって、前記駆動ＭＩＳ・ＦＥＴのゲート電極が、
一導電形の不純物をドープしたポリシリコンと、前記不
純物の拡散を防止するバリヤ層と、高融点金属またはそ
のシリサイドとを積層してなり、前記抵抗素子が、前記
不純物と異なる導電形の不純物をドープしたポリシリコ
ンからなることを特徴とする半導体装置。６、前記バリヤ層は、チタンナイトライドからなること
を特徴とする請求項５記載の半導体装置。